KR100286914B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR100286914B1
KR100286914B1 KR1019980030926A KR19980030926A KR100286914B1 KR 100286914 B1 KR100286914 B1 KR 100286914B1 KR 1019980030926 A KR1019980030926 A KR 1019980030926A KR 19980030926 A KR19980030926 A KR 19980030926A KR 100286914 B1 KR100286914 B1 KR 100286914B1
Authority
KR
South Korea
Prior art keywords
signal
clock signal
logic circuit
clock
test mode
Prior art date
Application number
KR1019980030926A
Other languages
English (en)
Other versions
KR19990014312A (ko
Inventor
사또시 다마끼
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990014312A publication Critical patent/KR19990014312A/ko
Application granted granted Critical
Publication of KR100286914B1 publication Critical patent/KR100286914B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

본 발명의 과제는 메모리 코어로부터 논리회로로의 지연시간 (메모리 코어의 액세스 시간) 을 정확하게 계측할 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명에 따르면, 클럭신호의 상승 에지에 동기하여 동작하는 메모리 코어와 논리회로에 있어서, 메모리 코어로부터의 출력 데이터 신호의 래치동작을, 테스트 모드시 이외에는 클럭신호의 동상신호로 래치하고, 테스트 모드시에는 클럭신호의 역상신호로 래치함으로써, 클럭신호의 하이 폭 또는 로우 폭을 변화시켜, 클럭 주파수를 올리지 않고도, 액세스 시간을 계측할 수 있는 테스트 회로를 구비한다.

Description

반도체 기억장치
본 발명은 정보처리장치에 관한 것으로서, 대규모의 논리회로에 내장되는 반도체 기억장치의 테스트 회로에 관한 것이다.
논리회로에 내장되는 반도체 기억장치의 테스트 회로의 일반적인 구성을 도 7 에 나타낸다. 도 7 을 참조하면, 반도체 기억장치 (1) 는 대규모의 논리회로 (3), 메모리 코어 (2), 테스트 모드 판정회로 (4) 및 클럭 버퍼 (5) 를 갖고 있다. 도 7 에 있어서, 11 은 제어신호 및 데이터신호 입력단자, 12 는 제어신호 및 데이터 신호출력단자, 41 은 테스트 모드 신호입력단자, 51 은 클럭신호 입력단자, 301 은 메모리 제어신호 및 데이터 신호선군, 302 는 메모리 출력 데이터 신호선군, 401 은 테스트 신호선, 501 은 클럭 신호선이다.
도 8 은 도 7 에 나타낸 메모리 코어의 테스트 회로의 일부를 나타낸 도면으로서, 논리회로 (3) 의 구성 및 메모리 코어 (2) 와의 접속구성을 나타낸 것이다. 도 8 에 나타낸 바와 같이, 메모리 코어 (2) 및 논리회로 (1) 는 클럭 신호 (501) 를 입력받아서 그 상승 에지에 동기하여 동작한다.
도 7 및 도 8 을 참조하면, 메모리 코어 (2) 에 대한 기록은 논리회로 (3) 의 내부논리 (31) 에 의해 생성되거나, 또는 반도체 기억장치 (1) 의 외부에서 제어신호 및 데이터 신호 입력단자 (11) 에 직접 입력되며, 버퍼 (23) 로부터 메모리 제어신호 및 데이터 신호선군 (301) 으로 기록 데이터가 출력되어, 메모리 코어 (2) 에 기록된다.
또, 메모리 코어 (2) 의 버퍼 (22) 에서 출력된 판독 데이터는, 예컨대 클럭신호 (501) 의 상승신호에 동기하여 데이터 신호 출력신호선군 (302) 으로 출력되어, 데이터 래치 (32) 에서 래치된 후, 내부논리회로 (31) 에 입력된다.
입력된 데이터는 내부논리회로 (31) 에서 처리되거나 데이터 출력단자 (12) 로부터 반도체 기억장치의 외부로 출력된다.
이와 같은 구성의 반도체 기억장치에서의 메모리 코어의 시험은, 도 6 에 나타낸 바와 같이, 클럭 신호선 (501) 의 클럭신호의 주파수를 올려 메모리 코어로의 기록 및 판독을 하고, 내부 논리회로 (31) 에서 메모리 코어 (2) 의 판독 데이터와 기대치의 비교를 하거나, 메모리 코어 (2) 의 판독 데이터를 반도체 기억장치 외부로 출력하여 테스트 장치 등으로 동작판정 (통과/불량(pass/fail)) 을 행하고 있다.
그러나, 상술한 종래기술은 다음에 기재한 문제점을 가지고 있다.
제 1 문제점은, 도 6 에 타이밍도로 나타낸 바와 같은 고주파에서의 동작 테스트는 메모리 코어 (2) 로부터의 판독 데이터가 기대치와 일치하지 않는 경우에 불일치 위치의 특정이 곤란하다는 점이다.
그 이유는, 고주파수 동작시의 불일치 요인은 크게 분류하면,
① 메모리 코어 (2) 내부,
② 내부논리회로 (31), 및
③ 메모리 코어 (2) 와 논리회로 (3) 사이의 신호선 지연으로서,
주파수 의존만으로는 이들 세가지의 불일치를 판별할 수 없기 때문이다.
제 2 문제점은, 상기 제 1 문제점에서 ③ 을 불일치 요인으로부터 분리하기 위해서는, 미리 버퍼 (22) 를 크게 하여 (구동능력을 크게 함), 신호지연을 충분하게 작게 할 필요가 있다는 점이다.
그 이유는, 메모리 코어 (2) 와 같이, 1개의 매크로 셀로 대전류를 소비하는 경우에는, 내부논리회로 (31) 와 같이 큰 버퍼 (23) 를 가지는 것이 소비전력의 관점에서 불가능한 경우가 있기 때문이다.
따라서, 본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은 메모리 코어의 저소비전력화를 도모함과 동시에, 메모리 코어로부터 논리회로로의 지연시간 (메모리 코어의 액세스 시간) 을 정확하게 계측할 수 있도록 하는 반도체 기억장치를 제공하는데 있다.
도 1 은 본 발명의 제 1 실시형태의 구성을 나타낸 도면.
도 2 는 본 발명의 일실시예의 구성을 나타낸 도면.
도 3 은 본 발명의 제 2 실시형태의 구성을 나타낸 도면.
도 4 는 본 발명의 일실시예 및 종래기술에 있어서 테스트 모드가 아닌 통상의 동작시의 동작 타이밍을 나타낸 도면.
도 5 는 본 발명의 일실시예에서의 테스트 모드시의 동작 타이밍을 나타낸 도면.
도 6 은 종래기술에서의 테스트 모드시의 동작 타이밍을 나타낸 도면.
도 7 은 종래기술의 구성을 나타낸 도면.
도 8 은 종래기술의 구성을 상세하게 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기억장치 2 : 메모리 코어
3 : 논리회로 4 : 테스트 모드 판정회로
5 : 클럭 버퍼 22 : 버퍼
23 : 버퍼 31 : 내부논리회로
32 : 래치 33, 34, 35 : NAND 게이트
36, 37 : 인버터 40 : 클럭 제어회로
11 : 제어신호 및 데이터신호 입력단자
12 : 제어신호 및 데이터 신호출력단자
41 : 테스트 모드 신호입력단자
51 : 클럭신호 입력단자
301 : 메모리 제어신호 및 데이터 신호선군
302 : 메모리 출력 데이터 신호선군
401 : 테스트 신호선
501 : 클럭 신호선
321 : 래치 데이터 출력신호선군
상기 목적을 달성하기 위하여, 본 발명의 반도체 기억장치는 메모리 코어와 논리회로를 갖는 반도체 기억장치에 있어서,
상기 논리회로가,
테스트 모드 신호가 액티브일 때에는 입력된 클럭신호의 역상신호를 출력하고, 상기 테스트 모드 신호가 인액티브일 때에는 입력된 클럭신호의 동상신호를 출력하는 클럭신호 제어회로와,
상기 클럭신호의 동상신호 또는 역상신호의 상승 에지에 동기하여 메모리 코어로부터의 메모리 출력 데이터 신호를 래치하는 래치회로를 포함하고,
상기 래치회로에서 래치된 메모리 출력 데이터를 입력받아서, 상기 데이터를 기대치와 비교하여, 통과/불량을 판정하거나 또는 상기 데이터를 출력단자에서 출력하는 것을 특징으로 한다.
발명의 개요
본 발명의 개요에 대하여 설명한다.
본 발명은 클럭신호의 상승 에지에 동기하여 동작하는 메모리 코어와 논리회로를 갖는 반도체 기억장치에 있어서, 메모리 코어 (도 1 의 2) 로부터의 출력 데이터 신호인 래치회로 (도 1 의 40) 에서의 래치동작을, 테스트 모드시 이외에는 상기 클럭신호의 동상신호로 래치하고, 테스트 모드시에는 상기 클럭신호의 역상신호로 래치하도록 전환 제어하는 수단 (도 1 의 32) 을 구비하고, 테스트 모드시에 클럭신호의 하이 폭 또는 로우 폭을 예컨대 테스트 장치에서 변화시켜 클럭 주파수를 올리지 않고 메모리 코어의 액세스 시간 (도 1 의 메모리 데이터 신호선 (302) 의 지연시간 (d)) 을 계측할 수 있도록 한 것이다.
이어서, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
도 1 은 본 발명의 실시형태의 구성을 나타낸 도면이다.
도 1 을 참조하면, 본 발명의 실시형태는 메모리 코어 (2) 와, 대규모의 논리회로 (3) 를 지닌 반도체 기억장치 (1) 에 있어서,
하나 또는 복수의 제어신호 및 데이터신호 입력단자 (11) 및 데이터 출력단자 (12) 를 가지며, 그 데이터신호 입력단자 (11) 및 데이터 출력단자 (12) 는 각각 논리회로 (3) 의 입력단 및 출력단에 접속되어 있으며,
클럭 입력단자 (51), 하나 또는 복수의 테스트신호 입력단자 (41) 를 가지며, 그 클럭 입력단자 (51) 및 테스트신호 입력단자 (41) 는 각각 클럭 버퍼 (5) 및 테스트 모드 판정회로 (4) 의 입력단에 접속되어 있다.
클럭 입력단자 (51) 으로부터 클럭신호를 입력받는 클럭 버퍼 (5) 는 클럭신호선 (501) 에 클럭신호를 출력한다. 테스트 모드 판정회로 (4) 는, 테스트 모드 입력단자 (41) 로부터 테스트 모드 신호를 입력받아서, 테스트 신호선 (401) 으로 테스트 신호를 출력한다.
메모리 코어 (2) 나 논리회로 (3) 는 각각 클럭신호선 (501) 을 클럭입력단과 접속하여, 예컨대 클럭신호 (501) 의 상승 에지로 동작한다.
또한, 메모리 코어 (2) 는, 메모리 제어신호 및 데이터 입력신호선군 (301) 을 입력단에 접속하고 메모리 출력 데이터 신호선군 (302) 을 출력단에 접속하여, 메모리 코어 (2) 에의 기록, 판독 동작을 예컨대 클럭의 상승 에지에 동기하여 행하며, 데이터의 판독 및 기록은 논리회로 (3) 에 의해 제어된다.
논리회로 (3) 는 클럭신호선 (501) 을 입력하여 예컨대 클럭신호의 상승 에지에 동기하여 동작하고, 하나 또는 복수의 제어신호 및 데이터신호 입력단자 (11) 에서, 또는 반도체 기억장치 (1) 의 외부에서 데이터 및 제어신호를 입력받아서, 데이터 신호출력단자 (12) 로부터 반도체 기억장치 (1) 의 외부로 데이터나 제어신호를 출력한다. 그리고, 논리회로 (3) 는, 출력단에 메모리 제어신호 및 데이터 신호입력신호선 (301) 을 접속하여 메모리 코어 (2) 로 제어신호나 데이터를 출력함으로써 메모리 코어 (2) 를 제어하고, 또한 메모리 출력 데이터 신호선을 입력단에 접속하여 메모리 코어 (2) 의 판독 데이터를 입력받는다.
또, 논리회로 (3) 는 테스트 신호 (401) 를 입력받아서, 이 테스트 신호 (401) 에 의거하여 입력된 클럭신호를 역상으로 하는 클럭 제어회로 (40) 를 가지며, 이 클럭 제어회로 (40) 의 클럭출력 (321) 은 하나 또는 복수의 입력단을 메모리 출력 데이터 신호 (302) 에 접속한 데이터 래치 (32) 의 클럭 입력단에 접속된다.
또한, 논리회로 (3) 는 내부논리회로 (31) 를 가지며, 이 내부논리회로 (31) 는 클럭신호선 (501) 으로 입력받아, 예컨대 클럭신호의 상승 에지로 동작하고, 반도체 기억장치 (1) 의 제어신호 및 데이터신호 입력단자 (11) 의 제어신호 및 데이터 신호출력단자나 메모리 코어 (2) 의 메모리 제어신호 및 데이터 신호선 (301), 메모리 출력 데이터 신호 (302) 를 통하여 반도체 기억장치 (1) 의 제어를 행한다.
이어서, 본 발명의 실시형태의 동작에 대하여 설명한다.
테스트 모드 입력단자 (41) 에서 테스트 모드가 지정되지 않는 경우, 클럭신호 제어회로 (40) 는 입력된 클럭신호 (501) 와 동일한 위상의 클럭신호 (322) 를 출력하며, 래치군 (32) 은 예컨대, 클럭신호 (501) 의 상승 에지로 동작하고, 반도체 기억장치 (1) 의 메모리 코어 (2) 와 논리회로 (3) 모두가 클럭신호 (501) 의 상승 에지로 동작한다.
한편, 테스트 모드 입력단자 (41) 에서 테스트 모드가 지정되지 않은 경우에는, 클럭 제어회로 (40) 는 입력된 클럭신호 (501) 의 반대위상의 신호 (322) 를 래치군 (32) 의 클럭 입력단으로 출력한다. 그럼으로써, 메모리 코어 (2) 로부터의 판독 데이터의 입력만을 예컨대 클럭신호의 상승 에지에 동기하여 동작시킨다.
따라서, 도 5 에 타이밍도로 나타낸 바와 같이, 클럭신호의 하이 폭과 로우 폭을 조정함으로써, 메모리 코어 (2) 에서 논리회로 (3) 까지의 스피드를 계측할 수 있다.
(실시예)
이어서, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
도 2 는 본 발명의 일실시예의 구성을 나타낸 도면이다.
도 2 를 참조하면, 본 발명의 일실시예는 메모리 코어 (2) 와 논리회로 (3) 를 가지며, 각각의 클럭 입력단에 클럭신호 (501) 를 입력하여 클럭신호의 상승 에지에 동기하여 동작한다.
메모리 코어 (2) 는 메모리 제어신호 및 데이터 신호선군 (301) 과 접속되어, 논리회로 (3) 로부터 판독 및 기록 동작의 제어를 받는다.
또, 메모리 코어 (2) 는 메모리 출력신호선군 (302) 에 출력단을 접속하여 판독 데이터를 논리회로 (3) 로 출력한다.
논리회로 (3) 는, 메모리 코어 (2) 와 메모리 제어신호 및 데이터 신호선군과 버퍼 (23) 를 통하여 접속되어 메모리 코어 (2) 를 제어하고, 래치 (32) 를 통하여 메모리 코어 (2) 와 메모리 출력 데이터 신호선군 (302) 과 접속하여 메모리 코어 (2) 로부터의 판독 데이터를 입력받으며, 나아가 제어신호 및 데이터신호 입력단자 (11) 와 제어신호 및 데이터 신호출력단자 (12) 를 접속함으로써 반도체 기억장치 (1) 외부와의 데이터 수수를 행하는 내부논리회로 (31), 메모리 출력 데이터 신호선군 (302) 을 입력단에 접속하고 출력단을 내부논리회로 (31) 에 접속된 하나 또는 복수의 래치 (32), NAND 게이트 (33,34,35), 및 인버터 (36,37) 로 이루어지고, 테스트 모드 신호 (401) 가 액티브로 되면 클럭신호 (501) 의 역상의 클럭신호 (322) 를 래치 (32) 의 클럭 입력단으로 출력하고, 테스트 모드 신호 (401) 가 인액티브일 때 (테스트 모드가 아닐 때) 는 클럭신호 (501) 의 동상신호 (322) 를 래치 (32) 에 출력하는 클럭신호 제어회로 (40) 를 가지고 있다.
이어서, 본 발명의 일실시예의 동작에 대하여 도 4 및 도 5 를 참조하여 설명한다.
본 실시예에 있어서, 메모리 코어 (2) 와 논리회로 (3) 는 테스트 모드인 경우 이외에는 종래기술과 마찬가지로 도 4 에 나타낸 바와 같이 동작한다.
메모리 출력신호선의 메모리 코어 (2) 의 출력단과 논리회로 (3) 의 입력단에서는 도 4 에 나타낸 시간 (d) 의 신호지연이 존재한다. 메모리 코어 (2) 뿐만아니라 논리회로 (3) 도 클럭신호 (501) 의 상승 에지에 동기하여 동작하므로, 메모리 코어 (2) 로부터 출력된 판독 데이터 (302) 가 클럭신호 (501) 의 다음의 상승 에지로 래치 (32) 에서 래치되어 래치회로 (32) 의 출력 (321) 이 내부논리회로 (31) 로 보내어진다.
또, 테스트 신호 (401) 가 하이 레벨로 테스트 모드시에는, 도 5 에 나타낸 바와 같이, 논리회로 (3) 에 메모리의 판독 데이터 (302) 가 클럭신호 (501) 의 하강 에지에 동기하여 입력되기 때문에, 상기 클럭신호 (501) 의 하이 폭 (tCH) 과 로우 폭 (tCL) 을 변화시켜 메모리 출력 데이터 신호선 (302) 의 데이터를 입력하고, 판독 데이터와 기대치와의 비교를 내부논리회로 (31) 또는 반도체 기억장치 (1) 외부에서 행함으로써 메모리 출력 데이터 신호선 (302) 의 지연시간을 계측한다. 그리고, 클럭신호 (501) 의 하이 폭과 로우 폭은, 예컨대 테스트 장치에서 클럭 입력단자 (51) 로 공급하는 클럭신호의 하이 폭과 로우 폭을 변화시킴으로써, 용이하게 실현된다.
상술한 바와 같이, 본 실시예에 의하면, 버퍼 사이즈 (22) 를 작게하여, 메모리 데이터 출력신호 (302) 의 지연시간 (d) 을, 데이터 모드가 아닌 통상 동작시의 클럭신호 (501) 의 사이클 시간 (T) 으로 최적화한 경우에는 이 신호지연시간 (d) 을 내부논리회로 (301) 와 메모리 코어 (2) 의 동작주파수를 올리지 않고 계측할 수 있다.
이어서, 본 발명의 제 2 실시형태를 도 3 을 참조하여 설명한다.
도 3 을 참조하면, 본 발명의 제 2 실시형태는 상기 제 1 실시형태의 메모리 코어 (2) 를 다른 논리회로 (6) 에 대치한 경우를 나타낸다. 논리회로 (3) 의 구성은 상기 제 1 실시형태와 동일하다.
본 발명의 제 2 실시형태에서는 모든 논리회로 (3 과 6) 사이의 스피드를 동작주파수와는 나눠서 계측할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 다음에 기재한 효과를 나타낸다.
본 발명의 제 1 효과는, 동작주파수를 올리지 않고 메모리 출력 데이터 신호의 지연 스피드를 계측할 수 있다는 점이다.
그 이유는 다음과 같다.
요컨대, 종래 내장된 메모리 코어의 동작 스피드는 클럭 주파수 (Tck) 로만 계측할 수 있다. 본 발명에서는, 테스트 모드시에 클럭신호를 반전시켜 논리회로에 대한 메모리 출력 데이터의 입력을, 예컨대 클럭신호의 로우 에지에 동기시켜, 클럭신호의 하이 폭과 하이 폭을 조정함으로써, 메모리 출력 데이터 신호의 지연 스피드를 계측할 수 있다.
또, 본 발명의 제 2 효과로서, 소비전력의 증가를 억제할 수 있다. 그 이유는 동작 주파수를 올리는 일이 불필요하기 때문이다.

Claims (4)

  1. 메모리 코어와 논리회로를 갖는 반도체 기억장치에 있어서,
    상기 논리회로가,
    테스트 모드 신호가 액티브인 경우에는 입력된 클럭신호의 역상신호를 출력하고, 상기 테스트 모드 신호가 인액티브인 경우에는, 입력된 클럭신호의 동상신호를 출력하는 클럭신호 제어회로, 및
    상기 클럭신호의 동상신호 또는 역상신호의 상승 에지에 동기하여 상기 메모리 코어로부터의 메모리 출력 데이터 신호를 래치하는 래치회로를 포함하고,
    상기 래치회로에서 래치된 메모리 출력 데이터를 입력받아, 상기 데이터를 기대치와 비교하여 통과/불량을 판정하거나 또는 상기 데이터를 출력단자에서 출력하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    테스트 모드시에, 클럭신호의 하이 폭 또는 로우 폭을 변화시켜, 클럭 주파수를 올리지 않고, 액세스 시간을 계측할 수 있도록 한 것을 특징으로 하는 반도체 기억장치.
  3. 클럭신호의 소정방향의 천이 (遷移) 에지에 동기하여 동작하는 메모리 코어와 논리회로를 갖는 반도체 기억장치에 있어서,
    상기 메모리 코어로부터의 출력 데이터 신호를 래치회로에서 래치하는데 있어서, 테스트 모드시 이외에는 상기 클럭신호의 동상신호로 래치하고, 테스트 모드시에는 상기 클럭신호의 역상신호로 래치하도록 전환 제어하는 수단을 구비하고,
    테스트 모드시에, 상기 클럭신호의 하이 폭 또는 로우 폭을 변화시켜, 클럭 주파수를 올리지 않고, 액세스 시간을 계측할 수 있도록 한 것을 특징으로 하는 반도체 기억장치.
  4. 클럭신호의 소정방향의 천이 에지에 동기하여 동작하는 복수의 논리회로를 갖는 반도체 기억장치에 있어서,
    제 1 논리회로로부터의 출력 데이터 신호를 제 2 논리회로에서 래치하는데 있어서, 테스트 모드시 이외에는 상기 클럭신호와 동상신호로 래치하고, 테스트 모드시에는 상기 클럭신호의 역상신호로 래치하도록 전환 제어하는 수단을 구비하고,
    테스트 모드시에, 상기 클럭신호의 하이 폭 또는 로우 폭을 변화시켜, 클럭 주파수를 올리지 않고, 상기 논리회로 사이의 지연시간을 계측할 수 있도록 한 것을 특징으로 하는 반도체 기억장치.
KR1019980030926A 1997-07-31 1998-07-30 반도체 기억장치 KR100286914B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP22097397A JP3262033B2 (ja) 1997-07-31 1997-07-31 半導体記憶装置
JP97-220973 1997-07-31

Publications (2)

Publication Number Publication Date
KR19990014312A KR19990014312A (ko) 1999-02-25
KR100286914B1 true KR100286914B1 (ko) 2001-04-16

Family

ID=16759475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980030926A KR100286914B1 (ko) 1997-07-31 1998-07-30 반도체 기억장치

Country Status (6)

Country Link
US (1) US6061282A (ko)
EP (1) EP0898284B1 (ko)
JP (1) JP3262033B2 (ko)
KR (1) KR100286914B1 (ko)
DE (1) DE69832015T2 (ko)
TW (1) TW392169B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6934772B2 (en) 1998-09-30 2005-08-23 Hewlett-Packard Development Company, L.P. Lowering display power consumption by dithering brightness
GB9910942D0 (en) 1999-05-11 1999-07-14 Sgs Thomson Microelectronics Response time measurement
GB9914069D0 (en) 1999-06-16 1999-08-18 Sgs Thomson Microelectronics Memory testing
JP2002008393A (ja) * 2000-06-20 2002-01-11 Mitsubishi Electric Corp 半導体集積回路装置およびそのアクセスタイム評価方法
JP2002042498A (ja) * 2000-07-24 2002-02-08 Mitsubishi Electric Corp 半導体記憶装置、補助装置および試験装置
DE10061243A1 (de) * 2000-12-08 2002-06-27 Infineon Technologies Ag Verfahren und Vorrichtung zum Bestimmen der Laufzeit von Daten auf einem Datenbus in einem Halbleiterspeicher
DE10127648A1 (de) * 2001-06-07 2003-01-02 Infineon Technologies Ag Integrierte Digitalschaltung und Verfahren zum Überprüfen eines Signals einer integrierten Digitalschaltung auf einen Fehler
DE10148521B4 (de) * 2001-10-01 2010-01-28 Qimonda Ag Integrierter Speicher sowie Verfahren zum Betrieb eines integrierten Speichers und eines Speichersystems mit mehreren integrierten Speichern
US7080275B2 (en) * 2002-08-12 2006-07-18 Micron Technology, Inc. Method and apparatus using parasitic capacitance for synchronizing signals a device
JP4332056B2 (ja) * 2004-04-01 2009-09-16 Ｏｋｉセミコンダクタ株式会社 半導体集積回路
DE102004020030A1 (de) * 2004-04-23 2005-11-24 Infineon Technologies Ag Testvorrichtung zum Testen einer integrierten Schaltung
KR101017759B1 (ko) * 2004-08-18 2011-02-28 주식회사 하이닉스반도체 클럭 펄스 제어 장치
KR100618870B1 (ko) 2004-10-23 2006-08-31 삼성전자주식회사 데이터 트레이닝 방법
US7373560B1 (en) * 2004-12-08 2008-05-13 Xilinx, Inc. Circuit for measuring signal delays of asynchronous inputs of synchronous elements
KR100752657B1 (ko) * 2006-02-28 2007-08-29 삼성전자주식회사 Ｐｌｌ을 이용하여 메모리 액세스 타임을 테스트하는테스트 장치 및 테스트 방법
US7603246B2 (en) * 2006-03-31 2009-10-13 Nvidia Corporation Data interface calibration
US7676709B2 (en) * 2007-03-23 2010-03-09 Texas Instruments Incorporated Self-test output for high-density BIST
US8560907B1 (en) * 2007-09-06 2013-10-15 Altera Corporation Debugging external interface
US8713383B2 (en) * 2010-12-30 2014-04-29 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
KR20160029382A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 메모리 장치
CN112698181B (zh) * 2020-12-07 2021-09-21 电子科技大学 一种状态可配置的原位老化传感器***
CN116072183B (zh) * 2023-04-06 2023-08-22 长鑫存储技术有限公司 写入转换电路和存储器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3116618B2 (ja) * 1993-01-07 2000-12-11 日本電気株式会社 テスト回路内蔵半導体集積回路
US5606567A (en) * 1994-10-21 1997-02-25 Lucent Technologies Inc. Delay testing of high-performance digital components by a slow-speed tester
JP3310174B2 (ja) * 1996-08-19 2002-07-29 東芝マイクロエレクトロニクス株式会社 半導体集積回路
JP3544073B2 (ja) * 1996-09-03 2004-07-21 株式会社 沖マイクロデザイン 半導体メモリ装置のテスト方法および半導体メモリ装置
US5757705A (en) * 1997-01-22 1998-05-26 Micron Technology, Inc. SDRAM clocking test mode
EP0867887A3 (en) * 1997-03-14 1998-11-25 Texas Instruments Incorporated Memory access time measurement circuit and method

Also Published As

Publication number Publication date
EP0898284B1 (en) 2005-10-26
KR19990014312A (ko) 1999-02-25
DE69832015D1 (de) 2005-12-01
JP3262033B2 (ja) 2002-03-04
EP0898284A2 (en) 1999-02-24
US6061282A (en) 2000-05-09
TW392169B (en) 2000-06-01
EP0898284A3 (en) 1999-09-15
JPH1153900A (ja) 1999-02-26
DE69832015T2 (de) 2006-07-20

Similar Documents

Publication Publication Date Title
KR100286914B1 (ko) 반도체 기억장치
US7239576B2 (en) Memory device and method of controlling the same
US5870411A (en) Method and system for testing self-timed circuitry
US6456113B2 (en) Scan flip-flop circuit having scan logic output terminal dedicated to scan test
JP2000222880A (ja) 半導体記憶装置とその制御方法
US6327217B1 (en) Variable latency buffer circuits, latency determination circuits and methods of operation thereof
US6873197B2 (en) Scan flip-flop circuit capable of guaranteeing normal operation
US6990038B1 (en) Clock driver and boundary latch for a multi-port SRAM
US5471152A (en) Storage element for delay testing
JPH06105285B2 (ja) 半導体集積回路装置
EP1028322B1 (en) Apparatus for eliminating shoot-through events during master-slave flip-flop scan operations
KR100224277B1 (ko) 동기형 반도체 장치의 내부클럭 발생회로
US11201621B2 (en) Clock gating cell
US5912900A (en) Method and system for testing self-timed circuitry
US6232797B1 (en) Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities
US6205192B1 (en) Clock input control circuit
KR100389038B1 (ko) 레이트 라이트 기능을 갖는 동기형 에스램 장치
US6335645B1 (en) Semiconductor integrated circuit having built-in self-test circuit
JP3368572B2 (ja) 周期発生装置
US5384494A (en) Programmable hold-off for integrated circuit I/O pins
KR100304749B1 (ko) 반도체기억장치
KR100280418B1 (ko) 위상비교회로
JP2826408B2 (ja) 半導体論理集積回路
US6927603B2 (en) Semiconductor integrated circuit having system bus divided in stages
KR20020049386A (ko) 테스트시 기입 데이터의 마스킹 동작이 가능한 반도체메모리 장치 및 데이터 마스킹 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20131218

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee