KR100280418B1 - Phase comparating circuit - Google Patents
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Abstract
본 발명은 내부클럭신호와 기준클럭신호의 위상차를 비교하고 그 결과 내부클럭신호가 빠른 경우 위상차를 어느정도 줄인 다음 위상 보상부에 공급하기 위하여, 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 검출하여 위상차에 상응되는 펄스폭을 갖는 지연제어신호(Y)를 출력하는 위상 비교부(41)와; 상기 위상 비교부(41)에서 출력되는 지연제어신호(Y)에 따라 상기 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 소정 범위 이내로 감소시켜 출력하는 위상 지연부(42)와; 상기 위상 지연부(42)에서 위상차가 조정된 내부 클럭신호를 다시 기준신호와 비교하여 서로간의 위상을 정확하게 동기시키는 위상 보상부(43)로 구성한 것이다.The present invention compares the phase difference between the internal clock signal and the reference clock signal. As a result, when the internal clock signal is fast, the phase difference between the internal clock signal IN_CLK and the reference clock signal REF_CLK is reduced. A phase comparator 41 for detecting the phase difference and outputting a delay control signal Y having a pulse width corresponding to the phase difference; A phase delay unit 42 reducing and outputting a phase difference between the internal clock signal IN_CLK and the reference clock signal REF_CLK within a predetermined range according to the delay control signal Y output from the phase comparison unit 41; The phase delay unit 42 includes a phase compensator 43 for accurately synchronizing phases with each other by comparing an internal clock signal whose phase difference is adjusted with a reference signal.
Description
본 발명은 기준 클럭신호와 내부 클럭신호의 위상을 비교하여 위상을 보상하는 기술에 관한 것으로, 특히 위상 비교회로에서 기준 클럭신호와 내부 클럭신호의 위상 차를 검출하고 그들간의 위상차를 최소화한 다음 위상 보상회로에 입력하도록한 위상 비교 회로에 관한 것이다.The present invention relates to a technique for compensating a phase by comparing a phase of a reference clock signal and an internal clock signal. In particular, a phase comparison circuit detects a phase difference between a reference clock signal and an internal clock signal and minimizes the phase difference therebetween. It relates to a phase comparison circuit to be input to the compensation circuit.
도 1은 종래기술에 의한 위상 비교회로의 블록도로서 이에 도시한 바와 같이, 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 비교하여 내부클럭신호(IN_CLK)가 더 빠른 경우 빠름신호(FAST)를 출력하고 늦은 경우 늦음신호(SLOW)를 출력하는 위상 비교부(11)와; 상기 위상 비교부(11)로부터 입력되는 빠름신호(FAST), 늦음신호(SLOW)를 근거로 내부클럭신호(IN_CLK)의 위상을 보상하여 출력하는 위상 보상부(12)로 구성된 것으로, 이의 작용을 도 2 및 도 3a,3b를 참조하여 설명하면 다음과 같다.1 is a block diagram of a phase comparison circuit according to the prior art, as shown therein, comparing the phase difference between the internal clock signal IN_CLK and the reference clock signal REF_CLK to obtain a faster signal when the internal clock signal IN_CLK is faster. A
먼저, 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 빠른 경우, 도 3a에서와 같이 RS 래치 플립플롭(RS2)의 출력노드(n2)에 "하이"가 출력되어 출력경로가 인에이블되므로 기준클럭신호(REF_CLK)의 클럭킹 데이터가 출력노드(out)로 출력된다.First, when the phase of the internal clock signal IN_CLK is earlier than the phase of the reference clock signal REF_CLK, "high" is output to the output node n2 of the RS latch flip-flop RS2 as shown in FIG. Since is enabled, the clocking data of the reference clock signal REF_CLK is output to the output node out.
반대로, 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 늦은 경우, 도 3b에서와 같이 RS 래치 플립플롭(RS1)의 출력노드(n1)에 "하이"가 출력되어 출력경로가 디스에이블되므로 클럭킹 데이터가 출력되지 못한다.On the contrary, when the phase of the internal clock signal IN_CLK is later than the phase of the reference clock signal REF_CLK, as shown in FIG. 3B, "high" is output to the output node n1 of the RS latch flip-flop RS1 to output the output path. Is disabled, so no clocking data is output.
이와 같이 종래기술에 있어서는 위상 비교회로에서 두 클럭신호의 위상을 비교하여 어느 클럭신호의 위상이 더 빠르거나 느린지의 여부만을 알려주게 되고, 어느 정도의 위상차를 갖는지에 대한 정보를 출력하지 않아 위상 보상회로에서 위상을 보상할 때 지연 록킹 타임이 길어지고 이로 인하여 전력을 많이 소모하게 되는 결함이 있었다.As described above, in the prior art, the phase comparison circuit compares the phases of two clock signals to indicate only which clock signal has a faster or slower phase, and does not output information on how much phase difference there is. When compensating for phase in a circuit, there is a defect that the delay locking time becomes long, which consumes a lot of power.
따라서, 본 발명에서 해결하고자 하는 기술적 과제는 위상 비교회로에서 기준 클럭신호와 내부 클럭신호의 위상 차를 검출하고, 위상 지연부에서 위상차를 최소화한 다음 위상 보상회로에 입력하는 위상 비교 회로를 제공함에 있다.Accordingly, a technical problem to be solved by the present invention is to provide a phase comparison circuit for detecting a phase difference between a reference clock signal and an internal clock signal in a phase comparison circuit, minimizing the phase difference in a phase delay unit, and then inputting the phase compensation circuit. have.
도 1은 종래기술에 의한 위상 비교회로의 블록도.1 is a block diagram of a phase comparison circuit according to the prior art.
도 2는 종래기술에 의한 위상 비교 회로도.2 is a phase comparison circuit diagram according to the prior art.
도 3a,3b는 도 2 각부의 파형도.3A and 3B are waveform diagrams of respective parts of FIG. 2.
도 4는 본 발명에 의한 위상 비교 회로의 일실시 구현예를 보인 블록도.Figure 4 is a block diagram showing an embodiment of a phase comparison circuit according to the present invention.
도 5는 도 4에서 위상 비교부내의 위상차 검출회로도.FIG. 5 is a phase difference detection circuit diagram in the phase comparison unit in FIG. 4; FIG.
도 6a,6b는 도 5 각부의 파형도.6A and 6B are waveform diagrams of respective parts of FIG. 5.
도 7은 도 4에서 위상 지연부의 일실시 구현예를 보인 회로도.FIG. 7 is a circuit diagram illustrating an embodiment of the phase delay unit in FIG. 4. FIG.
도 8은 도 7에서 지연시간 설정부의 일실시 구현예를 보인 블록도.FIG. 8 is a block diagram illustrating an exemplary embodiment of the delay time setting unit in FIG. 7. FIG.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
41 : 위상 비교부 42 : 위상 지연부41: phase comparator 42: phase delay unit
43 : 위상 보상부43: phase compensator
도 4는 본 발명의 목적을 달성하기 위한 위상 비교 회로의 일실시 구현예를 보인 블록도로서 이에 도시한 바와 같이, 내부클럭신호(IN_CLK)와 기준클럭신호(REF_ CLK)의 위상차를 검출하여 위상차에 상응되는 펄스폭을 갖는 지연제어신호(Y)를 출력하는 위상 비교부(41)와; 상기 위상 비교부(41)에서 출력되는 지연제어신호(Y)에 따라 상기 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 소정 범위 이내로 감소시켜 출력하는 위상 지연부(42)와; 상기 위상 지연부(42)에서 위상차가 조정된 내부 클럭신호를 다시 기준신호와 비교하여 서로간의 위상을 정확하게 동기시키는 위상 보상부(43)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 5 내지 도 8을 참조하여 상세히 설명하면 다음과 같다.FIG. 4 is a block diagram showing an embodiment of a phase comparison circuit for achieving an object of the present invention. As shown in FIG. 4, a phase difference is detected by detecting a phase difference between an internal clock signal IN_CLK and a reference clock signal REF_CLK. A
위상비교부(41)에서는 내부의 위상차 검출회로를 이용하여 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차를 비교검출하게 되는데, 도 5는 그와 같은 위상차 검출회로의 일실시 구현예를 보인 것이다.The
즉, 내부클럭신호(IN_CLK)는 직렬접속된 두 개의 인버터(I51),(I52)를 연속적으로 통해 낸드게이트(ND51)의 일측 입력단자에 공급되고, 기준클럭신호(REF_CLK)는 직렬접속된 세 개의 인버터(I53-I55)를 연속적으로 통해 그 낸드게이트(ND51)의 타측 입력단자에 공급된다. 따라서, 상기 낸드게이트(ND51)는 상기의 경로를 통해 입력되는 두 클럭신호를 낸드조합하여 출력하게 되고, 이는 다시 인버터(I56)를 통해 반전되어 출력된다.That is, the internal clock signal IN_CLK is supplied to one input terminal of the NAND gate ND51 through two inverters I51 and I52 connected in series, and the reference clock signal REF_CLK is connected in series. The inverters I53 to I55 are continuously supplied to the other input terminal of the NAND gate ND51. Accordingly, the NAND gate ND51 outputs the NAND combination of two clock signals input through the path, which are inverted and output again through the inverter I56.
상기 두 클럭신호(IN_CLK)(REF_CLK)를 상기와 같이 처리하여 지연제어신호(Y)를 생성하는 이유는 위상비교시 정확성을 향상시키기 위함이다.The reason for generating the delay control signal Y by processing the two clock signals IN_CLK and REF_CLK as described above is to improve accuracy in phase comparison.
도 6a는 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 빠른 경우 상기 도 5와 같은 처리과정과 도 7과 같은 위상 지연부(42)에서의 처리과정을 보인 타이밍도이다.FIG. 6A is a timing diagram illustrating a process of FIG. 5 and a process of the phase delay unit 42 of FIG. 7 when the phase of the internal clock signal IN_CLK is earlier than the phase of the reference clock signal REF_CLK. .
즉, 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 빠른 경우 인에이블신호(EN)가 "로우"가 되므로 전송게이트(TR71)가 온되는 반면 전송게이트(TR72)가 오프된다. 따라서, 내부 클럭신호(IN_CLK)가 상기 전송게이트(TR71)를 통해 위상 지연회로(42B)에 전달되고, 여기서 상기 지연제어신호(Y)의 펄스폭에 상응되는 시간만큼 지연처리된다.That is, when the phase of the internal clock signal IN_CLK is earlier than the phase of the reference clock signal REF_CLK, the enable signal EN becomes "low", so that the transfer gate TR71 is turned on while the transfer gate TR72 is turned off. do. Therefore, the internal clock signal IN_CLK is transmitted to the phase delay circuit 42B through the transfer gate TR71, where it is delayed by a time corresponding to the pulse width of the delay control signal Y.
예로써, 도 8에서와 같이 상기 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_ CLK)의 위상보다 조금 빠른 경우, 해당 지연펄스폭을 갖는 지연제어신호(예: Y1)를 모스트랜지스터(M81)의 게이트에 공급하게 되므로 내부클럭신호(IN_CLK)가 지연기(81)를 통해 조금 지연된 후 그 엔모스(M81)를 통해 위상보상부(43)의 내부클럭신호로 공급된다.For example, as shown in FIG. 8, when the phase of the internal clock signal IN_CLK is slightly faster than the phase of the reference clock signal REF_CLK, the delay control signal having the corresponding delay pulse width (for example, Y1) is converted into a morph transistor (eg, a transistor). Since it is supplied to the gate of M81, the internal clock signal IN_CLK is slightly delayed through the
그러나, 상기 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 월등히 빠른 경우, 해당 지연펄스폭을 갖는 지연제어신호(예: Y5)를 모스트랜지스터(M85)의 게이트에 공급하게 되므로 내부클럭신호(IN_CLK)가 지연기(85)를 통해 많이 지연된 후 그 엔모스(M85)를 통해 위상보상부(43)의 내부 클럭신호로 공급된다.However, when the phase of the internal clock signal IN_CLK is much faster than the phase of the reference clock signal REF_CLK, the delay control signal (eg, Y5) having the corresponding delay pulse width is supplied to the gate of the MOS transistor M85. Therefore, the internal clock signal IN_CLK is delayed a lot through the
한편, 상기 내부클럭신호(IN_CLK)의 위상이 기준클럭신호(REF_CLK)의 위상보다 느린 경우, 상기 인에이블신호(EN)가 "하이"가 되므로 상기와 반대로 전송게이트(TR71)가 오프되는 반면 전송게이트(TR72)가 온된다. 따라서, 이때에는 기준클럭신호(REF_CLK)가 상기 전송게이트(TR72)를 통과한 다음 상기와 같이 지연처리되지 않고 직접 위상보상부(43)의 내부 클럭신호로 공급된다.On the other hand, when the phase of the internal clock signal IN_CLK is slower than the phase of the reference clock signal REF_CLK, the enable signal EN becomes "high", whereas the transmission gate TR71 is turned off while the transmission gate TR71 is turned off. Gate TR72 is turned on. Therefore, at this time, the reference clock signal REF_CLK passes through the transfer gate TR72 and is supplied as an internal clock signal of the
결국, 상기와 같은 과정을 통해 내부클럭신호(IN_CLK)와 기준클럭신호(REF_CLK)의 위상차가 줄어든 다음 위상보상부(43)에 공급되므로 여기서, 위상을 보상할 때 지연 록킹 타임이 그만큼 줄어들게 된다.As a result, since the phase difference between the internal clock signal IN_CLK and the reference clock signal REF_CLK is reduced and then supplied to the
이상에서 상세히 설명한 바와 같이, 본 발명은 위상 비교회로에서 기준 클럭신호와 내부 클럭신호의 위상 차를 검출하고, 위상 지연부에서 그들간의 위상차를 최소화한 다음 위상 보상회로에 입력함으로써 위상을 보상할 때 지연 록킹 타임이 그만큼 줄어들게 되어 전력 소모량을 줄일 수 있는 효과가 있다.As described in detail above, the present invention detects the phase difference between the reference clock signal and the internal clock signal in the phase comparison circuit, minimizes the phase difference between them in the phase delay unit, and then compensates the phase by inputting the phase compensation circuit. Delay locking time is reduced by that, it can reduce the power consumption.
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