KR100280134B1 - 전원 공급 전압에 응답하여 기판 전위 변화를 일으킬 수 있는 기판 전위 제어 회로 - Google Patents

전원 공급 전압에 응답하여 기판 전위 변화를 일으킬 수 있는 기판 전위 제어 회로 Download PDF

Info

Publication number
KR100280134B1
KR100280134B1 KR1019970013636A KR19970013636A KR100280134B1 KR 100280134 B1 KR100280134 B1 KR 100280134B1 KR 1019970013636 A KR1019970013636 A KR 1019970013636A KR 19970013636 A KR19970013636 A KR 19970013636A KR 100280134 B1 KR100280134 B1 KR 100280134B1
Authority
KR
South Korea
Prior art keywords
substrate potential
circuit
channel mosfet
potential detection
signal
Prior art date
Application number
KR1019970013636A
Other languages
English (en)
Other versions
KR970071787A (ko
Inventor
세이지 오제끼
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970071787A publication Critical patent/KR970071787A/ko
Application granted granted Critical
Publication of KR100280134B1 publication Critical patent/KR100280134B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

기판 전위 제어 회로에 있어서, 제1 및 제2 기판 전위 검출 회로들은 각각 제1 및 제2 기판 전위 검출 신호에 응답하여, VCC대 VSUB의 상이한 교차된 특성들을 갖는다. 합성 회로는 합성 기판 전위 검출 신호 SUBUP를 생성하기 위해 제1 및 제2 기판 전위 검출 신호들 SUBUP1 및 SUBUP2를 합성한다. 합성 기판 전위 검출 신호 SUBUP에 응답하여, 백 바이어스 발생 회로는 백 바이어스 신호 BBG를 발생한다. 백 바이어스 신호 BBG에 응답하여, 펌핑 회로는 펌핑에 의해서 기판 전위 VSUB를 생성한다.

Description

전원 공급 전압에 응답하여 기판 전위 변화를 일으킬 수 있는 기판 전위 제어 회로
본 발명은 반도체 집적 회로 디바이스에 관한 것이며, 특히, 반도체 집적 회로 디바이스에 사용하기 위한 기판 전위 제어 회로에 관한 것이다.
반도체 집적 회로 디바이스의 고 집적화에 따라서, 디지트(digit) 라인들 사이의 미세한 전위차를 검출 가능하게 하는데 사용되는 감지 증폭기(sense amplifier)가 필수적이 되었다. 특히, 고 집적화를 이루기 위해, 단일 트랜지스터 및 단일 커패시터 형의 셀이 현재의 보편적인 다이나믹 랜덤 억세스 메모리(하기에 DRAM으로 언급)에 사용하기 위한 메모리 셀로서 사용된다. 이 기술에 대해 잘 알려진 바와 같이, 단일 트랜지스터 및 단일 커패시터 형의 셀은 두개의 소자들, 전기 전하들을 충전하기 위한 커패시터 소자와 전기 전하들의 입력/출력을 제어하기 위한 금속 산화 반도체 전계 효과 트랜지스터(MOSFET)를 구비한다. 고 집적화에 따라서, 커패시터는 필수적으로 작은 커패시턴스(capacitance) 값을 갖게 되어 전기 전하들의 작은 양만을 충전할 수 있다. 따라서, 커패시터 소자에 충전된 전기 전하들의 유무를 검출하기 위한 감지 증폭기는 커패시터 소자에 충전된 전기 전하들의 미소(trace) 전기 전하들로 정의된 전위차(또한 차전위로 불리는)를 검출해야 한다. 예를 들면, 4 Mbits의 저장 용량을 가지는 DRAM에서, 상기 언급된 전위차는 약 200 밀리볼트 혹은 매우 근소한 양이다.
그 결과, 소프트 에러(soft error), 전원 공급 전압의 변동, 혹은 이와 유사한 요인으로 인한 동작에서의 차전위를 검출하는 것은 어렵고 최악의 경우에 데이타가 파괴되는 위험을 가져온다. 따라서, 최근에는 더미 워드(dummy word)를 가진 감지 증폭기가 채용된다. 더미 워드형의 감지 증폭기는 용량성(capacitive) 결합에 의한 감지 동작을 기초로 동작하는 디지트 라인들중 하나의 레벨로 인해 강하되는 것에 의해 차전위를 크게 하는 방식이다.
이후에 분명해질 본 방법에서, 메모리 셀이 MOSFET의 임계(threshold) 전압을 제어하는 것은 필수적이다. 임계 전압을 제어하기 위해, 기판 전위는 제어될 것이다. 이것은 임계 전압이 기판 전위로 정의되기 때문이다. 각각의 공지된 기판 전위 제어 회로들은 임계 전압 상수를 만들도록 기판 전위를 제어하기 위한 것이다. 예로서, 특개 NO. 평 4-38,791 혹은 JPA 4-38,791의 일본 미심사 특허 공보는 외부 전원 공급 전압의 변동에도 불구하고 세트 전압에서의 기판 전위를 유지할 수 있는 반도체 디바이스를 나타낸다. 즉, JPA 4-38,791에 따라서는 외부 전원 공급 전원에 의존성이 적은 내부 전압을 생성하고, 내부 전압 및 현재의 기판 전위를 기초로, 기판 전위 검출 신호를 생성한다. 그 결과, JPA 4-38,791에 있어서 전원 공급 전원에 응답하여 기판 전위를 변화시키는 것은 불가능하다. 이것은 전원 공급 전압이 변할지라도 기판 전위는 상수를 유지하기 때문이다.
전원 공급 전압에 응답하여 기판 전위를 변화시킬 수 있는 종래의 기판 전위 제어 회로는 공지되어 있다. 상기 기판 전위 제어 회로는 기판 전위 검출 회로, 백 바이어스(back bias) 발생 회로, 및 펌핑(pumping) 회로를 구비한다. 상기 기판 정위 검출 회로는 기판 전위 검출 신호를 생성하기 위해 기판 전위를 검출한다. 기판 전위 검출 신호에 응답하여, 백 바이어스 발생 회로는 백 바이어스 신호를 발생한다. 백 바이어스(back bias) 신호에 응답하여, 펌핑 회로는 기판 전위의 절대값이 더 커지도록 펌핑 동작을 실행한다. 어쨌든, 백 바이어스 발생 회로와 펌핑 회로의 결합은 기판 전위 검출 신호에 응답하여 기판 전위를 발생하기 위한 기판 전위 발생 회로로서 제공된다.
그러나, 종래의 기판 전위 제어 회로는 전원 공급 전압이 최소 레벨을 가질 때 기판 전위를 더 작도록 하고 전원 공급 전압이 최대 레벨을 가질 때 기판 전위를 유지하도록 할 수 없다. 이것은 전원 공급 전압과 기판 전위 검출 레벨 사이의 접속이 종래의 기판 전위 제어 회로에서 근사적으로 선형이기 때문이다.
본 발명의 목적은 전원 공급 전압과 기판 전위 검출 레벨 사이의 접속이 비선형인 기판 전위 제어 회로를 제공하는 것이다.
본 발명의 다른 목적은 다음의 기술로서 분명해질 것이다.
본 발명의 특징의 요지를 기술로서, 반도체 집적 회로 디바이스가 기판 전위 검출부 및 기판 전위 발생 회로를 포함한다는 것을 이해하는 것이 가능하다. 전원 공급 전압의 공급에서, 기판 전위 검출부는 기판 전위 검출 신호를 생성하기 위해 기판 전위를 검출한다. 기판 전위 발생 회로는 기판 전위 검출 신호에 응답하여 기판 전위를 발생한다.
본 발명에 따른, 상기의 기판 전위 검출부는 복수의 상이한 기판 검출 신호들을 발생하기 위한 기판 전위 검출 수단 및 합성 기판 전위 검출 신호를 발생하기 위해 복수의 기판 검출 신호들을 합성하기 위한 합성 수단을 포함한다.
제1도는 메모리 셀과 함께, 더미 워드(dummy word)형의 감지 증폭기(sense amplifier)의 블럭도.
제2도는 제1도에 도시된 감지 증폭기의 동작을 설명하는데 사용하기 위한 타임 차트.
제3도는 제1도에 도시된 확대된 메모리 셀의 회로도.
제4a도 및 제4b도는 제1도에 도시된 감지 증폭기의 동작을 상세히 설명하는데 사용하기 위한 타임 차트들.
제5도는 종래의 기판 전위 제어 회로의 블럭도.
제6도는 제5도에 도시된 종래의 기판 전위 제어 회로에 사용된 기판 전위 검출 회로의 회로도.
제7도는 제5도에 도시된 종래의 기판 전위 제어 회로에 사용된 백 바이어스 발생 회로의 회로도.
제8도는 제5도에 도시된 종래의 기판 전위 제어 회로에 사용된 펌핑 회로의 회로도.
제9a도 - 제9e도는 제8도에 도시된 펌핑 회로의 동작을 설명하는데 사용된 타임 차트.
제10도는 제5도에 도시된 도시된 종래의 기판 전위 제어 회로에서 VCC대 VSUB검출 레벨의 특성을 도시한 도면.
제11도는 본 발명의 실시예에 따른 기판 전위 제어 회로의 블럭도.
제12도는 제11도에 도시된 기판 전위 제어 회로에 사용된 제1 기판 전위 검출 회로의 회로도.
제13도는 제11도에 도시된 기판 전위 제어 회로에 사용된 제2 기판 전위 검출 회로의 회로도.
제14도는 제12도에 도시된 P-채널 MOSFET과 비교한 제13도에 도시된 P-채널 MOSFET의 평면도.
제15도는 기판 전위 검출부가 시험적으로 제1 기판 전위 검출 회로를 단독으로 구비하는 경우 및 기판 전위 검출부가 시험적으로 제2 기판 전위 검출 회로를 단독으로 구비하는 또다른 경우에서 제11도에 도시된 기판 전위 제어 회로의 VCC대 VSUB검출 레벨의 특성들을 도시한 도면.
제16도는 제11도에 도시된 기판 전위 제어 회로에 사용된 합성 회로의 회로도.
제17도는 제16도에 도시된 합성 회로가 AND 모드에서 동작할 수 있는 경우 및 합성 회로가 OR 모드에서 동작할 수 있는 또다른 경우에서 제11도에 도시된 기판 전위 제어 회로의 VCC대 VSUB검출 레벨의 특성들을 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
20 : 제1 기판 전위 검출 회로 30 : 제2 기판 전위 검출 회로
40 : 합성 회로 50 : 백 바이어스 발생 회로
60 : 펌핑 회로 90 : 기판 전위 검출부
도 1을 참조하면, 더미 워드형의 간지 증폭기가 본 발명의 이해를 쉽게 하기위해 먼저 기술될 것이다. SA로 도시된 감지 증폭기는 워드 라인 WL1및 디지트(digit) 라인 D에 연결된 메모리 셀(20)에서 미소 출력 신호를 감지하고 증폭하기 위한 회로이다. 디지트 라인 D는 비트 라인으로 불린다. 도시된 메모리 셀(20)은 CS의 커패시턴스 값을 가지는 커패시터 소자(21) 및 N-채널 MOSFET(22)를 구비한다. N-채널 MOSFET(22)는 워드 라인 WL1에 연결된 게이트 전극, 디지트 라인 D에 연결된 드레인 전극, 및 커패시터 소자(21)의 끝에 연결된 소즈 전극을 구비한다. 커패시터 소자(21)은 일정한 전압 VC가 공급되는 또다른 끝을 구비한다.
감지 증폭기 SA는 디지트 라인 D 및 반전된 디지트 라인
Figure kpo00001
에 연결되고 한 쌍의 디지트 라인들 D 및
Figure kpo00002
사이의 전위차 △V를 감지한다. 여기서, 디지트 라인들 D 및
Figure kpo00003
는 CD의 커패시턴스 값을 가지는 기생 커패시터들을 가지고 기생 커패시터 소자(30)은 동등하게 디지트 라인 D에 연결된다고 가정된다. 일반적으로, 기생 커패시터 소자(30)의 커패시턴스 값 CD의 비율 CD/CS및 커패시터 소자(21)의 커패시턴스 값 CS는 약 10이고 메모리 셀(20)의 커패시턴스는 매우 작다. 감지 증폭기 SA는 한쌍의 MOSFET들(31 및 32)를 통해 입력/출력 버스들 IO-버스에 연결된 출력 단자들을 구비한다. 한쌍의 MOSFET들은 클럭 신호 ΦY에 의해 제어된다.
도 1에 부가하여 도 2를 참조하여, 메모리 셀(20)으로부터의 데이타 판독에서의 동작으로 생각하여 기술될 것이다. 도 1에서, 한쌍의 디지트 라인들 D 및
Figure kpo00004
는 프리차지(precharge) 클럭 신호 ΦP를 "H"의 논리 하이(high) 레벨로 만드는 전압 HVCC에 의해 전압(VCC/2)로 프리차지된다. 전압 HVCC는 (VCC/2) 발생 회로(도시생략)에 의해 생성되고 항상 (VCC/2)의 레벨을 유지한다.
프리차지 클럭 신호 ΦP가 "H"의 논리 레벨로부터 "L"의 논리 레벨로 변화될 때, N-채널 MOSFET들(23)은 턴 오프(turn off)되고, 한쌍의 디지트 라인들 D 및
Figure kpo00005
는 (VCC/2)의 레벨에서 플롯팅(floating) 상태로 된다.
이후에, 워드 라인 WL1은 "L"의 논리 레벨로부터 "H"의 논리 레벨로 변화되는 전위 VWL1을 가지고 도전 상태로 된다. 그 결과, 커패시터 소자(21)로부터의 전기 전하들은 디지트 라인 D에 나타나고 한쌍의 디지트 라인 D 및
Figure kpo00006
사이에 전위차 △V를 생성하게 된다. 전위차 △V는 기생 커패시터(30) 및 커패시터 소자(21) 사이에 분포된 커패시터 소자(21)의 전기적인 전하들로 제공되고 약 200 ㎷를 가진다. 이론상으로, 커패시터 소자(21)이 "H"의 논리 레벨 혹은 전원 공급 전압 VCC의 레벨을 가질때의 전위차 △V는 커패시터 소자(21)이 "L"의 논리 레벨 혹은 접지 레벨을 가질때의 전위차 △V와 동일하다. 그러나, 디지트 라인(여기서는 반전된 디지트 라인
Figure kpo00007
)은 워드 라인 WL1의 전위 VWL1이 더미 워드 라인(도시생략)에 의해 상승되기 이전에 작은 (VCC/2) 보다 작은 레벨을 가지므로, "H" 및 "L"의 논리 레벨의 전위차는 도 2에 도시된 바와 같이 각각 △VL및 △VH에서 도시되고 논리 레벨 "H"의 전위차 △VH는 논리 레벨 "L"의 전위차 △VL보다 높다.
이것은 감지 마진의 하락이 소프트 에러들, 전력원 전압의 변동, 혹은 메모리 셀(20)이 "H"의 논리 레벨을 가질 때의 라인으로 인해 쉽게 발생하기 때문이다. 감지 증폭기 SA는 전위차 △V를 감지하하고 증폭 동작을 수행한다.
도 3 및 도 4a 및 도 4b를 참조하여, 감지의 시작시의 동작으로 진행하는 것이 설명될 것이다. 도 4a는 전원 공급 전압 VCC가 표준 레벨을 가질 때, 타임 차트를 도시한다.
도 3에 도시된 바와 같이, N-채널 MOSFET(22)는 임계 전압 VTN을 가진다. 그 결과, N-채널 MOSFET(22)에서의 소스 및 게이트 전극들 사이의 전압이 임계 전압 VTH보다 작지 않으면 N-채널 MOSFET(22)는 전도하지 않는다. "H"의 논리 레벨에 대응하는 전하들이 커패시터 소자(21)에 충전된다는 것이 가정된다. 상기의 경우에, 워드 라인 WL1의 전압 VWL1이 VTN의 전압보다 높을 때 N-채널 MOSFET(22)는 전도를 시작하여, 전기적인 전하는 디지트 라인 D에 나타나고, 디지트 라인 D의 전위는 떨어진다.
전원 공급 전압 VCC가 도 4a에 도시된 바와같이 표준 레벨을 가진다고 가정된다. 상기의 경우에, 메모리 셀(20)이 "H"의 논리 레벨을 가질 때 디지트 라인 D를 통해 전기적인 전하들이 나타나는 시간 tH와 메모리 셀(20)이 "L"의 논리 레벨을 가질 때 디지트 라인 D를 통해 전기적인 전하들이 나타나는 시간 tL사이의 시간차 τ1이 존재한다. 워드 라인 WL1의 전위 VWL1이 상승을 시작한 이래 일정한 시간 간격이 경과됐을 때 감지 증폭기 구동 신호 Φ1(도 1)은 상승한다. 감지 증폭기 구동 신호 Φ1에 응답하여, 감지 증폭기 SA는 전위차 △V를 감지하고 증폭을 시작한다. 전위차 △VH및 △VL이 시간 tS까지 소망의 값을 가지지 않는다면 감지 동작은 불충분하게 수행된다.
도 4a에 도시된 경우에서는, 문제가 없다. 이것은 시간 tS이전에, 메모리 셀(20)으로부터 디지트 라인 D로의 "H"의 논리 레벨의 전송이 시간 tH이래 시간 간격 τ2가 경과된 시간 동안에 완료된다.
전력원 전압 VCC가 4b에 도시된 바와 같이 최소 레벨을 가진다고 가정된다. 이 경우에, N-채널 MOSFET(22)의 임계 전압 VTN은 전원 공급 전압 VCC에 관하여 상대적으로 확대된다. 전원 공급 전압 VCC가 낮아질수록, 이것은 더 중요해진다. 게다가, 전위 VWL1의 워드 라인 WL1을 공급하기 위한 전압 상승 회로(도시생략)의 동작이 느려지게 되므로, 워드 라인 WL1의 전위 VWL1에서 "L"의 논리 레벨로부터 "H"의 논리 레벨로의 변화는 급격하지 않게 된다.
따라서, 메모리 셀(20)이 "L"의 논리 레벨을 가질 때 전하들이 디지트 라인 D를 통해 나타나는 시간 tL' 후에 메모리 셀(20)이 "H"의 논리 레벨을 가질 때 전기 전하들이 디지트 라인 D를 통해 나타나는 시간 tH'는 시간 간격 τ1'에 의해 지연된다. 시간 tH'이래 시간 간격 τ2'가 경과한 시간까지 디지트 라인 D로의 전송은 지연되어 시간 tS'보다 더 늦을 것이다. 따라서, 만약 최악의 경우가 발생한다면, 시간 tH' + 시간 간격 τ2'의 시간은 시간 tS'보다 더 늦을 것이다. 그러므로, 감지 증폭기 SA의 동작 마진은 악화되어 증폭이 불가능한 결과를 가져온다. 즉, 메모리 셀(20)이 "H"의 논리 레벨을 가질 때 감지는 불가능하여 메모리의 동작은 최소 레벨을 가지는 전원 공급 전압 VCC에서 정확하게 수행될 수 없다.
상기 언급된 문제점을 해결하기 위한 수단은 시간들 tH및 tS사이의 시간 간격을 더 길게 만드는 것이다. 이러한 목적으로, 워드 라인 WL1의 전위 VWL1이 상승되는 시간과 감지 증폭기 구동 신호 Φ1이 상승하는 시간 사이의 시간 간격은 충분하게 길어져야 한다. 다시 말하면, 상기의 수단은 감지 증폭기 구동 신호 Φ1이 상승하는 시간이 더 늦어져야 하는 것이다. 그러나, 감지 증폭기 구동 신호 Φ1의 시간을 늦어지도록 하는 것은 감지 동작이 끝나는 시간을 늦어지도록 하는 결과를 가져온다. 그 결과, 메모리 셀(20)의 판독 동작의 속도가 느려지고 이것은 성능의 하락을 가져온다.
상기 언급된 문제를 해결하기 위한 또다른 수단은 N-채널 MOSFET(22)의 임계 전압 VTN을 더 낮아지게 하는 것이다. 낮아진 임계 전압 VTN은 메모리 셀(20)이 "H"의 논리 레벨을 가질 때 전기 전하들이 디지트 라인 D로 전송을 시작 혹은 끝내는 시간들을 더 빠르게 한다. 게다가, 감지 증폭기 SA의 동작은 트랜지스터의 성능이 향상되는 것으로 인해 더 빨라진다. 그 결과, 감지 동작의 마진은 확장된다.
즉, N-채널 MOSFET(22)의 임계 전압 VTN을 제어하는 것이 필요하다. 임계 전압 VTN은 도 3에 도시된 기판 전위 VSUB에 의해 정의된다. 본 명세서에서, 기판 전위 VSUB의 절대값을 더 크게 하는 것을 기판 전위 VSUB를 더 깊게 하는 것으로 언급된다. 더우기, 기판 전위 VSUB의 절대값을 더 작게 하는 것은 기판 전위 VSUB를 얕게 하는 것으로 언급된다. 기판 전위 VSUB가 깊게될 때, 임계 전압 VTN은 더 높은 방향으로 이동한다. 기판 전위 VSUB가 얕게될 때, 임계 전압 VTN은 더 낮은 방향으로 이동한다.
기판 전위 VSUB를 제어하기 위한 다양한 기판 전위 제어 회로들이 제안된다. 각각의 공지된 기판 전위 제어 회로들은 임계 전압 VTN이 일정하도록 기판 전위 VSUB를 제어하기 위한 것이다. 예로서, 특개 NO. 평 4-38,791 혹은 JPA 4-38,791의 일본 미심사 특허 공보는 외부 전원 공급 전압의 변동에도 불구하고 세트 전압에서의 기판 전위를 유지할 수 있는 반도체 디바이스를 나타낸다. 즉, JPA 4-38,791에 따라서는 외부 전원 공급 전압에 의존성이 적은 내부 전압을 생성하고, 내부 전압 및 현재의 기판 전위를 기초로, 기판 전위 검출 신호를 생성한다. 그 결과 JPA 4-38,791에 있어서 전원 공급 전압에 응답하여 기판 전위 VSUB를 변화시키는 것은 불가능하다. 이것은 전원 공급 전압이 변할지라도 기판 전위 VSUB는 상수를 유지하기 때문이다.
도 5를 참조하여, 본 발명의 이해를 돕기 위해서 종래의 기판 전위 제어 회로가 기술될 것이다. 도시된 기판 전위 제어 회로는, 전원 공급 전압 VCC에 응답하여, 기판 전위 VSUB를 변화시킬 수 있다. 도시된 기판 전위 제어 회로는 기판 전위 검출 회로(40'), 백 바이어스 발생 회로(50), 및 펌핑 회로(60)을 구비한다.
기판 전위 검출 회로(40')는 기판 전위 검출 신호 SUBUP'를 생성하기 위해 기판 전위 VSUB를 검출한다. 기판 전위 VSUB가 얕아질 때, 기판 전위 검출 회로(40')은 "H"의 논리 레벨을 가진 기판 전위 검출 신호 SUBUP'를 생성한다. 기판 전위 VSUB가 깊어질 때, 기판 전위 검출 회로 (40')은 "L"의 논리 레벨을 갖는 기판 전위 검출 신호 SUBUP'를 생성한다.
백 바이어스 발생 회로(50)은 아래 기술된 링 발진(ring oscillation) 회로(도시생략)를 구비한다. "H"의 논리 레벨을 갖는 기판 전위 검출 신호 SUBUP'의 공급으로써, 링 발진 회로는 동작되고 백 바이어스 발생 회로(50)은 일정한 기간을 갖는 백 바이어스 펄스(pulse) 신호 BBG를 발생한다. 기판 전위 검출 신호 SUBUP'이 "L"의 논리 레벨을 가질 때, 링 발진 회로는 동작되지 않고 백 바이어스 발생 회로(50)은 백 바이어스 펄스 신호 BBG를 발생하지 않는다. 백 바이어스 펄스 신호 BBG에 응답하여, 펌핑 회로(60)은 펌핑에 의해 기판 전위 VSUB를 깊게 하도록 동작한다. 하여튼, 백 바이어스 발생 회로(50)과 펌핑 회로(60)의 결합은 기판 전위 검출 신호 SUBUP'에 응답하여 기판 전위 VSUB를 발생하기 위한기판 전위 발생 회로로서 제공된다.
도 6을 참조하면, 기판 전위 검출 회로(40')은 P-채널 MOSFET(41), N-채널 MOSFET(42), 및 2-스테이지(stage)의 인버터들(43 및 44)를 포함하는 구동회로를 구비한다. P-채널 MOSFET(41)은 게이트 길이(채널 길이) LP및 게이트 폭(채널 폭) WP를 갖는다. N-채널 MOSFET(42)는 게이트 길이(채널 길이) LN및 게이트 폭(채널 폭) WN을 갖는다. N-채널 MOSFET(42)는 0.7 볼트와 거의 동일한 임계 전압 VTN1을 갖는다. P-채널 MOSFET(41)은 전원 공급 전압 VCC가 공급된 소스 전극 및 접지된 게이트 전극을 갖는다. P-채널 MOSFET(41) 및 N-채널 MOSFET(42)는 노드(출력점) V1에 서로 접속된 드레인 전극들을 갖는다. 이 노드는 구동 회로에 접속된다.
기판 전위 VSUB는 깊은 것으로 가정된다. 이 경우에, N-채널 MOSFET은 온-상태로 되고 그 다음 출력점 V1은 저 전위로 된다. 그 결과, 기판 전위 검출 회로(40')는 "L"의 논리 레벨을 갖는 기판 전위 검출 신호 SUBUP'를 생성한다.
기판 전위 VSUB는 낮은 것으로 가정된다. 이 경우에, N-채널 MOSFET는 오프-상태로 되고 그 다음 출력점 V1은 P-채널 MOSFET(41)에 의해 충전되어 고 전위가 된다. 그 결과, 기판 전위 검출 회로(40')은 "H"의 논리 레벨을 갖는 기판 전위 검출 신호 SUBUP'를 생성한다.
도 7을 참조하면, 백 바이어스 발생 회로(50)은 링 발진 회로 및 링 발진 회로의 발진을 제어하기 위한 발진 제어부를 포함한다. 링 발진 회로는 직렬로 연결되고 제3 인버터(53)으로부터 제1 인버터(51)로 피드백(feed back)된 3개의 인버터들(51, 52, 및 53)을 구비한다. 발진 제어부는 P-채널 MOSFET(54), 인버터(55), 및 전송 게이트(56)을 구비한다. 전송 게이트(56)은 제3 인버터(53)의 출력 단자로부터 제1 인버터(51)의 입력 단자로의 피드백 패스(path)에 삽입된다. 전송 게이트(56)은 기판 전위 검출 신호 SUBUP'가 직접 공급되는 게이트 단자 및 인버터(55)에 의해 기판 전위 검출 신호 SUBUP'가 반전된(inverted) 신호를 공급하는 또다른 게이트 단자를 갖는다. P-채널 MOSFET(54)는 전원 공급 전압 VCC가 공급되는 소스 전극, 제3 인버터(53)의 출력 단자에 연결된 드레인 전극, 및 기판 전위 검출 신호 SUBUP'가 공급된 게이트 전극을 갖는다.
"H"의 논리 레벨을 갖는 기판 전위 검출 신호 SUBUP'의 공급에서, 전송 게이트는 턴 온(turn on)되고 그 다음 링 발진 회로가 동작된다. 그러므로, 백 바이어스 발생 회로(50)은 일정한 기간에 "H"의 논리 레벨 및 "L"의 논리 레벨을 반복하는 백 바이어스 신호 BBG를 발생한다. 반면에, 백 바이어스 발생 회로(50)가 "L"의 논리 레벨을 갖는 기판 전위 검출 신호 SUBUP'를 공급받을 때, 링 발진 회로는 동작되지 않는다. 그 결과, 백 바이어스 발생 회로(50)은 백 바이어스 신호 BBC를 발생하지 않거나 혹은 P-채널 MOSFET(54)에 의해 고정된 "H"의 논리 레벨을 갖는 백 바이어스 신호 BBG를 발생한다.
도 8을 참조하면, 펌핑 회로(60)은 세개의 P-채널 MOSFET들(61, 62, 및 63), 두개의 인버터들(64 및 65), 및 두개의 커패시터들(66 및 67)을 구비한다. P-채널 MOSFET(61)은 메모리 회로(도시생략)의 기판(도시생략)에 접속된 드레인 전극, 및 서로 접속되고 P-채널 MOSFET(62)의 드레인 전극에 접속된 소스 및 게이트 전극들을 갖는다. P-채널 MOSFET(62)는 접지된 소스 전극을 갖는다. P-채널 MOSFET(62)는 인버터(64) 및 커패시터(67)을 통해 백 바이어스 신호 BBG가 공급된다. P-채널 MOSFET(61)은 인버터들(64 및 65) 및 커패시터(66)을 통해 백 바이어스 신호 BBG가 공급된다. P-채널 MOSFET들(61 및 62)는 공통으로 인버터(65)의 출력 단자에 접속된 기판 전극들을 갖는다. P-채널 MOSFET(63)은 P-채널 MOSFET(62)의 게이트 전극에 접속된 드레인 전극, 접지된 게이트 및 소스 전극들, 인버터(64)의 출력 단자에 접속된 기판 전극들을 갖는다.
도 8에 도시된 바와같이, 인버터(65)의 출력 신호, P-채널 MOSFET(61)의 게이트 전극에 공급되는 신호, 인버터(64)의 출력 신호, 및 P-채널 MOSFET(62)의 게이트 전극에 공급되는 신호가 각각 A, B, C, 및 D에 도시되어 있다.
도 8에 더해서 도 9a - 9e를 참조하여, 펌핑 회로(60)의 동작의 진행이 기술될 것이다. 도 9a는 신호 A의 파형을 도시한다. 도 9b 신호 B의 파형을 도시한다. 도 9d는 신호 D의 파형을 도시한다. 도 9e는 기판 전위 VSUB의 파형을 도시한다.
상기 기술된 방법에서, 백 바이어스 신호 BBG는 일정한 기간에 "H"의 논리 레벨 및 "L"의 논리 레벨을 반복하는 신호이다. 신호 A가 "H"의 논리 레벨을 가질 때, 신호 B는 즉시 "H"의 논리 레벨이 된다. 신호 C 및 D는 "L"의 논리 레벨을 가지고 P-채널 MOSFET(62)는 턴 온(turn on) 되므로, 신호 B는 점차 "L"의 논리 레벨을 향해 이동한다. 신호 A가 "L"의 논리 레벨로 변화될 때, 신호 B는 "L"의 논리 레벨로 이동되어 이동된 양중의 하나에 의한 용량성 결합으로 인해 부(negative) 전위가 된다. 그리고, P-채널 MOSFET(62)는 턴 온 되고 신호 B의 레벨은 접지 레벨로 된다.
상기 언급된 과정은 반복적으로 수행되고 기판 전위 VSUB는 -VCC에 접근한다.
백 바이어스 신호 BBG가 펌핑 회로(60)에 공급되지 않거나 혹은 백 바이어스 신호 BBG가 "H"의 논리 레벨을 유지할 때, P-채널 MOSFET(61)은 오프 상태로 되고 그 다음 펌핑 회로(60)은 상기 언급된 펌핑 동작을 수행하지 않는다.
도 10은 도 5에 도시된 기판 저위 제어 회로에서 VCC대 VSUB검출 레벨의 특성을 도시한다. 도 10에서, 횡좌표 및 세로좌표는 각각 전원 공급 전압 VCC및 VSUB검출 레벨을 나타낸다. VCC대 VSUB검출 레벨의 특성은 도 6에 도시된 기판 전위 검출 신호 SUBUP'가 "H"의 논리 레벨인지 "L"의 논리 레벨인지의 경계를 표시한다. 도 10에서, 실선으로 표시되는 특성 곡선 CSUBUP'은 대략 직선으로 일반적으로 표시된다. 특성 곡선 CSUBUP'의 상위 오른편 영역은 기판 전위 검출 신호 SUBUP'이 "H"의 논리 레벨을 가지는 영역을 표시하고 반편에 하위 왼편 영역은 기판 전위 검출 신호 SUBUP'이 "L"의 논리 레벨을 가지는 영역을 표시한다. 도 10으로부터 명백한 바와 같이, 전원 공급 전압 VCC및 VSUB검출 레벨 사이의 접속은 특성 곡선 CSUBUP'을 따라서 근사적으로 선형이다. 그 결과, 현재의 기판 전위 VSUB는 VSUB검출 레벨의 의해 제어되므로, 현재의 기판 전위 VSUB는 도 10에 도시된 VSUB검출 레벨에 대응하는 값을 가진다.
상기 기술된 바와같이, 종래의 기판 전위 제어 회로에서, 기판 전위 검출부는 단지 하나의 기판 전위 검출 회로(40')만을 포함한다.
전원 공급 전압 VCC및 기판 전위 검출 레벨 사이의 접속은 종래의 기판 전위 제어 회로에서 근사적으로 선형이므로, 기판 전위 검출 레벨은 전원 공급 전압 VCC가 열거된 제한들에서 최대 레벨까지 상승하는 기판 전위 VSUB의 레벨 및 전원 공급 전압 VCC가 열거된 제한들에서 최소레벨로 떨어지는 기판 전위 VSUB의 레벨의 회로 동작을 최적화하도록 조정된다.
전원 공급 전압 VCC가 최소 레벨을 갖는다고 가정한다. 이 경우에, 기판 전위 VSUB는 기판 전위 검출 회로에 의해 얕게 설정된다. 이것의 목적은 감지 증폭기의 동작 마진을 확장하기 위해 N-채널 MOSFET의 성능 향상을 시도하는 것이다. 그러므로, 전원 공급 전압이 최대 레벨을 갖는 기판 전위 VSUB는 또한 등가의 양으로 얕게 된다. 그러나, 최대 레벨을 갖는 기판 전위 VSUB는 현재 조건이 유지되도록 해야 한다. 이것은 전원 공급 전압이 최대 레벨을 갖는 기판 전위 VSUB가 얕게 된다면 회로 동작에 장해를 발생하기 때문이다.
다시 말하면, 종래의 기판 전위 제어 회로는 전원 공급 전압이 최소 레벨을 가질 때 기판 전위 VSUB를 얕도록 제어할 수 없고 전원 공급 전압이 최대 레벨을 가질 때 기판 전위 VSUB를 유지하도록 제어할 수 없다.
도 11을 참조하여, 본 발명의 실시예에 따른 기판 전위 제어 회로가 기술될 것이다. 도시된 기판 전위 제어 회로는 두개의 기판 전위 검출 회로를 포함한다. 즉, 도시된 기판 전위 제어 회로는 제1 기판 전위 검출 회로(40), 백 바이어스 발생 회로(50), 펌핑 회로(60), 제2 기판 전위 검출 회로(70), 및 합성 회로(80)을 포함한다. 제1 기판 전위 검출 회로(40), 제2 기판 전위 검출 회로(70), 및 합성 회로(80)은 기판 전위 검출부(90)을 구성한다. 백 바이어스 발생 회로(50) 및 펌핑 회로(60)은 도 5에 도시된 바와 구조와 성능에 있어서 유사하므로 기술을 생략한다.
제1 기판 전위 검출 회로(40)은 전원 공급 전압 VCC가 공급된다. 제1 기판 전위 검출 회로(40)은 제1 기판 전위 검출 신호 SUBUP1을 생성하기 위해 기판 전위 VSUB를 검출한다. 마찬가지로, 제2 기판 전위 검출 회로(70)은 전원 공급 전압 VCC가 공급된다. 제2 기판 전위 검출 회로(70)은 제2 기판 전위 검출 신호 SUBUP2를 생성하기 위해 기판 전위 VSUB를 검출한다. 이후에 기술될 방법에서, 제1 및 제2 기판 전위 검출 회로(40 및 70)은 VCC대 VSUB검출 레벨의 상이한 특성을 가진다. 합성 회로(80)은 합성 기판 전위 검출 신호 SUBUP를 발생하기 위해 제1 기판 전위 검출 신호 SUBUP1 및 제2 기판 전위 검출 신호 SUBUP2를 합성한다.
도 12에 도시된 바와같이, 제1 기판 전위 검출 회로(40)은 도 6에 도시된 기판 전위 검출 회로(40')와 구조면에서 유사하다. 즉, 제1 기판 전위 검출 회로(40)은 기판 전위 검출 신호 SUBUP'와 동일한 기판 전위 검출 신호 SUBUP1을 생성한다. 간소화하기 위해, 제1 기판 전위 검출 회로(40)은 제1 P-채널 MOSFET(41), 제1 N-채널 MOSFET(42), 및 2-스테이지의 인버터들(43 및 44)를 구비하는 제1 구동회로를 포함한다. 제1 P-채널 MOSFET(41) 및 제1 N-채널 MOSFET(42)는 제1 노드(제1 출력점) V1에 서로 접속된 드레인 전극을 가진다. 그 구성은 도 6과 함께 이미 기술되었으므로 생략한다.
제1 기판 전위 검출 회로(40)의 동작이 아래 기술될 것이다. 기판 전위 VSUB가 깊다고 가정한다. 이 경우에, 제1 N-채널 MOSFET(42)는 온 상태로 되고 그 다음 출력점 V1은 저 전위가 된다. 그 결과, 제1 기판 전위 검출 회로(40)은 "L"의 논리 레벨을 갖는 제1 기판 전위 검출 신호 SUBUP1를 생성한다. 기판 전위 VSUB가 얕다고 가정한다. 이 경우에, 제1 N-채널 MOSFET(42)는 오프 상태로 되고 그 다음 제1 출력점 V1은 제1 P-채널 MOSFET(41)을 통해 충전되어 고 전위가 된다. 그 결과, 제1 기판 전위 검출 회로(40)은 "H"의 논리 레벨을 갖는 제1 기판 전위 검출 신호 SUBUP1을 생성한다.
도 13을 참조하면, 제2 기판 전위 검출 회로(70)은 제2 P-채널 MOSFET(71), 제2 N-채널 MOSFET(72), 및 2-스테이지의 인버터들(73 및 74)를 구비하는 제2 구동 회로를 포함한다. 도 14에 도시된 바와같이, 제2 P-채널 MOSFET(71)은 게이트 길이(채널 길이) LP및 게이트 폭(채널 폭) WP'를 갖는다. 게이트 폭 WP'는 게이트 WP보다 넓다. 따라서, 제2 P-채널 MOSFET(71)은 도 12에 도시된 제1 P-채널 MOSFET(41) 보다 더 우수한 성능을 가진다. 제2 N-채널 MOSFET(72)는 게이트 길이(LN) 및 게이트 폭(채널 폭) WN을 갖는다. 제2 N-채널 MOSFET(72)는 0.45 볼트와 0.55 볼트 사이의 임계 전압 VTN2를 갖는다. 따라서, 제2 N-채널 MOSFET(72)는 도 12에 도시된 제1 N-채널 MOSFET(42) 보다 더 우수한 성능을 갖는다.
제2 P-채널 MOSFET(71)는 전원 공급 전압 VCC가 공급되는 소스 전극 및 접지된 게이트 전극을 갖는다. N-채널 MOSFET(72)는 기판 전위 VSUB가 공급되는 소스 전극 및 접지된 게이트 전극을 갖는다. 제2 P-채널 MOSFET(71) 및 제2 N-채널 MOSFET(72)는 제2 노드(제2 출력점) V2에 서로 접속된 드레인 전극을 갖는다. 제2 노드 V2는 제2 구동 회로에 접속된다.
제2 기판 전위 검출 회로(70)의 동작이 아래 기술될 것이다. 기판 전위 VSUB는 깊다고 가정된다. 이 경우에, 제2 N-채널 MOSFET(72)는 온 상태로 되고 그 다음 제2 출력점 V2는 저 전위가 된다. 그 결과, 제2 기판 전위 검출 회로(70)은 "L"의 논리 레벨을 갖는 제2 기판 전위 검출 신호 SUBUP2를 생성한다. 기판 전위 VSUB가 얕다고 가정된다. 이 경우에, 제2 N-채널 MOSFET(72)는 오프 상태로 되고 그 다음 제2 출력점 V2는 제2 P-채널 MOSFET(71)을 통해 충전되어 고 전위가 된다. 그 결과, 제2 기판 전위 검출 회로(70)은 "H"의 논리 레벨을 갖는 제2 기판 전위 검출 신호 SUBUP2를 생성한다.
도 15는 기판 전위 검출부(90)이 시험적으로 제1 기판 전위 검출 회로(40)만을 포함하는 경우(즉, 합성 기판 전위 검출 신호 SUBUP이 제1 기판 전위 검출 신호 SUBUP1과 동일하다) 및 기판 전위 검출부(90)이 시험적으로 제2 기판 전위 검출 회로(70)만을 포함하는 또다른 경우(즉, 합성 기판 전위 검출 신호 SUBUP이 제2 기판 전위 검출 신호 SUBUP2와 동일하다)에서 도 11에 도시된 기판 전위 제어 회로에서의 VCC대 VSUB의 특성들을 도시한다. 도 15에서, 횡좌표 및 세로좌표는 각각 전원 공급 전압 VCC및 VSUB검출 레벨을 나타낸다.
도 15에서, 실선은 합성 기판 전위 검출 신호 SUBUP이 제1 기판 전위 검출 신호 SUBUP1과 동일한 경우에서의 제1 특성 곡선 CSUBUP1을 표시한다. 점선은 합성 기판 전위 검출 신호 SUBUP이 제2 기판 전위 검출 신호 SUBUP2와 동일한 또다른 경우에서의 제2 특성 곡선 CSUBUP2를 표시한다. 제1 특성 곡선 CSUBUP1은 도 6에 도시된 특성 곡선 CSUBUP'과 동일하다. 반면에, 제2 특성 곡선 CSUBUP2는 제1 특성 곡선 CSUBUP1보다 더 깊은 근사적으로 직선인 또다른 선에 의해 표시된다. 제2 특성 곡선 CSUBUP2는 전원 공급 전압 VCC가 소정의 전압 VCP와 동일한 점 P에서 제1 특성 곡선 CSUBUP1을 교차하도록 결정된다.
제1 특성 곡선 CSUBUP1에서, 제1 특성 곡선 CSUBUP1의 상위 오른편 영역은 제1 기판 전위 검출 신호 SUBUP1이 "H"의 논리 레벨을 갖는 영역을 표시하고 반면에 제1 특성 곡선 CSUBUP1의 하위 왼편 영역은 제1 기판 전위 검출 신호 SUBUP1이 "L"의 논리 레벨을 갖는 영역을 표시한다. 유사하게, 제2 특성 곡선 CSUBUP2'에서, 제2 특성 곡선 CSUBUP2'의 상위 오른편 영역은 제2 기판 전위 검출 신호 SUBUP2가 "H"의 논리 레벨을 갖는 영역을 표시하고 반면에 제2 특성 곡선 CSUBUP2의 하위 왼편 영역은 제2 기판 전위 검출 신호 SUBUP2가 "L"의 논리 레벨을 갖는 영역을 표시한다.
도 16을 참조하면, 합성 회로(80)은 AND 회로(81), OR 회로(82), 및 제1 - 제5 스위치 회로들(83, 84, 85, 86, 및 87)을 포함한다. 제1 - 제5 스위치 회로들(83 - 87)은 AND 회로(81) 및 OR 회로(82)중의 하나를 선택하기 위해 선택 배열로서 집단적으로 동작한다. 즉, 합성 회로(80)은 AND 모드 및 OR 모드로부터 선택된 모드에서 동작할 수 있다. 도 16은 AND 모드가 선택된 경우에서의 상태를 도시한다.
합성 회로(80)이 도 16에 도시된 바와같이 AND 모드에서 동작 가능하다고 가정된다. 이 경우에, 제1 및 제2 스위치 회로들(83 및 84)는 제1 및 제2 기판 전위 검출 신호들 SUBUP1 및 SUBUP2를 AND 회로(81)에 각각 공급하기 위해 제1 및 제2 기판 전위 검출 신호들 SUBUP1 및 SUBUP2를 선택한다. 그러므로, 제3 및 제4 스위치 회로(85 및 86)은 항상 "L"의 논리 레벨을 갖는 신호들을 OR 회로(82)로 공급하기 위해 접치 레벨을 선택한다. 제5 스위치 회로(87)은 AND 회로(81)의 출력을 선택한다. 이와 같이, 합성 회로(80)이 AND 모드로서 작동할 수 있을 때, 합성 회로(80)은 합성 기판 전위 검출 신호 SUBUP으로서 AND된 결과를 나타내는 신호를 생성하도록 제1 기판 전위 검출 신호 SUBUP1과 제2 기판 전위 검출 신호 SUBUP2를 AND하기 위한 AND 회로(81)로서 제공된다.
합성 회로(80)이 OR 모드에서 동작할 수 있다고 가정된다. 이 경우에, 제1 및 제2 스위치 회로들(83 및 84)은 항상 "L"의 논리 레벨을 갖는 공급 신호들을 AND 회로(81)에 공급하기 위해 접지 단자를 선택한다. 게다가, 제3 및 제4 스위치 회로들(85 및 86)은 제1 및 제2 기판 전위 검출 신호들 SUBUP1 및 SUBUP2를 OR 회로(82)에 각각 공급하기 위해 제1 및 제2 기판 전위 검출 신호들 SUBUP1 및 SUBUP2를 선택한다. 제5 스위치 회로(87)은 OR 회로(82)의 출력을 선택한다. 이와 같이, 합성 회로(80)이 OR 모드로서 동작할 수 있을 때, 합성 회로(80)은 합성 기판 전위 검출 신호 SUBUP으로서 OR된 결과를 나타내는 신호를 생성하도록 제1 기판 전위 검출 신호 SUBUP1 및 제2 기판 전위 검출 신호 SUBUP2를 OR하기 위한 OR 회로(82)로서 제공된다.
도 17은 합성 회로(80)이 AND 모드에서 동작할 수 있는 경우(즉, 합성 회로(80)이 AND 회로(81)만으로 구성된다) 및 OR 모드에서 동작할 수 있는 또다른 경우(즉, 합성 회로(80)이 OR 회로(82)로 구성된다)에서 도 10에 도시된 기판 전위 제어 회로의 VCC대 VSUB의 특성을 도시한다. 도 17에서, 횡좌표 및 세로좌표는 전원 공급 전압 VCC및 VSUB검출 레벨을 각각 나타낸다.
도 17에서, 실선은 합성회로(80)이 AND 회로(81)인 AND 특성 곡선 CAND를 표시하고 반면에 쇄선(chain line)은 합성 회로(80)이 OR 회로(82)인 OR 특성 곡선 COR를 표시한다. 각각의 AND 특성 곡선 CAND및 OR 특성 곡선 COR에서, 상위 오른편 영역은 합성 기판 전위 검출 신호 SUBUP가 "H"의 논리 레벨을 갖는 영역을 표시하고 반면에 하위 왼편 영역은 합성 기판 전위 검출 신호 SUBUP가 "L"의 논리 레벨을 갖는 영역을 표시한다.
AND 특성 곡선 CAND는 제1 특성 곡선 CSUBUP1와 제2 특성 곡선 CSUBUP2를 AND한 곡선이다. 특히, 제1 특성 곡선 CSUBUP1과 제2 특성 곡선 CSUBUP2사이의 경계 교차점 P로써, AND 특성 곡선 CAND는 전원 공급 전압 VCC가 소정의 전압 VCP보다 높을 때 제1 특성 곡선 CSUBUP1에 따라 진행하는 제1 부분 곡선 및 전원 공급 전압 VCC가 소정의 전압 VCP보다 낮을 때 제2 특성 곡선 CSUBUP2에 따라 진행하는 제2 부분 곡선으로 분할된다. 그 결과, AND 특성 곡선 CAND는 전원 공급 전압 VCC가 낮은 영역에서 급격한 경사도를 갖는다. 따라서, 전원 공급 전압 VCC가 낮을 때 종래의 기판 전위 제어 회로에 비하여 얕게 되는 방향에서 기판 전위 VSUB를 세트하는 것이 가능하다. AND 특성 곡선 CAND과 같은 기판 전위 제어 회로를 사용하는 것에 의해서, "H"의 논리 레벨을 갖는 신호가 메모리 셀(20)에 저장되고 전원 공급 전압 VCC가 특정 제한의 전압으로 낮춰질 때 감지 증폭기 SA의 동작 마진에 영향을 미치는 N-채널 MOSFET(22 : 도 1) 및 감지 증폭기 SA(도 1)의 MOSFET들의 임계 전압 VTN을 낮추는 것이 가능하게 된다. 따라서, 메모리 셀(22)의 N-채널 MOSFET(22)의 성능을 향상시키는 것이 가능하다. 게다가, AND 특성 곡선 CAND를 갖는 기판 전위 제어 회로는 전력 공급 VCC가 높을 때 기판 전위 VSUB를 종래의 기판 전위 제어 회로와 유사한 방법으로 세트한다.
OR 특성 곡선 COR은 제1 특성 곡선 CSUBUP1과 제2 특성 곡선 CSUBUP2를 OR한 곡선이다. 특히, 제1 및 제2 제1 특성 곡선 CSUBUP1과 제2 특성 곡선 CSUBUP2사이의 경계 교차점 P로써, OR 특성 곡선 COR는 전원 공급 전압 VCC가 소정의 전압 VCP보다 높을 때 제2 특성 곡선 CSUBUP2를 따라 진행하는 제1 부분 곡선 및 전원 공급 전압이 소정의 전압 VCP보다 낮을 때 제1 특성 곡선 CSUBUP1에 따라 진행하는 제2 부분 곡선으로 분할된다. 그 결과, OR 특성 곡선 COR는 전원 공급 전압 VCC가 낮은 영역에서 급격한 경사를 가진다. 따라서, 전원 공급 전압 VCC가 높을 때 종래의 기판 전위 제어 회로에 비하여 깊게 되는 방향에서 기판 전위 VSUB를 설정하는 것이 가능하다.
본 발명이 양호한 실시예와 함께 상세히 기술되었지만, 본 기술에 숙련된 자는 본 발명을 다양한 다른 방법들로써 쉽게 이루는 것이 가능하다. 예를 들면, 기판 전위 검출부는 수에 있어서 동일하거나 혹은 3이상의 기판 전위 검출 회로들을 포함한다. 게다가, 합성 회로는 도 16에 도시된 바로서 제한되지 않으며, 합성 회로는 AND 회로만을 혹은 OR 회로를 포함할 것이다. 합성 회로는 다른 논리 회로들을 포함할 것이다. 어쨌든, 기판 전위 검출 회로들에 따라서 VCC-VSUB의 소망의 특성을 만족하도록 합성 회로를 설계하는 것이 가능하다.
본 발명에 따르면, 서로 다른 VCC-VSUB검출 레벨 특성을 갖는 기판 전위 검출 회로에 의해, 전원 전압이 변동하여도 최적의 기판 전위를 제공할 수 있다.

Claims (8)

  1. 전원 전압이 공급되고, 기판 전위를 검출하여 기판 전위 검출 신호를 생성하는 기판 전위 검출부와, 상기 기판 전위 검출 신호에 응답하여 상기 기판 전위를 발생하는 기판 전위 발생 회로를 구비한 반도체 집적 회로 장치에 있어서, 상기 기판 전위 검출부는, 전원 전압의 변화에 따라 각각 서로 다른 비율로 변화하는 기판 전위 검출 레벨을 갖고, 복수의 서로 다른 기판 전위 검출 신호를 생성하는 복수의 기판 전위 검출 수단과, 상기 복수의 기판 전위 검출 신호로부터 합성 기판 전위 검출 신호를 발생하는 합성 수단을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 기판 전위 발생 회로는, 상기 기판 전위 검출 신호에 응답하여 백 바이어스 신호를 발생하는 백 바이어스 발생 회로와, 상기 백 바이어스 신호에 응답하여 상기 기판 전위를 깊게하도록 펌핑(pumping) 동작을 행하는 펌핑 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항 또는 제2항에 있어서, 상기 합성 수단이, 상기 복수의 서로 다른 기판 전위 검출 신호를 논리곱하는 논리곱 회로인 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항 또는 제2항에 있어서, 상기 합성 수단이, 상기 복수의 서로 다른 기판 전위 검출 신호의 논리합을 하는 논리합 회로인 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항 또는 제2항에 있어서, 상기 합성 수단은, 상기 복수의 서로 다른 기판 전위 검출 신호의 논리곱을 하는 논리곱 회로와 상기 복수의 서로 다른 기판 전위 검출 신호의 논리합을 하는 논리합 회로를 갖고, 상기 논리곱 회로의 출력과 상기 논리합 회로의 출력중 하나를 선택하고, 선택된 신호를 상기 합성 기판 전위 검출 신호로서 출력하는 선택 수단을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제1항에 있어서, 상기 복수의 기판 전위 검출 수단은, 상기 전원 전압의 변화에 대하여 상기 기판 전위 검출 레벨이 비교적 완만하게 변화하는 제1 전원 전압-기판 전위 검출 레벨 특성을 갖는 제1 기판 전위 검출 회로와, 상기 전원 전위의 변화에 대하여 상기 기판 전위 검출 레벨이 상기 제1 기판 전위 검출 회로의 특성보다도 급격하게 변화하는 제2 전원 전압-기판 전위 검출 레벨 특성을 갖는 제2 기판 전위 검출 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서, 상기 제1 기판 전위 검출 회로는, 드레인끼리를 제1 출력점으로서 접속한 제1 P-채널 MOSFET과 제1 N-채널 MOSFET을 갖고, 상기 제1 P-채널 MOSFET과 상기 제1 N-채널 MOSFET의 게이트를 함께 접지하고, 상기 제1 P-채널 MOSFET의 소스에는 상기 전원 전압이 공급되고, 상기 제1 N-채널 MOSFET의 소스에는 상기 기판 전위가 공급되며, 상기 제2 기판 전위 검출 회로는, 드레인끼리를 제2 출력점으로서 접속한 제2 P-채널 MOSFET과 제2 N-채널 MOSFET을 갖고, 상기 제2 P-채널 MOSFET과 상기 제2 N-채널 MOSFET의 게이트를 함께 접지하고, 상기 제2 P-채널 MOSFET의 소스에는 상기 전원 전압이 공급되어, 상기 제2 N-채널 MOSFET의 소스에는 상기 기판 전위가 공급되며, 상기 제2 P-채널 MOSFET은 상기 제1 P-채널 MOSFET의 채널폭보다도 넓은 채널폭을 갖고, 상기 제2 N-채널 MOSFET은 상기 제1 N-채널 MOSFET의 임계 전압보다도 낮은 임계 전압을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 메모리 회로가 형성된 단일의 반도체 기판에, 전원 전압의 변화에 따라 각각 서로 다른 비율로 변화하는 기판 전위 검출 레벨을 갖는 복수의 기판 전위 검출 회로를 설치하고, 이 복수의 기판 전위 검출 회로로부터의 각 출력을 합성하여, 그 합성 출력에 의해, 기판 전위 발생 회로를 제어하는 것을 특징으로 하는 반도체 집적 회로 장치.
KR1019970013636A 1996-04-15 1997-04-14 전원 공급 전압에 응답하여 기판 전위 변화를 일으킬 수 있는 기판 전위 제어 회로 KR100280134B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-092144 1996-04-15
JP8092144A JP2924949B2 (ja) 1996-04-15 1996-04-15 半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR970071787A KR970071787A (ko) 1997-11-07
KR100280134B1 true KR100280134B1 (ko) 2001-03-02

Family

ID=14046250

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970013636A KR100280134B1 (ko) 1996-04-15 1997-04-14 전원 공급 전압에 응답하여 기판 전위 변화를 일으킬 수 있는 기판 전위 제어 회로

Country Status (3)

Country Link
US (1) US6020780A (ko)
JP (1) JP2924949B2 (ko)
KR (1) KR100280134B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186548A (ja) * 1997-09-16 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
JP4303930B2 (ja) * 2002-09-11 2009-07-29 Ｏｋｉセミコンダクタ株式会社 電圧発生装置
KR100748555B1 (ko) * 2005-06-28 2007-08-10 삼성전자주식회사 반도체 메모리 장치의 기판 바이어스 전압 발생 회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506540A (en) * 1993-02-26 1996-04-09 Kabushiki Kaisha Toshiba Bias voltage generation circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910004737B1 (ko) * 1988-12-19 1991-07-10 삼성전자 주식회사 백바이어스전압 발생회로
JP2682725B2 (ja) * 1990-06-04 1997-11-26 松下電器産業株式会社 半導体装置
KR950002015B1 (ko) * 1991-12-23 1995-03-08 삼성전자주식회사 하나의 오실레이터에 의해 동작되는 정전원 발생회로
JPH05205468A (ja) * 1992-01-23 1993-08-13 Mitsubishi Electric Corp ダイナミックｒａｍの基板電圧発生回路
US5629646A (en) * 1995-03-21 1997-05-13 Texas Instruments Incorporated Apparatus and method for power reduction in dRAM units
JPH08329674A (ja) * 1995-06-02 1996-12-13 Hitachi Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506540A (en) * 1993-02-26 1996-04-09 Kabushiki Kaisha Toshiba Bias voltage generation circuit

Also Published As

Publication number Publication date
US6020780A (en) 2000-02-01
KR970071787A (ko) 1997-11-07
JPH09282874A (ja) 1997-10-31
JP2924949B2 (ja) 1999-07-26

Similar Documents

Publication Publication Date Title
US5504452A (en) Semiconductor integrated circuit operating at dropped external power voltage
US5058066A (en) Output buffer precharge circuit for DRAM
EP0473360B1 (en) Semiconductor memory device
KR0149577B1 (ko) 반도체 메모리 장치의 내부 전원전압 발생회로
US5877985A (en) Intermediate voltage generating circuit and nonvolatile semiconductor memory having the same
US5010259A (en) Voltage boosting circuit and operating method thereof
US7116596B2 (en) Method of apparatus for enhanced sensing of low voltage memory
KR100406539B1 (ko) 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한반도체 메모리 장치 및 그 방법
JP2007149312A (ja) 半導体記憶装置
US6744680B2 (en) Semiconductor device realized by using partial SOI technology
US5148399A (en) Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory
KR19980069694A (ko) 낮은 전원공급전압에서 고속동작을 하는 반도체 메모리장치
KR0144402B1 (ko) 동작전류 소모를 줄인 반도체 메모리 소자
US6661734B2 (en) Semiconductor memory device
US5754075A (en) Integrated circuits including power supply boosters and methods of operating same
US5744997A (en) Substrate bias voltage controlling circuit in semiconductor memory device
KR100280134B1 (ko) 전원 공급 전압에 응답하여 기판 전위 변화를 일으킬 수 있는 기판 전위 제어 회로
KR19990060766A (ko) 반도체메모리장치의내부전압발생회로
US7317642B2 (en) Overdrive period control device and overdrive period determining method
KR20010025982A (ko) 반도체 메모리장치의 감지증폭기
US5278788A (en) Semiconductor memory device having improved controlling function for data buses
KR19990077819A (ko) 부스트 회로를 구비하는 반도체 메모리 장치
US6249462B1 (en) Data output circuit that can drive output data speedily and semiconductor memory device including such a data output circuit
US5805519A (en) Semiconductor memory device
US6747904B2 (en) Leakage control circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121023

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20131022

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee