KR100278536B1 - 자동 등화 시스템과, 잡음 감소 회로와, 위상 동기 제어 회로 - Google Patents

자동 등화 시스템과, 잡음 감소 회로와, 위상 동기 제어 회로

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KR100278536B1
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주니치로 도나미
다카시 기요후지
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슈즈이 다케오
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Abstract

자동 등화 시스템은, 아날로그 신호를 주기적으로 샘플링하여 샘플링 클럭 신호에 응답하는 디지털 정보를 나타내고, 상기 아날로그 신호의 매 샘플을 대응하는 디지털 샘플로 변환시켜 상기 아날로그 신호를 대응 디지털 신호로 변환시키는 아날로그 아날로그 디지털 변환기를 포함한다. 제 1 장치는, 상기 아날로그 디지털 변환기 변환기에 의해 생성되는 상기 디지털 신호의 샘플들 사이의 상관에 응답하는 상기 샘플링 클럭 신호의 위상 오차를 검출한다. 제 2 장치는, 상기 제 1 장치에 의해 검출된 상기 위상 오차에 응답하는 상기 샘플링 클럭 신호의 주파수를 제어한다. 가변 필터는 상기 아날로그 디지털 변환기에 의해 생성된 디지털 신호를 가변 필터링 처리하여 상기 아날로그 디지털 변환기에 의해 생성된 디지털 신호를 필터링된 신호로 변환시킨다. 상기 필터링 처리는 파형 등화 처리에 응답한다. 제 3 장치는 상기 가변 필터에 의해 생성된 필터링된 신호의 샘플들 사이의 상관에 응답하는 상기 아날로그 디지털 변환기에 의해 생성된 디지털 신호의 진폭 오차를 검출한다. 제 4 장치는 상기 제 3 장치에 의해 검출된 진폭 오차에 응답하는 상기 가변 필터에 의해 실행되는 필터링 처리를 제어한다. 상기 아날로그 디지털 변환기와, 상기 제 1 장치와, 상기 제 2 장치는 위상 동기 루프를 구성하는 반면, 상기 가변 필터와, 상기 제 3 장치와, 상기 제 4 장치는 상기 위상 동기 루프와 분리된 진폭 오차 정정 루프를 구성한다.

Description

자동 등화 시스템과, 잡음 감소 회로와, 위상 동기 제어 회로
본 발명은 전송된 디지털 정보 신호의 오차를 억제하기 위한 자동 등화 시스템(automatic equalization system)에 관한 것이다. 또한, 본 발명은 잡음 감소 회로에 관한 것이다. 또한, 본 발명은 위상 동기 회로에 관한 것이다.
제한된 주파수 대역을 통해 디지털 비디오 및 오디오 정보 신호를 전송하는 것은 공지되어 있다. 또한, 기록 매체로부터 디지털 비디오 및 오디오 정보 신호를 재생한다는 것도 알려져 있다. 또한, 오차율은 전송 경로의 특성이나, 기록 매체의 유형이나, 전송 유형에 따른다.
전송된 디지털 정보 신호의 오차를 억제하는 다양한 유형의 자동 등화 시스템이 이미 존재한다. 상기 종래의 자동 등화 시스템은, 레벨 제어와, 비트 동기 제어와, 파형 등화 등을 행한다. 상기 레벨 제어는 소정 레벨에서 신호 샘플의 최대 레벨을 조정하여 전송된 디지털 정보 신호에 의해 표시되는 값을 정확하게 검출할 수 있도록 한다. 상기 비트 동기 제어는 샘플링 클럭 신호를 데이터 비트가 존재하는 모멘트와 일치하는 타이밍으로 조절한다. 상기 파형 등화는 상기 전송된 디지털 정보 신호의 높은 주파수 성분과 낮은 주파수 성분의 열화를 보상하고, 심벌간 간섭을 보상한다.
일반적으로, 상기 종래 기술의 자동 등화 시스템의 교정 및 조정 부분은 비교적 복잡하다.
본 발명의 제 1 목적은 개선된 자동 등화 시스템을 제공하는 것이다.
본 발명의 제 2 목적은 개선된 잡음 감소 회로를 제공하는 것이다.
본 발명의 제 3 목적은 개선된 위상 동기 제어 회로를 제공하는 것이다.
본 발명의 제 1 측면은, 샘플링 클럭 신호에 응답하여 디지털 정보를 나타내는 아날로그 신호를 주기적으로 샘플링하고, 상기 아날로그 신호의 모든 샘플을 대응 디지털 샘플로 변환시켜 상기 아날로그 신호를 대응 디지털 신호로 변환시키는 아날로그 디지털 변환기와, 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 샘플들 사이의 상관(correlation)에 응답하는 상기 샘플링 클럭 신호의 위상 오차를 검출하는 제 1 수단과, 상기 제 1 수단에 의해 검출된 상기 위상 오차에 응답하여 상기 샘플링 클럭 신호의 주파수를 제어하는 제 2 수단과, 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호를 가변 필터링 처리를 통해 상기 아날로그 디지털 변환기에서 생성된 디지털 신호를 필터링된 신호로 변환시키는 가변 필터로서, 상기 필터링 처리는 파형 등화 처리에 대응하는 상기 가변 필터와, 상기 가변 필터에 의해 생성된 필터링된 신호의 샘플들 사이의 상관에 응답하여 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 진폭 오차를 검출하는 제 3 수단과, 상기 제 3 수단에 의해 검출된 상기 진폭 오차에 응답하여 상기 가변 필터에 의해 실행된 상기 필터링 처리를 제어하는 제 4 수단을 포함하는 자동 등화 시스템으로서, 상기 아날로그 디지털 변환기와, 상기 제 1 수단과, 상기 제 2 수단은 위상 동기 루프를 구성하는 반면, 상기 가변 필터와, 상기 제 3 수단과, 상기 제 4 수단은 상기 위상 동기 루프로부터 분리한 진폭 오차 정정 루프를 구성하는 상기 자동 등화 시스템을 제공한다.
본 발명의 제 2 측면은 상기 제 1 측면에 기초하여, 상기 제 1 수단이 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 세 연속적인 샘플에 응답한 상기 위상 오차를 검출하는 수단을 포함하는 자동 등화 시스템을 제공한다.
본 발명의 제 3 측면은 상기 제 1 측면에 기초하여, 상기 제 1 수단에 의해 검출된 상기 샘플링 클럭 신호의 상기 위상 오차가 상기 아날로그 신호에 관해 한정된 자동 등화 시스템을 제공한다.
본 발명의 제 4 측면은 상기 제 1 측면에 기초하여, 상기 제 1 수단이, 기준 레벨과 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 모든 샘플의 레벨을 비교하는 수단과, 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호에 응답하여 상기 기준 레벨을 적절히 변화시키는 수단과, 상기 레벨 비교의 결과에 응답하여 상기 위상 오차를 검출하는 수단을 포함하는 자동 등화 시스템을 제공한다.
본 발명의 제 5 측면은, 입력 신호에 관해 최대 가능(maximum likelihood)에 응답하여 디지털 정보를 나타내는 상기 입력 신호의 모든 샘플의 레벨을 결정하는 제 1 수단과, 상기 제 1 수단에 의해 결정된 상기 레벨에 응답하여 이상(ideal) 신호를 생성하는 제 2 수단과, 상기 제 2 수단에 의해 생성된 상기 이상 신호와 상기 입력 신호 사이의 차이를 계산하는 제 3 수단과, 상기 제 3 수단에 의해 계산된 상기 차이에 응답하여 정정 신호를 생성하는 제 4 수단과, 상기 제 4 수단에 의해 생성된 상기 정정 신호에 응답하여 상기 입력 신호를 정정하는 제 5 수단을 포함하는 잡음 감소 회로를 제공한다.
본 발명의 제 6 측면은, 상기 입력 신호에 관해 최대 가능(maximum likelihood)에 응답하여 디지털 정보를 나타내는 입력 신호의 모든 샘플들의 레벨을 결정하고, 상기 결정된 레벨을 나타내는 레벨 결정 신호를 생성하는 제 1 수단과, 상기 제 1 수단에 의해 생성된 레벨 결정 신호의 연속적인 샘플을 기억하는 제 1 메모리와, 상기 입력 신호의 연속적인 샘플들을 기억하는 제 2 메모리로서, 상기 제 2 메모리에 기억된 신호 샘플들 각각은 상기 제 1 메모리에 기억된 상기 신호 샘플들에 대응하는, 상기 제 2 메모리와, 상기 레벨 결정 신호의 소정 수의 최종 연속 샘플들로 나타낸 제 1 패턴(pattern)과 상기 제 1 메모리의 신호 샘플들로 나타낸 제 2 패턴을 비교하여, 상기 제 2 패턴 중에서 상기 제 1 패턴에 대응하는 과거(past) 패턴을 검출하고, 상기 검출된 과거 패턴의 위치에 응답하여 어드레스 신호를 생성하는 제 2 수단과, 상기 제 2 수단에 의해 생성된 상기 어드레스 신호에 응답하여 상기 제 2 메모리의 상기 신호 샘플들 중에서 신호 샘플을 선택하는 제 3 수단과, 상기 제 3 수단에 의해 선택된 신호 샘플과 상기 입력 신호의 대응 샘플 사이의 차이를 계산하는 제 4 수단과, 상기 제 4 수단에 의해 계산된 상기 차이에 응답하여 정정 신호를 생성하는 제 5 수단과, 상기 제 5 수단에 의해 생성된 상기 정정 신호에 응답하여 상기 입력 신호를 정정된 신호로 정정하는 제 6 수단을 포함하는 잡음 감소 회로를 제공한다.
본 발명의 제 7 측면은 상기 본 발명의 제 6 측면에 기초하여, 상기 제 2 메모리에서, 대응 신호 샘플에 상기 정정된 신호의 현재 샘플을 기록하는 제 7 수단을 더 포함하는 잡음 감소 회로를 제공한다.
본 발명의 제 8 측면은, 샘플링 클럭 신호에 응답하는 디지털 정보를 나타내는 아날로그 신호를 주기적으로 샘플링하고, 상기 아날로그 신호의 모든 샘플을 대응 디지털 샘플로 변환시켜 상기 아날로그 신호를 대응 디지털 신호를 변환시키는 아날로그 디지털 변환기와, 상기 아날로그 신호와 관련된 최대 가능과 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 샘플들 사이의 상관에 응답하여 상기 샘플링 클럭 신호와 상기 아날로그 신호 사이의 위상 오차를 검출하는 제 1 수단과, 상기 제 1 수단에 의해 검출된 상기 위상 오차에 응답하여 상기 샘플링 클럭 신호의 주파수를 제어하는 제 2 수단을 포함하는 위상 동기 제어 회로를 제공한다.
본 발명의 제 9 측면은 상기 본 발명의 제 8 측면에 기초하여, 상기 제 1 수단이 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 세 연속된 샘플에 응답하여 상기 위상 오차를 검출하는 수단을 포함하는, 위상 동기 제어 회로를 제공한다.
도 1은 종래 기술의 자동 등화 시스템의 블록도.
도 2는 본 발명의 제 1 실시예에 따른 자동 등화 시스템의 블록도.
도 3은 도 2의 위상 검출 회로의 블록도.
도 4는 샘플링 모멘트에 관한 위상 오차가 없는 비트 시퀀스 "10"에 대응하는 신호 파형의 타이밍도.
도 5는 샘플링 모멘트에 관한 위상 지연을 갖는 비트 시퀀스 "10"에 대응하는 신호 파형의 타이밍도.
도 6은 샘플링 모멘트에 관한 위상 진행을 갖는 비트 시퀀스 "10"에 대응하는 신호 파형의 타이밍도.
도 7은 도 2의 자동 등화 시스템의 신호의 타이밍도.
도 8은 도 2의 파형 등화 회로 및 관련 제어 회로의 블록도.
도 9는 도 8의 유지 및 선택 회로의 블록도.
도 10은 도 8의 오차 계산 회로의 블록도.
도 11은 신호 샘플의 타이밍도.
도 12는 도 2의 자동 등화 시스템에 의해 도 11의 신호 샘플을 처리한 신호 샘플의 타이밍도.
도 13은 본 발명의 제 2 실시예에 따른 잡음 감소 회로의 블록도.
도 14는 도 13의 NR 계산 회로의 블록도.
도 15는 신호 샘플의 타이밍도.
도 16은 도 13의 잡음 감소 회로에 의해 처리한 신호 샘플의 타이밍도.
도 17은 본 발명의 제 3 실시예에 따른 잡음 감소 회로의 블록도.
도 18은 도 3의 일시적 결정 회로의 예를 도시한 블록도.
도 19는 도 8의 일시적 결정 회로의 예를 도시한 블록도.
※ 도면 주요 부분에 대한 부호의 설명 ※
1 : 등화 회로 2 : 이득 조정 회로
3 : A/D 변환기 4 : 파형 등화 회로
5 : 비터비 회로 6 : 위상 검출 회로
7 : VCO 8, 9 : 제어 회로
15 : D/A 변환기 16 : 필터
본 발명을 보다 잘 이해하기 위해 종래의 자동 등화 시스템을 설명한다.
도 1을 참고로, 상기 종래의 자동 등화 시스템은, 등화 회로(901)와, 이득 조정 회로(902)와, 아날로그 디지털(A/D) 변환기(903)와, 파형 등화 회로(904)와, 비터비 회로(905)와, 위상 검출 회로(906)와, 전압 제어 발진기(VCO:907)와, 제어 회로(908, 909)와, 디지털 아날로그(D/A) 변환기(915)와, 필터(916)를 포함한다.
도 1에 도시된 상기 종래의 자동 등화 시스템에서, 디지털 정보 신호를 나타내는 입력 아날로그 신호는 상기 등화 회로(901)에 인가되어, 전송 측면이나 기록 측면에 의한 심벌간 간섭을 억제하기 위해 등화된다. 상기 등화 회로(901)는 아날로그 유형이다. 상기 등화 회로(901)의 출력 신호, 즉, 등화된 신호는, 상기 이득 조정 회로(902)에 의해 가변 이득만큼 증폭된다. 상기 A/D 변환기(903)는 샘플링 클럭 신호에 응답하여 상기 이득 조정 회로(902)의 출력 신호를 주기적으로 샘플링하고 상기 이득 조정 회로(902)의 출력 신호의 모든 샘플을 디지털 형태로 변환시킨다. 상기 A/D 변환기(903)에 의해 생성된 상기 디지털 신호는 상기 파형 등화 회로(904)에 의해 처리된다. 상기 파형 등화 회로(904)에 의해 처리되는 상기 신호는 가변 파형 등화 계수에 응답하여 파형 등화에 대응하게 된다. 상기 파형 등화 회로(904)의 출력 신호, 즉, 상기 파형 등화된 신호는 상기 비터비 회로(905)와, 상기 위상 검출 회로(906)와, 상기 제어 회로(908, 909)로 인입된다.
상기 비터비 회로(905)는 결정 처리를 통해 상기 파형 등화 회로(904)의 출력 신호로부터 2가 정보 신호(2-value information signal), 즉, 디지털 정보 신호를 복구한다. 상기 비터비 회로(905)는 외부 장치(도시하지 않음)로 상기 복구된 디지털 정보 신호를 출력한다.
상기 위상 검출 회로(906)는 상기 파형 등화 회로(904)의 출력 신호에 응답하여 위상 오차의 디지털 신호를 생성한다. 상기 위상 오차는, 상기 A/D 변환기(903)에 의해 사용되는 샘플링 클럭 신호와 상기 이득 조정 회로(902)로부터 상기 A/D 변환기(903)로 출력되는 신호 사이의 타이밍 상의 차이이다. 상기 위상 검출 회로(906)는 상기 디지털 위상 오차 신호를 상기 D/A 변환기(915)로 출력한다. 상기 D/A 변환기(915)는 상기 디지털 위상 오차 신호를 대응 아날로그 위상 오차 신호로 변화시킨다. 상기 아날로그 위상 오차 신호는 상기 D/A 변환기(915)로부터 상기 전압 제어 발진기(907)로 상기 필터(916)를 통해 제어 전압으로 인입된다. 일반적으로, 상기 필터는 저역 통과 유형이다. 상기 전압 제어 발진기(907)는, 상기 아날로그 위상 오차 신호에 따른 주파수를 갖는 신호(가변 주파수 신호)를 생성한다. 상기 전압 제어 발진기(907)에서 생성된 가변 주파수 신호는 상기 샘플링 클럭 신호로서 상기 A/D 변환기(903)에 인입된다.
상기 A/D 변환기(903)와, 상기 파형 등화 회로(904)와, 상기 위상 검출 회로(906)와, 상기 D/A 변환기(915)와, 상기 필터(916)와, 상기 전압 제어 발진기(907)는 위상 동기 루프를 구성한다. 일반적으로, 상기 필터(916)는 루프 필터로 언급된다.
상기 제어 회로(908)는 상기 파형 등화 회로(904)의 출력 신호에 응답하는 파형 등화 계수의 제어용 신호를 생성한다. 상기 제어 회로(908)는 상기 파형 등화 회로(904)로 상기 제어 신호를 출력한다. 상기 제어 신호는 상기 파형 등화 회로(904)에서 사용되는 파형 등화 계수를 조정한다. 상기 파형 등화 회로(904) 및 제어 회로(908)는 파형 등화 루프를 구성한다.
상기 제어 회로(909)는 상기 파형 등화 회로(904)의 출력 신호에 응답하여 상기 이득 조정 회로(902)의 이득을 제어하기 위한 신호를 생성한다. 상기 제어 회로(909)는 상기 제어 신호를 상기 이득 조정 회로(902)로 출력한다. 따라서, 상기 제어 회로(909)는 상기 이득 조정 회로(902)의 이득을 조정한다.
상기 이득 조정 회로(902), 상기 A/D 변환기(903), 상기 파형 등화 회로(904), 상기 제어 회로(909)는 이득 제어 루프를 구성한다.
도 1의 종래의 자동 등화 시스템에서, 상기 A/D 변환기(903)는 상기 위상 동기 루프와 상기 이득 제어 루프에 모두 포함된다. 상기 파형 등화 회로(904)는 상기 위상 동기 루프와, 상기 이득 제어 루프와, 상기 파형 등화 루프에 모두 포함된다. 따라서, 상기 위상 동기 루프와, 상기 이득 제어 루프와, 상기 파형 등화 루프는 공통적인 신호 경로를 갖는다. 상기 공통된 신호 경로로 인해 상기 종래의 자동 등화 시스템의 교정 및 조정 부분이 비교적 복잡하다.
도 1의 종래의 자동 등화 시스템에서, 상기 위상 동기 루프가 상기 파형 등화 회로(904)를 포함하기 때문에, 상기 위상 동기 루프에 의해 제공되는 포착 범위(capture range)가 비교적 좁은 경향이 있다.
(제 1 실시예)
도 2는 본 발명의 제 1 실시예에 따른 자동 등화 시스템을 도시한다. 도 2의 상기 자동 등화 시스템은, 등화 회로(1)와, 이득 조정 회로(2)와, 아날로그 디지털(A/D) 변환기(3)와, 파형 등화 회로(4)와, 비터비 회로(5)와, 위상 검출 회로(6)와, 전압 제어 발진기(VCO:7)와, 제어 회로(8, 9)와, 디지털 아날로그(D/A) 변환기(15)와, 필터(16)를 포함한다.
상기 등화 회로(1)의 입력 단자는 전치증폭기(1C)를 통해 자기 헤드(1B)에 접속된다. 상기 자기 헤드(1B)는 자기 테이프(1A)를 주사한다. 저역 통과 필터가 상기 전치증폭기(1C)와 상기 등화 회로(1) 사이에 제공될 수 있음에 주의해야 한다. 상기 등화 회로(1)의 출력 단자는 상기 이득 조정 회로(2)의 입력 단자에 접속된다. 상기 이득 조정 회로(2)는 제어 회로(9)의 출력 단자가 접속된 상기 제어 단자를 갖는다. 상기 이득 조정 회로(2)의 출력 단자는 상기 A/D 변환기(3)의 입력 단자 및 상기 제어 회로(9)의 입력 단자에 접속된다. 상기 A/D 변환기(3)는 상기 전압 제어 회로(7)의 출력 단자에 접속된 클럭 단자를 갖는다.
상기 A/D 변환기(3)의 출력 단자는 상기 파형 등화 회로(4)의 입력 단자와 상기 위상 검출 회로(6)의 입력 단자에 접속된다. 상기 파형 등화 회로(4)는 제어 회로(8)의 출력 단자에 접속된 제어 단자를 갖는다. 상기 파형 등화 회로(4)의 출력 단자는 상기 비터비 회로(5)의 입력 단자와 상기 제어 회로(8)의 입력 단자에 접속된다. 상기 비터비 회로(5)의 출력 단자는 외부 장치(도시하지 않음)에 접속될 수 있다.
상기 위상 검출 회로(6)의 출력 단자는 상기 D/A 변환기(15)의 입력 단자에 접속된다. 상기 D/A 변환기(15)의 출력 단자는 상기 필터(16)의 입력 단자에 접속된다. 상기 필터(16)의 출력 단자는 상기 전압 제어 발진기(7)의 제어 단자에 접속된다.
상기 자기 테이프(1A)는 디지털 정보 신호(예를 들어, 디지털 비디오/오디오 신호)를 포함하는 신호를 기억한다. 상기 자기 테이프(1A)에 기억된 신호는 PR(1, 0, -1) 포맷 등의 부분 응답 포맷에 적합하다. 상기 자기 헤드(1B)는 상기 자기 테이프(1A)로부터 상기 신호를 재생한다. 상기 재생된 신호는, 디지털 정보 신호를 나타내는 입력 아날로그 신호로, 상기 자기 헤드(1B)로부터 상기 전치증폭기(1C)를 통해 상기 등화 회로(1)로 인입된다. 디지털 정보 신호를 나타내고 전송 라인을 통해 전송되는 신호가, 입력 신호로 상기 등화 회로(1)에 인가될 수 있음에 유의해야 한다.
상기 등화 회로(1)는 상기 입력 아날로그 신호를 등화시켜 전송 측면이나 기록 측면으로 인한 심벌간 간섭을 억제한다. 상기 등화 회로(1)는 아날로그 유형이다. 상기 등화 회로(1)의 출력 신호, 즉, 등화된 신호는, 가변 이득만큼 상기 이득 조정 회로(2)에 의해 증폭된다. 상기 A/D 변환기(3)는 샘플링 클럭 신호에 응답하여 상기 이득 조정 회로의 출력 신호를 주기적으로 샘플링하고, 상기 이득 조정 회로(2)의 출력 신호의 모든 샘플을 디지털 유형으로 변환시킨다. 따라서, 상기 A/D 변환기(3)는 상기 이득 조정 회로(2)의 출력 신호를 대응 디지털 신호로 변화시킨다. 상기 A/D 변환기(3)는 상기 디지털 신호를 상기 파형 등화 회로(4)와 상기 위상 검출 회로(6)로 출력한다.
상기 A/D 변환기(3)에 의해 생성된 디지털 신호는 상기 파형 등화 회로(4)에 의해 처리된다. 상기 파형 등화 회로(4)에 의해 처리되는 상기 신호는 가변 파형 등화 계수에 응답하는 파형 등화에 대응하게 된다. 상기 파형 등화 회로(4)는 상기 파형 등화를 행하는 디지털 지연선 필터(transversal filter)를 포함한다. 상기 파형 등화 회로(4)의 출력 신호, 즉, 파형 등화된 신호는 상기 비터비 회로(5)와 상기 제어 회로(8)에 인입된다.
상기 비터비 회로(5)는 결정 처리를 통한 상기 파형 등화 회로(4)의 출력 신호로부터의 2가 정보 신호, 즉, 디지털 정보 신호를 복구한다. 상기 비터비 회로(5)는 상기 복구된 디지털 정보 신호를 외부 장치(도시하지 않음)로 출력한다.
상기 위상 검출 회로(6)는 상기 A/D 변환기(3)의 출력 신호에 응답하는 위상 오차의 디지털 신호를 생성한다. 상기 위상 오차는, 상기 이득 조정 회로(2)로부터 상기 A/D 변환기(3)로 인입되는 신호의 위상과 상기 A/D 변환기(3)에 의해 사용되는 상기 샘플링 클럭 신호의 위상 사이의 오차를 의미한다. 상기 위상 검출 회로(6)는 상기 디지털 위상 오차 신호를 상기 D/A 변환기(15)로 출력한다. 상기 D/A 변환기(15)는 상기 디지털 위상 오차 신호를 대응 아날로그 위상 오차 신호로 변화시킨다. 상기 아날로그 위상 오차 신호는 필터(16)를 통해 제어 전압으로, 상기 D/A 변환기(15)로부터 상기 전압 제어 발진기(7)로 인입된다. 일반적으로, 상기 필터는 저역 통과 유형이다. 상기 전압 제어 발진기(7)는 상기 아날로그 위상 오차 신호에 따른 주파수를 갖는 신호(가변 주파수 신호)를 생성한다. 상기 전압 제어 발진기(7)에 의해 생성된 가변 주파수 신호는 샘플링 클럭 신호로서 상기 A/D 변환기(3)에 인입된다.
상기 A/D 변환기(3)와, 상기 위상 검출 회로(6)와, 상기 D/A 변환기(15)와, 상기 필터(16)와, 상기 전압 제어 발진기(7)는 위상 동기 루프를 구성한다. 일반적으로, 상기 필터(16)는 루프 필터로 언급된다. 상기 위상 동기 루프는 이하의 처리를 실행한다. 상기 위상 오차가 음(negative)이면, 상기 전압 제어 발진기(7)는 상기 A/D 변환기(3)에 대한 상기 샘플링 클럭 신호를 지연시켜 상기 위상 오차를 제거한다. 상기 위상 오차가 양(positive)이면, 상기 전압 제어 발진기(7)는 상기 A/D 변환기(3)에 대한 상기 샘플링 클럭 신호의 위상을 진전시켜 상기 위상 오차를 제거한다. 따라서, 상기 위상 동기 루프는 상기 샘플링 클럭 신호를, 상기 이득 조정 회로(2)로부터 상기 A/D 변환기(3)로 인입되는 신호와 위상이 일치하도록 조정한다.
상기 제어 회로(8)는 상기 파형 등화 회로(4)의 출력 신호에 응답하여 상기 파형 등화 계수의 제어를 위한 신호를 생성한다. 상기 제어 회로(8)는 상기 파형 등화 회로(4)로 상기 제어 신호를 출력한다. 상기 제어 신호는 상기 파형 등화 회로(4)에서 사용되는 상기 파형 등화 계수를 조정한다. 상기 파형 등화 회로(4) 및 상기 제어 회로(8)는 파형 등화 루프를 구성한다.
상기 제어 회로(9)는 상기 이득 조정 회로(2)의 출력 신호에 응답하여 상기 이득 조정 회로(2)의 이득의 제어를 위한 신호를 생성한다. 상기 제어 회로(9)는 상기 제어 신호를 상기 이득 조정 회로(2)로 출력한다. 따라서, 상기 제어 회로(9)는 상기 이득 조정 회로(2)의 출력 신호에 응답하여 상기 이득 조정 회로(2)의 이득을 조정한다. 상기 이득 조정 회로는 상기 이득 조정 회로(2)의 출력 신호의 진폭을 소정의 일정값으로 유지시키게 고안된다. 상기 이득 조정 회로(2)와 상기 제어 회로(9)는 이득 제어 루프를 구성한다.
도 2의 자동 등화 시스템에서, 상기 위상 동기 루프와, 상기 파형 등화 루프와, 상기 이득 제어 루프는 각각 분리된다. 상기 고안은 상기 자동 등화 시스템의 부분 교정 및 조정을 간단하게 한다. 상기 파형 등화 회로(4)가 상기 위상 동기 루프에 포함되지 않기 때문에, 상기 위상 동기 루프에 의해 제공되는 포착 범위가 비교적 넓어질 수 있다.
도 3에 도시된 바와 같이, 상기 위상 검출 회로(6)는 지연 회로(11, 12)와, 일시적 결정 회로(provisional determination circuit:13)와, 오차 계산 회로(14)를 포함한다. 상기 오차 계산 회로(14)는 감산기(141)와, 인버터(142)와, 신호 생성기(143)와, 스위치(144)와, 래치(145)를 포함한다.
상기 지연 회로(11)의 입력 단자는 상기 A/D 변환기(3)의 출력 단자에 접속된다. 상기 지연 회로(11)의 출력 단자는 상기 지연 회로(12)의 입력 단자와 상기 일시적 결정 회로(13)의 입력 단자에 접속된다. 상기 지연 회로(12)의 출력 단자는 상기 감산기(141)의 제 1 입력 단자에 접속된다. 상기 감산기(141)의 제 2 입력 단자는 상기 A/D 변환기(3)의 출력 단자에 접속된다. 상기 감산기의 출력 단자는 상기 래치(145)의 입력 단자에 접속된다. 상기 래치(145)의 출력 단자는 상기 인버터(142)의 입력 단자에 접속된다. 상기 인버터(142)의 출력 단자는 상기 스위치(144)의 제 1 의 고정 접점에 접속된다. 상기 래치(145)의 출력 단자는 상기 스위치(144)의 제 2 의 고정 접점에 직접 접속된다. 상기 래치(145)는 상기 일시적 결정 회로(13)의 제 1 출력 단자에 접속된 인에이블 단자를 갖는다. 상기 신호 생성기(143)의 출력 단자는 상기 스위치(144)의 제 3 의 고정 접점에 접속된다. 상기 스위치(144)는 상기 일시적 결정 회로(13)의 제 2 출력 단자에 접속된 제어 단자를 갖는다. 상기 스위치(144)는 상기 제어 단자에 인가된 신호에 응답하여 상기 제 1, 제 2, 제 3 의 고정 접점중 하나에 접속한 가동 접점을 갖는다. 상기 스위치(144)의 가동 접점은 상기 D/A 변환기(15)의 입력 단자에 접속된다.
상기 지연 회로(11)는 상기 A/D 변환기(3)의 출력 신호를 수신한다. 상기 지연 회로(11)는 상기 A/D 변환기(3)의 출력 신호를 1-샘플 간격(1-sample interval) 또는 1-비트-대응 간격(1-bit-corresponding interval)에 대응하는 소정의 시간만큼 지연시킨다. 상기 지연 회로(11)의 출력 신호는 상기 지연 회로(12) 및 상기 일시적 결정 회로(13)에 인가된다. 상기 지연 회로(12)는 1-샘플 간격(1-비트-대응 간격)에 대응하는 소정의 시간만큼 상기 지연 회로(11)의 출력 신호를 지연시킨다. 상기 지연 회로(12)의 출력 신호는 상기 감산기(141)에 인가된다. 상기 감산기(141)는 상기 A/D 변환기(3)의 출력 신호를 수신한다. 상기 감산기(141)는, 상기 A/D 변환기(3)의 출력 신호에서 상기 지연 회로(12)의 출력 신호를 뺀, 즉, 상기 A/D 변환기(3)의 출력 신호와 상기 지연 회로(192)의 출력 신호 사이의 차이에 대응하는 신호를 생성하고 출력한다.
상기 일시적 결정 회로(13)는 상기 지연 회로(11)의 출력 신호에 의해 표현되는 값이 "1", "0", 또는 "-1"와 동일한가를 결정한다. 상기 일시적 결정 회로(13)는 상기 결정 결과에 따라 제 1 및 제 2 제어 신호를 생성한다. 상기 일시적 결정 회로(13)는 상기 제 1 제어 신호를 상기 래치(145)에 인에이블 신호로 출력한다. 상기 일시적 결정 회로(13)는 상기 제 2 제어 신호를 상기 스위치(144)에 스위치 제어 신호로 출력한다. 예를 들어, 상기 스위치 제어 신호는 2비트이다. 상기 일시적 결정 회로(13)가 상기 지연 회로(11)의 출력 신호에 의해 표현되는 값이 "1"과 동일하다고 결정하면, 상기 스위치 제어 신호는 "1"에 대응하는 제 1 상태로 설정된다. 상기 일시적 결정 회로(13)가 상기 지연 회로(11)의 출력 신호에 의해 표현되는 값이 "0"과 동일하다고 결정하면, 상기 스위치 제어 신호는 "0"에 대응하는 제 2 상태로 설정된다. 상기 일시적 결정 회로(13)가 상기 지연 회로(11)의 출력 신호에 의해 표현되는 값이 "-1"과 동일하다고 결정하면, 상기 스위치 제어 신호는 "-1"에 대응하는 제 3 상태로 설정된다.
상기 감산기(141)의 출력 신호는 상기 일시적 결정 회로(13)에 의해 결정하기 위한 현재 신호 샘플의 바로 앞 뒤 신호 샘플들 사이의 값의 차이에 대응한다.
상기 래치(145)는, 예를 들어, 상기 전압 제어 발진기(7)의 출력 신호 등의, 시스템 클럭 신호에 응답하여 상기 감산기(141)의 출력 신호를 주기적으로 샘플링하고 유지한다(도 2 참조). 상기 래치(145)는 상기 일시적 결정 회로(13)로부터 인입된 상기 제 1 제어 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 예를 들어, 상기 제 1 제어 신호는 1비트를 갖는다. 상기 래치는, 상기 제어 신호가 "1"이면 인에이블되고, 상기 제어 신호가 "0"이면 디스에이블된다. 상기 래치(145)는 인에이블될 때, 1-샘플 지연 회로 기능을 한다. 상기 래치(145)가 디스에이블되면, 상기 래치(145)에 의해 유지된 신호는 업데이트가 저지된다.
상기 인버터(142)는 상기 래치(145)의 출력 신호를 수신한다. 상기 장치(142)는 상기 래치(145)의 출력 신호를 반전시키고, 상기 스위치(144)의 제 1 의 고정 접점에 상기 반전된 신호를 출력한다. 상기 스위치(144)의 제 2 의 고정 접점은 상기 래치(145)의 출력 신호를 수신한다. 상기 신호 생성기(143)는 상기 스위치(144)의 제 3 의 고정 접점에 위상 오차가 없는 조건에 대응하는 소정의 신호를 제공한다. 상기 스위치(144)의 가동(movable) 접점은, 상기 일시적 결정 회로(13)로부터 인입된 상기 스위치 제어 신호에 응답하여 상기 제 1, 제 2, 및 제 3 의 고정 접점 중 하나에 접속된다. 따라서, 상기 스위치(144)는, 상기 일시적 결정 회로(13)로부터 인입된 스위치 제어 신호에 응답하여 상기 인버터(142)의 출력 신호와, 상기 래치(145)의 출력 신호와, 상기 신호 생성기(143)의 출력 신호 중 하나를 선택한다. 상기 스위치(144)는 상기 선택된 신호를 위상 오차 신호로서 상기 D/A 변환기(15)에 전송한다.
특히, 상기 일시적 결정 회로(13)가 상기 지연 회로(11)의 출력 신호가 "1"과 동일하다고 결정하면, 즉, 상기 일시적 결정 회로(13)의 결정 결과가 "1"에 대응하면, 상기 스위치(144)는 상기 래치(145)의 출력 신호를 선택한다. 상기 일시적 결정 회로(13)가 상기 지연 회로(11)의 출력 신호가 "-1"과 동일하다고 결정하면, 즉, 상기 일시적 결정 회로(13)의 결정 결과가 "-1"에 대응하면, 상기 스위치(144)는 상기 인버터(142)의 출력 신호를 선택한다. 상기 일시적 결정 회로(13)가 상기 지연 회로(11)의 출력 신호가 "0"과 동일하다고 결정하면, 즉, 상기 일시적 결정 회로(13)의 결정 결과가 "0"에 대응하면, 상기 스위치(144)는 상기 신호 생성기(143)의 출력 신호를 선택한다.
도 4는 상기 샘플링 시간에 관한 신호 위상 오차가 없는 세 연속적인 샘플링 모멘트에서 "0", "1", "0"인 디지털 정보 신호에 대응하는 신호의 파형을 도시한다. 도 4를 참고로, 제 1 샘플링 모멘트 "a-1"에서, 상기 신호 레벨은 0이고 "0"인 신호 상태가 검출된다. 제 2 샘플링 모멘트 "a"에서, 상기 신호 레벨은 0보다 현저히 크고 "+1"인 신호 상태가 검출된다. 제 3 샘플링 모멘트 "a+1"에서, 상기 신호 레벨은 0이고 "0"인 신호 상태가 검출된다. 따라서, 도 4에서, 상기 제 1 및 제 3 샘플링 모멘트 "a-1"과 "a+1"에서 발생한 신호 레벨 사이의 차이는 0이다.
도 5는 값 "θ"만큼 샘플링 타이밍에 관해 신호 위상 지연이 있는 세 연속적인 샘플링 모멘트에서 "0", "1", "0"인 디지털 정보 신호에 대응하는 신호의 파형을 도시한다. 도 5를 참고로, 제 1 샘플링 모멘트 "a-1"에서, 상기 신호 레벨은 0이다. 제 2 샘플링 모멘트 "a"에서, 상기 신호 레벨은 0보다 현저히 크다. 제 3 샘플링 모멘트 "a+1"에서, 상기 신호 레벨은 0보다 약간 큰 "X" 값과 동일하다. 따라서, 도 5에서, 상기 제 1 및 제 3 샘플링 모멘트 "a-1"과 "a+1"에서 발생하는 신호 레벨 사이의 차이는 0이 아닌 값 "-X"이다. 상기 0이 아닌 값 "-X"는 상기 샘플링 타이밍에 관한 신호 위상 지연에 의존한다.
도 6은 값 "θ"만큼 샘플링 타이밍에 관해 앞선 신호 위상이 존재하는 세 연속적인 샘플링 모멘트에서 "0", "1", "0"인 디지털 정보 신호에 대응하는 신호의 파형을 도시한다. 도 6을 참고로, 제 1 샘플링 모멘트 "a-1"에서, 상기 신호 레벨은 0보다 약간 큰 값 "Y"이다. 제 2 샘플링 모멘트 "a"에서, 상기 신호 레벨은 0보다 현저히 크다. 제 3 샘플링 모멘트 "a+1"에서, 상기 신호 레벨은 0이다. 따라서, 도 6에서, 상기 제 1 및 제 3 샘플링 모멘트 "a-1"과 "a+1"에서 발생한 신호 레벨 사이의 차이는 0이 아닌 값 "Y"이다. 상기 0이 아닌 값 "Y"는 상기 샘플링 타이밍에 관한 신호 위상 앞섬에 따른다.
도 4 내지 도 6으로부터 알 수 있듯이, 상기 신호 위상 오차는, "+1"의 신호 상태가 상기 제 2 샘플링 모멘트 "a"에서 검출된 경우, 상기 제 1 및 제 3 샘플링 모멘트 "a-1"과 "a+1" 에서 발생한 상기 신호 레벨 사이의 차이에 기초하여 검출될 수 있다. 마찬가지로, 상기 신호 위상 오차는, "-1"인 신호 상태가 상기 제 2 샘플링 모멘트 "a"에서 검출된 경우, 상기 제 1 및 제 3 샘플링 모멘트 "a-1"과 "a+1"에서 발생한 상기 신호 레벨 사이의 차이에 기초하여 검출될 수 있다. 상기 감산기(141)는 상기 제 1 및 제 3 샘플링 모멘트 "a-1"과 "a+1"에서 발생한 신호 레벨 사이의 차이를 계산한다. 상기 일시적 결정 회로(13)는 상기 제 2 샘플링 모멘트 "a"에서 상기 신호 샘플이 "1", "0", 또는 "-1"인지 결정한다.
상기 일시적 결정 회로(13)는 이하 본원에서 설명하는 신호 처리를 실행하도록 고안되었다.
도 7을 참고로, 상기 자기 테이프(1a) 상에 기록된 디지털 정보 신호는 비트 시퀀스 "1100010011110001"을 갖는다고 가정한다. 도 7에서, 상기 자기 테이프(1A)로부터 재생한 신호에 기초하여 검출된 3가 정보 신호가 시간 도메인에서 "10(-1)001(-1)01000(-1)001"로 변화하는 레벨 또는 값을 갖는다. 상기 자기 기록 및 재생 시스템, 및, 상기 파형 등화 회로(4)의 상기 지연선 필터는, 상기 검출된 정보 신호의 시간 도메인 레벨 변화가 상기 기록된 디지털 정보 신호의 비트 시퀀스와 상이하도록 하는 "1-D"의 전송 특성을 갖는다. 상기 검출된 정보 신호에 관해, "-1"의 각 레벨은 상기 심벌간 간섭으로 인한다.
상기 디지털 정보 신호의 자기 기록에 관해, 상기 부분 응답 방법에 의한 상기 디지털 정보 신호의 인코딩 전송 함수는, "1/(1-D)(1+D)"로 나누어지거나 변환될 수 있는, "1/1-D2"로 표현된다. 상기 "1-D"는 상기 신호 재생에 의해 제공될 수 있는 차분 특성에 대응한다. 따라서, 상기 재생된 신호는 "1-D" 함수에 따라 처리되어, 앞서 표시된 시간 도메인 레벨 변화 "10(-1)001(-1)01000(-1)001"가 발생한다. 상기 파형 등화된 신호가 "1+D"(1-비트 지연 및 부가 연산자) 함수에 따라 처리되어 그로부터의 2가 정보 신호를 복구시킨다.
도 7을 참고로, 상기 자기 테이프(1A)로부터 재생된 신호가 교류 전압을 갖는다. 상기 재생된 신호는 모멘트 (1), (2), ..., (16)에서 주기적으로 샘플링된다. 모멘트(1)에서, 상기 모멘트(1)에 앞선 샘플링 모멘트에서 발생한 신호 샘플의 레벨이 "-1"로 결정되었다고 가정한다. 이 경우, 상기 모멘트(1)에서, 기준 레벨은 소정의 음의 방향(negative-direction) 값으로 설정되어 "+1"의 신호 레벨을 검출한다.
모멘트(2)에서, 현재 신호 샘플의 레벨은 상기 음수 방향에서 상기 기준 값을 초과하여 상기 기준 값은 상기 소정의 음수 방향 값에서 소정의 양의 방향 값으로 변화하고, 상기 모멘트(1)에서의 신호 샘플의 레벨은 "+1"로 결정된다. 이 때, 모멘트(2)에서의 신호 샘플의 레벨은, "+1"인 두 연속적인 신호 샘플이 나타나지 않기 때문에, "0" 또는 "-1"로 예상할 수 있다.
모멘트 (3)에서, 현재 신호 샘플의 레벨이 상기 모멘트(2)에서의 신호 샘플의 레벨보다 "-1"에 더 가깝다. 따라서, 상기 모멘트(2)에서의 신호 샘플의 레벨은 "0"으로 결정된다.
모멘트(4)에서, 현재 신호 샘플의 레벨이 상기 모멘트(3)에서의 신호 샘플의 레벨보다 "0"에 더 가깝다. 또한, 현재 신호 샘플의 레벨이 상기 기준 레벨을 초과하지 않는다. 따라서, 상기 현재 신호 샘플의 레벨, 즉, 모멘트(4)에서의 신호 샘플의 레벨이, "0"으로 결정되는 반면, 상기 모멘트(3)에서의 신호 샘플의 레벨은 결정되지 않는다.
모멘트(5)에서, 현재 신호 샘플의 레벨은 상기 기준 레벨을 초과하여, 상기 모멘트(3)에서의 신호 샘플의 레벨은 "-1"로 결정된다. 또한, 상기 기준 레벨은 상기 소정의 양의 방향 값에서 소정의 음의 방향 값으로 변화한다.
상기 재생 신호에 관해, "+1"과 "-1"의 신호 레벨이 상기 파형의 뾰족한 부분으로 형성된 피크(peak)와 밸리(valley)에 대응한다. 그러므로, "+1" 및 "-1" 신호 샘플 주위의 상기 신호 샘플의 레벨은 상기 기준 레벨에 걸쳐 변화한다. 상기 사실에서 볼 때, 이하의 고안이 사용된다. 현 신호 샘플 다음의 신호 샘플의 레벨이 상기 기준 레벨을 초과하지 않고 현 신호 샘플의 레벨보다 "0"에 더 가깝다면, 상기 현 신호 샘플의 레벨은 상기 다음 신호 샘플이 "0"으로 결정된 동안 결정되지 않는다.
예를 들어, 모멘트(3)에서 신호 샘플의 레벨이 결정되지 않은 반면, 모멘트(4)에서, 현 신호 샘플의 레벨, 즉, 상기 모멘트(4)에서의 신호 샘플의 레벨이 "0"으로 결정된다. 상기 모멘트(5)에서, 상기 모멘트(3)에서의 신호 샘플의 레벨이 결정된다. 특히, 현 신호 샘플의 레벨이 모멘트(3)에서의 신호 샘플의 레벨보다 낮다면, 상기 모멘트(5)에서, 상기 모멘트(3)에서의 신호 샘플의 레벨이 "0"으로 결정된다. 현 신호 샘플의 레벨이 상기 모멘트(4)에서의 신호 샘플의 레벨보다 크거나 상기 현 신호 샘플의 레벨이 도 7에 도시된 기준 레벨을 초과한다면, 상기 모멘트(3)에서 상기 신호 샘플의 레벨이 "-1"로 결정된다.
상기 기준 레벨이 동일하게 업데이트되는 반면, 상기 모멘트(5) 및 후의 모멘트에서의 신호 샘플의 레벨은 동일하게 결정된다.
상기 방식으로, 상기 일시적 결정 회로(13)는 가장 확실한 값에 대응하는 "+1"과 "-1"의 신호 샘플을 검출한다. 상기 일시적 결정 회로(13)는 다른 신호 샘플들이 "0"이라고 결정한다. 따라서, 심벌간 간섭으로 인한 잡음이 상기 파형의 피크나 밸리 주변의 본래의 0-레벨 신호 샘플에 부가되더라도, 상기 신호 샘플의 레벨은 "0"으로 바르게 결정될 수 있다.
상기 부분적 응답 방법에서 상기 자기 테이프(1A) 상의 상기 디지털 정보 신호의 기록은, 실제적으로 심벌간 간섭(inter-symbol interference)을 이용한다. 그러므로, 상기 재생된 신호는 연속적인 피크나 연속적인 밸리를 갖지 않는다. 다시 말해, 상기 재생된 신호는 교번적인 피크와 밸리를 갖는다. 예를 들어, 00100의 디지털 정보 신호는, "-1"의 신호 샘플이 "1"의 신호 샘플에 바로 이어져 심벌간 간섭을 나타내는 001(-1)0의 3가 정보 신호로 검출된다. 따라서, "+1"의 두 연속적인 신호 샘플이 나타나는 경우에서, 상기 두 신호 샘플 중 하나는 잡음을 일으키고, 오차이다.
상기 일시적 결정 회로(13)는 가장 확실한 값에 기초한 신호 처리를 하여, "+1"(또는 "-1")의 연속한 신호 샘플 중 어느 것이 참(true)인지 결정한다. 상기 가장 확실한 값에 기초한 신호 처리는, 상기 재생한 신호 내의 잡음이 어떠한 상관도 갖지 않는 동안 정보 표시 신호 성분이 상관을 갖는다는 것을 전제로 한다. 예를 들어, 일정 크기의 "+1" 레벨이 샘플링 모멘트에서 검출되고 보다 큰 크기의 다른 "+1" 레벨이 다음 샘플링 모멘트에서 검출되면, 상기 후자의 "+1" 레벨은 상기 전자의 "+1" 레벨보다 더 확실하다. 따라서, 이 경우, 상기 후자의 "+1" 레벨은 참으로 결정되는 반면, 상기 전자의 "+1" 레벨은 거짓(false)으로 결정되고 "0" 레벨로 간주된다. 만약 "+1" 레벨이 어느 샘플링 모멘트에서 검출되고 "-1"이 그 다음 샘플링 모멘트에서 검출되면, 상기 "+1" 레벨은 확실성에서 더 높다. 따라서, "+1" 레벨로 신호 샘플에 대해 결정한 결과는 다음 신호 샘플의 레벨에 의존한다. 예를 들어, 일정 절대 크기의 "-1" 레벨이 샘플링 모멘트에서 검출되고, 보다 큰 절대 크기의 다른 "-1" 레벨이 다음 샘플링 모멘트에서 검출되면, 후자의 "-1" 레벨은 확실성에서 전자의 "-1" 레벨보다 더 높다. 따라서, 상기 경우, 후자의 "-1" 레벨은 참으로 결정되는 반면 전자의 "-1" 레벨은 거짓으로 결정되고 "0" 레벨로 간주된다.
상기 일시적 결정 회로(13)가 상기 현 신호 샘플의 레벨이 "-1"이라고 결정한 경우, 상기 래치(145)의 부호 또는 극성 부호(즉, 상기 A/D 변환기(3)의 출력 신호와 상기 지연 회로(12)의 출력 신호 사이의 차이의 부호)는 "+1"의 신호 샘플에 대한 유용성에 따라 반전된다. 따라서, 상기 일시적 결정 회로(13)의 결정의 결과가 "-1"에 대응할 때, 상기 일시적 결정 회로(13)는 상기 스위치(144)를 제어하여 상기 인버터(142)의 출력 신호를 선택한다.
앞에서 설명한 바와 같이, 상기 일시적 결정 회로(13)에 의한 결정의 결과가 "0"에 대응하면, 상기 일시적 결정 회로(13)는 상기 스위치(144)를 제어하여 위상 오차가 없는 조건에 맞도록 상기 신호 생성기(143)의 출력 신호를 선택한다.
도 8에 도시한 바와 같이, 상기 파형 등화 회로(4)는, DC 제거 회로 또는 DC 제어기(4A)와, 지연 회로(4B, 4C, 4D)와, 승산기(4F, 4G, 4H, 4I, 4J)와 가산기(4K)를 포함한다.
상기 DC 제거 회로(4A)는 상기 A/D 변환기(3)에 이어진다. 상기 지연 회로(4B, 4C, 4D, 4E)는 차례로 캐스캐이드 접속된다. 상기 제 1 지연 회로(4B)는 상기 DC 제거 회로(4A)에 이어진다. 상기 DC 제거 회로(4A)의 출력 단자는 상기 승산기(4F)의 제 1 입력 단자에 접속된다. 또한, 상기 DC 제거 회로(4A)의 출력 단자는 상기 제어 회로(8)에 접속된다. 상기 지연 회로(4B, 4C, 4D, 4E)의 출력 단자는 각각 상기 승산기(4G, 4H, 4I, 4J)의 제 1 입력 단자에 접속된다. 상기 승산기(4G, 4H, 4I, 4J)의 제 2 입력 단자는 상기 제어 회로(8)에 접속된다. 상기 승산기(4G, 4H, 4I, 4J)의 출력 단자는 상기 가산기(4K)의 입력 단자에 접속된다. 상기 가산기(4K)의 출력 단자는 상기 비터비 회로(5) 및 상기 제어 회로(8)에 접속된다.
도 8에 도시한 바와 같이, 상기 제 회로(8)는, 유지 및 선택 회로(8A)와, 승산기(8B, 8C, 8D, 8E, 8F)와, 저역 통과 필터(8G, 8H, 8I, 8J, 8K)와, 일시적 결정 회로(8L)와, 오차 계산 회로(8M)를 포함한다.
상기 유지 및 선택 회로(8A)의 제 1 입력 단자는 상기 파형 등화 회로(4) 내의 상기 DC 제어 회로(4A)의 출력 단자에 접속된다. 상기 유지 및 선택 회로(8A)의 제 2 및 그 이하의 입력 단자는 각각, 상기 지연 회로(4B, 4C, 4D, 4E)의 출력 단자에 접속된다. 상기 유지 및 선택 회로(8A)의 출력 단자는 각각, 상기 승산기(8B, 8C, 8D, 8E, 8F)의 제 1 입력 단자에 접속된다. 상기 유지 및 선택 회로(8A)는, 상기 일시적 결정 회로(8L)의 제 1 및 제 2 출력 단자에 각각 접속된, 제 1 및 제 2 제어 단자를 갖는다. 상기 승산기(8B, 8C, 8D, 8E, 8F)의 제 2 입력 단자는 상기 오차 계산 회로(8M)의 출력 단자에 접속된다. 상기 승산기(8B, 8C, 8D, 8E, 8F)의 출력 단자는 각각, 상기 저역 통과 필터(8G, 8H, 8I, 8J, 8K)의 입력 단자에 접속된다. 상기 저역 통과 필터(8G, 8H, 8I, 8J, 8K)의 출력 단자는 각각, 상기 파형 등화 회로(4) 내의 상기 승산기(4F, 4G, 4H, 4I, 4J)의 제 2 입력 단자에 접속된다. 상기 일시적 결정 회로(8L)의 입력 단자는 상기 파형 등화 회로(4) 내의 상기 가산기(4K)의 출력 단자에 접속된다. 상기 일시적 결정 회로(8L)의 제 1 출력 단자는 상기 오차 계산 회로(8M)의 제 1 입력 단자에 접속된다. 상기 일시적 결정 회로(8L)의 제 3 출력 단자는 상기 오차 계산 회로(8M)의 제 2 입력 단자에 접속된다. 상기 오차 계산 회로(8M)의 제 3 입력 단자는 상기 파형 등화 회로(4) 내의 상기 가산기(4K)의 출력 단자에 접속된다.
상기 DC 제거 회로(4A)는 상기 A/D 변환기(3)의 출력 신호를 처리하여 그에 관한 DC 레벨을 설정한다. 상기 DC 제거 회로(4A)는 상기 지연 회로(4B)에 처리된 신호를 출력한다. 상기 DC 제거 회로(4A)의 출력 신호는 상기 지연 회로(4B, 4C, 4D, 4E)를 계속해서 통과하는 동안 그에 의해 지연된다. 상기 지연 회로(4B, 4C, 4D, 4E) 각각은 1-샘플 간격(1-비트-대응 간격)에 대응하는 소정의 지연을 제공한다. 상기 DC 제거 회로(4A)의 출력 신호는 상기 승산기(4F)에 인가된다. 상기 지연 회로(4B, 4C, 4D, 4E)의 출력 신호는 각각 상기 승산기(4G, 4H, 4I, 4J)에 인가된다. 상기 승산기(4F, 4G, 4H, 4I, 4J)는 각각 탭 계수(tab coefficient)를 나타내는 제어 회로(8)의 출력 신호를 수신한다. 상기 탭 계수는 상기 파형 등화 계수에 대응한다. 상기 장치(4F)는 상기 DC 제거 회로(4A)의 출력 신호와 상기 관련 탭 계수를 승산하여, 그 승산된 신호를 상기 가산기(20)에 출력한다. 상기 장치(4G)는 상기 지연 회로(4B)의 출력 신호와 상기 관련 탭 계수를 승산하여, 그 승산된 신호를 상기 가산기(20)에 출력한다. 상기 장치(4H)는 상기 지연 회로(4C)의 출력 신호와 상기 관련 탭 계수를 승산하여, 그 승산된 신호를 상기 가산기(20)에 출력한다. 상기 장치(4I)는 상기 지연 회로(4D)의 출력 신호와 상기 관련 탭 계수를 승산하여, 그 승산된 신호를 상기 가산기(20)에 출력한다. 상기 장치(4J)는 상기 지연 회로(4E)의 출력 신호와 상기 관련 탭 계수를 승산하여, 그 승산된 신호를 상기 가산기(20)에 출력한다. 상기 가산기(20)는 상기 승산기(4F, 4G, 4H, 4I, 4J)의 출력 신호를 상기 파형 등화된 신호로 조합한다.
상기 지연 회로(4B, 4C, 4D, 4E)와, 상기 승산기(4F, 4G, 4H, 4I, 4J)와, 상기 가산기(4K)는 상기 지연선 필터를 구성한다.
상기 제어 회로(8)는 이하에 설명한다. 상기 제어 회로(8) 내의 일시적 결정 회로(8L)는 상기 위상 검출 회로(6) 내의 일시적 결정 회로(13)와 동일하다. 상기 일시적 결정 회로(8L)는 상기 파형 등화된 신호(즉, 상기 파형 등화 회로(4)에서 상기 가산기(20)의 출력 신호)의 모든 샘플의 레벨을 결정한다. 상기 일시적 결정 회로(8L)는 상기 레벨 결정의 결과에 따라 제 1, 제 2, 제 3 제어 신호를 생성한다. 상기 일시적 결정 회로(8L)는 상기 유지 및 선택 회로(8A)에 제 1 및 제 2 제어 신호를 출력한다. 상기 일시적 결정 회로(8L)는 상기 오차 계산 회로(8M)에 상기 제 1 및 제 3 제어 신호를 출력한다.
도 9에 도시된 바와 같이, 상기 유지 및 선택 회로(8A)는 래치(L1, L2, L3, L4, L5)와, 스위치(SW1, SW2, SW3, SW4, SW5)를 포함한다. 상기 래치(L1, L2, L3, L4, L5)는 상기 일시적 결정 회로(8L)로부터 인에이블 신호로 상기 제 1 제어 신호를 수신한다. 상기 스위치(SW1, SW2, SW3, SW4, SW5)는 상기 일시적 결정 회로(8L)로부터 스위치 제어 신호로 상기 제 2 제어 신호를 수신한다.
상기 래치(L1)는, 예를 들어, 상기 전압 제어 발진기(7:도 2 참조)의 출력 신호인, 상기 시스템 클럭 신호에 응답하여 상기 DC 제거 회로(4A)의 출력 신호를 주기적으로 샘플링하고 유지한다. 상기 래치(L1)는 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 1 제어 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 예를 들어, 상기 제 1 제어 신호는 1비트를 갖는다. 상기 래치(L1)는 상기 제 1 제어 신호가 "1"이면 인에이블된다. 상기 래치(L1)는 인에이블되면 1-샘플 지연 회로로 작동한다. 상기 래치(L1)가 디스에이블되면, 상기 래치(L1)에 의해 유지된 신호는 업데이트되지 않도록 억제된다. 상기 스위치(SW1)는, 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 2 제어 신호에 응답하여, 상기 래치(L1)의 출력 신호와 상기 DC 제거 회로(4A)의 출력 신호 중 하나를 선택한다. 상기 스위치(SW1)는 상기 선택된 신호를 상기 승산기(8B)로 전송한다.
상기 래치(L2)는, 상기 시스템 클럭 신호에 응답하여 상기 DC 제거 회로(4B)의 출력 신호를 주기적으로 샘플링하고 유지한다. 상기 래치(L2)는 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 1 제어 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 상기 래치(L2)는 상기 제 1 제어 신호가 "1"이면 인에이블된다. 상기 래치(L2)는 상기 제 1 제어 신호가 "0"이면 디스에이블된다. 상기 래치(L2)는 인에이블되면 1-샘플 지연 회로로 작동한다. 상기 래치(L2)가 디스에이블되면, 상기 래치(L2)에 의해 유지된 신호는 업데이트되지 않도록 억제된다. 상기 스위치(SW2)는, 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 2 제어 신호에 응답하여, 상기 래치(L2)의 출력 신호와 상기 DC 제거 회로(4B)의 출력 신호 중 하나를 선택한다. 상기 스위치(SW2)는 상기 선택된 신호를 상기 승산기(8C)로 전송한다.
상기 래치(L3)는, 상기 시스템 클럭 신호에 응답하여 상기 DC 제거 회로(4C)의 출력 신호를 주기적으로 샘플링하고 유지한다. 상기 래치(L3)는 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 1 제어 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 상기 래치(L3)는 상기 제 1 제어 신호가 "1"이면 인에이블된다. 상기 래치(L3)는 상기 제 1 제어 신호가 "0"이면 디스에이블된다. 상기 래치(L3)는 인에이블되면 1-샘플 지연 회로로 작동한다. 상기 래치(L3)가 디스에이블되면, 상기 래치(L3)에 의해 유지된 신호는 업데이트되지 않도록 억제된다. 상기 스위치(SW3)는, 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 2 제어 신호에 응답하여, 상기 래치(L3)의 출력 신호와 상기 DC 제거 회로(4C)의 출력 신호 중 하나를 선택한다. 상기 스위치(SW3)는 상기 선택된 신호를 상기 승산기(8D)로 전송한다.
상기 래치(L4)는, 상기 시스템 클럭 신호에 응답하여 상기 DC 제거 회로(4D)의 출력 신호를 주기적으로 샘플링하고 유지한다. 상기 래치(L4)는 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 1 제어 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 상기 래치(L4)는 상기 제 1 제어 신호가 "1"이면 인에이블된다. 상기 래치(L4)는 상기 제 1 제어 신호가 "0"이면 디스에이블된다. 상기 래치(L4)는 인에이블되면 1-샘플 지연 회로로 작동한다. 상기 래치(L4)가 디스에이블되면, 상기 래치(L4)에 의해 유지된 신호는 업데이트되지 않도록 억제된다. 상기 스위치(SW4)는, 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 2 제어 신호에 응답하여, 상기 래치(L4)의 출력 신호와 상기 DC 제거 회로(4D)의 출력 신호 중 하나를 선택한다. 상기 스위치(SW4)는 상기 선택된 신호를 상기 승산기(8E)로 전송한다.
상기 래치(L5)는, 상기 시스템 클럭 신호에 응답하여 상기 DC 제거 회로(4E)의 출력 신호를 주기적으로 샘플링하고 유지한다. 상기 래치(L5)는 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 1 제어 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 상기 래치(L5)는 상기 제 1 제어 신호가 "1"이면 인에이블된다. 상기 래치(L5)는 상기 제 1 제어 신호가 "0"이면 디스에이블된다. 상기 래치(L5)는 인에이블되면 1-샘플 지연 회로로 작동한다. 상기 래치(L5)가 디스에이블되면, 상기 래치(L5)에 의해 유지된 신호는 업데이트되지 않도록 억제된다. 상기 스위치(SW5)는, 상기 일시적 결정 회로(8L)로부터 인입된 상기 제 2 제어 신호에 응답하여, 상기 래치(L5)의 출력 신호와 상기 DC 제거 회로(4E)의 출력 신호 중 하나를 선택한다. 상기 스위치(SW5)는 상기 선택된 신호를 상기 승산기(8F)로 전송한다.
도 10에 도시된 바와 같이, 상기 오차 계산 회로(8M)는, 스위치(420)와, 신호 생성기(421, 422, 423)와, 감산기(424, 425, 426)와, 래치(427, 428, 429)를 포함한다. 상기 감산기(424, 425, 426)의 제 1 입력 단자는 상기 파형 등화 회로(4) 내의 가산기(4K)의 출력 단자에 접속된다. 상기 감산기((424, 425, 426)의 제 2 입력 단자는 각각 상기 신호 생성기(421, 422, 423)의 출력 단자에 접속된다. 상기 감산기의 출력 단자는 상기 래치(427)의 입력 단자에 접속된다. 상기 래치(427)의 출력 단자는 상기 스위치(420)의 제 1 의 고정 접점에 접속된다. 상기 감산기(425)의 출력 단자는 상기 래치(428)의 입력 단자에 접속되고, 또한 상기 스위치(420)의 제 2 의 고정 접점에 접속된다. 상기 래치(428)의 출력 단자는 상기 스위치(420)의 제 3 의 고정 접점에 접속된다. 상기 감산기(426)의 출력 단자는 상기 래치(429)의 입력 단자에 접속된다. 상기 래치(429)의 출력 단자는 상기 스위치(420)의 제 4 의 고정 접점에 접속된다. 상기 래치(427, 428, 429(는 상기 일시적 결정 회로(8L)의 제 1 출력 단자에 접속된 인에이블 단자를 갖는다. 상기 스위치(420)는 제어 단자를 갖는다. 상기 스위치(420)는 또한 그의 제어 단자에 인가된 신호에 응답하여 상기 제 1 내지 제 4의 고정 접점 중 하나에 접속되는 가동(movable) 접점을 갖는다. 상기 스위치(420)의 제어 단자는 상기 일시적 결정 회로(8L)의 상기 제 3 출력 단자에 접속된다.
상기 신호 생성기(421)는 "+1"인 소정의 이상 레벨에 대응하는 신호를 생성한다. 상기 신호 생성기(421)는 상기 "+1" 레벨 신호를 상기 감산기(424)로 출력한다. 상기 감산기(424)는 상기 파형 등화된 신호, 즉, 상기 파형 등화 회로(4) 내의 상기 가산기(4K)의 출력 신호를 수신한다. 상기 감산기(424)는, 상기 파형 등화된 신호에서 상기 "+1" 레벨 신호를 감산한 것에 대응하는, 즉, 상기 파형 등화된 신호와 상기 "+1" 레벨 신호 사이의 진폭 오차(차이)에 대응하는 신호를 생성하고 출력한다. 상기 래치(427)는, 상기 시스템 클럭 신호에 응답하여 상기 감산기(424)의 출력 신호를 주기적으로 샘플링하고 유지한다. 상기 래치(427)는 상기 유지된 신호를 상기 스위치(420)의 제 1 의 고정 접점으로 출력한다. 상기 래치(427)는 상기 일시적 결정 회로(8L)로부터 인에이블 신호로서 상기 제 1 제어 신호를 수신한다. 상기 래치(427)는 상기 일시적 결정 회로(8L)로부터 인입된 상기 인에이블 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 상기 래치(427)는 상기 인에이블 신호가 "1"이면 인에이블된다. 상기 래치(427)는 상기 인에이블 신호가 "0"이면 디스에이블된다. 상기 래치(427)는 인에이블되면 1-샘플 지연 회로의 역할을 한다. 상기 래치(427)가 디스에이블되면, 상기 래치(427)에 의해 유지된 신호는 업데이트되는 것이 억제된다.
상기 신호 생성기(422)는 "0"인 소정의 이상 레벨에 대응하는 신호를 생성한다. 상기 신호 생성기(422)는 상기 "0" 레벨 신호를 상기 감산기(425)로 출력한다. 상기 감산기(425)는 상기 파형 등화된 신호, 즉, 상기 파형 등화 회로(4) 내의 상기 가산기(4K)의 출력 신호를 수신한다. 상기 감산기(425)는, 상기 파형 등화된 신호에서 상기 "0" 레벨 신호를 감산한 것에 대응하는, 즉, 상기 파형 등화된 신호와 상기 "0" 레벨 신호 사이의 진폭 오차(차이)에 대응하는 신호를 생성하고 출력한다. 상기 감산기(425)의 출력 신호는 상기 래치(428)에 인가되고 또한 상기 스위치(420)의 제 2 의 고정 접점에 인가된다. 상기 래치(428)는, 상기 시스템 클럭 신호에 응답하여 상기 감산기(425)의 출력 신호를 주기적으로 샘플링하고 유지한다. 상기 래치(428)는 상기 유지된 신호를 상기 스위치(420)의 제 3 의 고정 접점으로 출력한다. 상기 래치(428)는 상기 일시적 결정 회로(8L)로부터 인에이블 신호로서 상기 제 1 제어 신호를 수신한다. 상기 래치(428)는 상기 일시적 결정 회로(8L)로부터 인입된 상기 인에이블 신호에 응답하여 선택적으로 인에이블되거나 디스에이블된다. 상기 래치(428)는 상기 인에이블 신호가 "1"이면 인에이블된다. 상기 래치(428)는 상기 인에이블 신호가 "0"이면 디스에이블된다. 상기 래치(428)는 인에이블되면 1-샘플 지연 회로의 역할을 한다. 상기 래치(428)가 디스에이블되면, 상기 래치(428)에 의해 유지된 신호는 업데이트되는 것이 억제된다.
상기 신호 생성기(423)는 "-1"인 소정의 이상 레벨에 대응하는 신호를 생성한다. 상기 신호 생성기(423)는 상기 "-1" 레벨 신호를 상기 감산기(426)로 출력한다. 상기 감산기(426)는 상기 파형 등화된 신호, 즉, 상기 파형 등화 회로(4) 내의 상기 가산기(4K)의 출력 신호를 수신한다. 상기 감산기(426)는, 상기 파형 등화된 신호에서 상기 "-1" 레벨 신호를 감산한 것에 대응하는, 즉, 상기 파형 등화된 신호와 상기 "-1" 레벨 신호 사이의 진폭 오차(차이)에 대응하는 신호를 생성하고 출력한다. 상기 래치(429)는, 상기 시스템 클럭 신호에 응답하여 상기 감산기(426)의 출력 신호를 주기적으로 샘플링하고 유지한다. 상기 래치(429)는 상기 유지된 신호를 상기 스위치(420)의 제 4 의 고정 접점으로 출력한다. 상기 래치(429)는 상기 일시적 결정 회로(8L)로부터 인에이블 신호로서 상기 제 1 제어 신호를 수신한다. 상기 래치(429)는 상기 일시적 결정 회로(8L)로부터 인입된 상기 인에이블 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 상기 래치(429)는 상기 인에이블 신호가 "1"이면 인에이블된다. 상기 래치(429)는 상기 인에이블 신호가 "0"이면 디스에이블된다. 상기 래치(429)는 인에이블되면 1-샘플 지연 회로의 역할을 한다. 상기 래치(429)가 디스에이블되면, 상기 래치(429)에 의해 유지된 신호는 업데이트되는 것이 억제된다.
상기 스위치(420)의 가동 접점은 상기 일시적 결정 회로(8L)로부터 출력된 상기 제 3 제어 신호(스위치 제어 신호)에 응답하여 상기 제 1 내지 제 4 접점 중 하나와 접속된다. 따라서, 상기 스위치(420)는 상기 스위치 제어 신호에 응답하여 상기 장치(425, 427, 428, 429)의 출력 신호 중 하나를 선택한다. 상기 스위치(420)는 상기 선택된 신호를 진폭 오차 신호로서 상기 승산기(8B, 8C, 8D, 8E, 8F)에 전송한다.
상기 일시적 결정 회로(8L)의 동작 및 상기 오차 계산 회로(8M)의 동작을 앞으로 설명한다. 상기 일시적 결정 회로(8L)는 상기 오차 계산 회로(8M) 내의 상기 스위치(420)에 대한 제어 신호를 생성한다. 상기 스위치(420)에 대한 제어 신호는 네 가지 다른 상태 중에서 변화한다. 상기 제어 신호의 제 1 상태는, 현 샘플링 모멘트에서, 상기 현 샘플링 모멘트를 바로 앞서는 샘플링 모멘트에서의 신호 샘플의 레벨이 "+1"로 결정되는 조건에 대응한다. 이 경우, 상기 스위치(420)는 제어되어 상기 래치(427)의 출력 신호를 선택한다. 상기 제어 신호의 제 2 상태는, 현 샘플링 모멘트에서, 상기 현 샘플링 모멘트를 바로 앞서는 샘플링 모멘트에서의 신호 샘플의 레벨이 "0"으로 결정되는 조건에 대응한다. 이 경우, 상기 스위치(420)는 제어되어 상기 래치(428)의 출력 신호를 선택한다. 상기 제어 신호의 제 3 상태는, 현 샘플링 모멘트에서, 상기 현 샘플링 모멘트를 바로 앞서는 샘플링 모멘트에서의 신호 샘플의 레벨이 "-1"로 결정되는 조건에 대응한다. 이 경우, 상기 스위치(420)는 제어되어 상기 래치(429)의 출력 신호를 선택한다. 상기 제어 신호의 제 4 상태는, 현 샘플링 모멘트에서, 상기 현 샘플링 모멘트에서의 신호 샘플의 레벨이 "0"으로 결정되는 반면, 상기 현 샘플링 모멘트를 바로 앞서는 샘플링 모멘트에서의 신호 샘플의 레벨이 결정되지 않는 조건에 대응한다. 이 경우, 상기 스위치(420)는 제어되어 상기 감산기(425)의 출력 신호를 선택한다.
도 7을 참고로, 모멘트(1)에서, 상기 현 신호 샘플의 레벨은 결정되지 않는다. 상기 현 신호 샘플의 신호 레벨은 "0" 또는 "+1"로 예상된다. 모멘트(2)에서, 상기 현 신호 샘플의 레벨은 상기 기준 값을 음의 방향으로 초과하여, 상기 모멘트(1)에서의 상기 신호 샘플의 레벨은 "+1"로 결정된다. 이 때, 상기 스위치(420)는 상기 일시적 결정 회로(8L)로부터 출력된 상기 스위치 제어 신호에 응답하여 상기 래치(427)의 출력 신호를 선택한다.
상기 현 신호 샘플의 레벨이 상기 기준 값을 음의 방향으로 초과하지 않고, 상기 모멘트(2)에서 "0"에 가깝다면, 상기 현 신호 샘플의 레벨이 "0"으로 결정되는 반면 상기 모멘트(1)에서의 신호 샘플의 레벨은 결정되지 않고 잔존한다. 이 경우, 상기 스위치(420)는 상기 일시적 결정 회로(8L)로부터 출력된 상기 스위치 제어 신호에 응답하여 상기 감산기(425)의 출력 신호를 선택한다.
상기 현 신호 샘플의 레벨이 상기 기준 값을 음의 방향으로 초과하지 않고 상기 모멘트(2)에서 "+1"에 가깝다면, 상기 모멘트(1)에서의 상기 신호 샘플의 레벨은 "0"으로 결정된다. 이 경우, 상기 스위치(420)는 상기 일시적 결정 회로(8L)로부터 출력된 상기 스위치 제어 신호에 응답하여 상기 래치(428)의 출력 신호를 선택한다.
상기 현 샘플링 모멘트에 바로 앞서는 샘플링 모멘트에서 신호 샘플의 레벨이 "-1"로 결정되는 경우, 상기 스위치(420)는 상기 일시적 결정 회로(8L)로부터 출력된 상기 스위치 제어 신호에 응답하여 상기 래치(429)의 출력 신호를 선택한다.
상기 일시적 결정 회로(8L)의 동작 및 상기 유지 및 선택 회로(8A)의 동작을 앞으로 설명한다. 상기 일시적 결정 회로(8L)는 상기 유지 및 선택 회로(8A) 내의 상기 스위치(SW1, SW2, SW3, SW4, SW5)에 대한 제어 신호를 생성한다. 상기 스위치(SW1, SW2, SW3. SW4, SW5)에 대한 제어 신호는 두 가지 다른 상태로 변화할 수 있다. 상기 제어 신호의 제 1 상태는, 상기 현 샘플링 모멘트에서, 상기 현 샘플링 모멘트에 바로 앞서는 샘플링 모멘트에서의 신호 샘플의 레벨이 "+1", "0", "-1"로 결정되는 조건에 대응한다. 이 경우, 상기 스위치(SW1, SW2, SW3, SW4, SW5)는 제어되어 상기 래치(L1, L2, L3, L4, L5)의 출력 신호를 선택한다. 따라서, 상기 스위치(420)가 상기 오차 계산 회로(8M)에서 상기 래치(427, 428, 429)의 출력 신호 중 하나를 선택하면, 상기 스위치(SW1, SW2, SW3, SW4, SW5)는 상기 래치(L1, L2, L3, L4, L5)의 출력 신호를 선택한다. 상기 제어 신호의 제 2 상태는, 상기 현 샘플링 모멘트에서, 상기 현 샘플링 모멘트에서의 신호 샘플이 레벨이 "0"으로 결정되는 반면, 상기 현 샘플링 모멘트에 바로 앞서는 샘플링 모멘트에서의 신호 샘플의 레벨이 결정되지 않고 잔존하는 조건에 대응한다. 이 경우, 상기 스위치(SW1, SW2, SW3, SW4, SW5)는 제어되어 상기 장치(4A, 4B, 4C, 4D, 4E)의 출력 신호를 선택한다. 따라서, 상기 스위치(420)가 상기 오차 계산 회로(8M)의 감산기(425)의 출력 신호를 선택하면, 상기 스위치(SW1, SW2, SW3, SW4, SW5)는 상기 장치(4A, 4B, 4C, 4D, 4E)의 출력 신호를 선택한다.
도 8의 제어 회로(8)에서, 상기 장치(8B, 8C, 8D, 8E, 8F)는 상기 유지 및 선택 회로(8A)의 각 출력 신호와 상기 오차 계산 회로(8M)로부터 인입되는 상기 진폭 오차 신호를 승산한다. 상기 승산기(8B, 8C, 8D, 8E, 8F)는 상기 승산된 신호를 각각 저역 통과 필터(8G, 8H, 8I, 8J, 8K)로 출력한다. 상기 저역 통과 필터(8G, 8H, 8I, 8J, 8K)는 상기 승산기(8B, 8C, 8D, 8E, 8F)의 출력 신호를 각각 상기 탭 계수를 나타내는 신호로 처리한다. 상기 저역 통과 필터(8G, 8H, 8I, 8J, 8K)는 상기 탭 계수 신호를 각각 상기 파형 등화 회로(4) 내의 상기 승산기(4F, 4G, 4H, 4I, 4J)로 출력한다.
실시예가 모두 실행되었다. 상기 실시예에서, 도 11에 도시된 조건을 갖는 디지털 정보 신호를 나타내는 아날로그 신호는 도 2의 자동 등화 시스템으로 입력된다. 도 11에서, 횡 좌표(abscissa)는 시간 도메인으로 배열된 샘플링 모멘트를 나타내고, 종 좌표(ordinate)는 신호 샘플의 레벨을 나타낸다. 상기 입력 아날로그 신호는 도 2의 상기 자동 등화 시스템에 의해 상기 파형 등화 회로(4)의 출력 단자에 나타나는 파형 등화된 신호로 처리된다. 도 12는 상기 파형 등화된 신호의 조건을 도시한다. 도 12에서, 상기 횡 좌표는 시간 도메인으로 배열된 샘플링 모멘트를 나타내고, 상기 종 좌표는 신호 샘플의 레벨을 나타낸다. 도 12에 도시한 바와 같이, 상기 파형 등화된 신호의 샘플은 "+1", "0", "-1"에 대응하는 세 가지 다른 레벨로 수렴된다.
도 18은 도 3의 일시적 결정 회로(13)의 예를 도시한다. 상기 도 18의 일시적 결정 회로(13)는, 매트릭스 회로(13A)와, 래치(13B, 13C, 13D, 13E)와, 신호 생성기(13F, 13G)를 포함한다. 상기 매트릭스 회로(13A)는 입력 단자(IN1, IN2, IN3, IN4, IN5)와, 출력 단자(OUT1, OUT2, OUT3)를 포함한다. 상기 매트릭스 회로(13A)의 입력 단자(IN1)는 상기 지연 회로(11)의 출력 단자에 접속된다. 또한, 상기 래치(13E)의 입력 단자는 상기 지연 회로(11)의 출력 단자에 접속된다. 상기 매트릭스 회로(13A)의 입력 단자(IN4, IN5)는 각각, 상기 신호 생성기(13F, 13G)의 출력 단자에 접속된다. 상기 매트릭스 회로(13A)의 출력 단자(OUT1, OUT2, OUT3)는 각각 상기 래치(13B, 13C, 13D)의 입력 단자에 접속된다.
도 18에 도시한 바와 같이, 상기 스위치(144)는 제 1 및 제 2 서브 스위치(144A, 144B)를 포함한다. 상기 래치(13B)의 출력 단자는 상기 서브 스위치(144B)의 제어 단자에 접속된다. 상기 래치(13C)의 출력 단자는 상기 래치(145)의 인에이블 단자에 접속된다. 상기 래치(13D)의 출력 단자는 상기 매트릭스 회로(13A)의 입력 단자(IN3)와 상기 서브 스위치(144A)의 제어 단자에 접속된다. 상기 래치(13D)는 상기 매트릭스 회로(13A)의 출력 단자(OUT1)에 접속된 인에이블 단자를 갖는다. 상기 래치(13E)의 출력 단자는 상기 매트릭스 회로(13A)의 입력 단자(IN2)에 접속된다. 상기 래치(13E)는 상기 매트릭스 회로(13A)의 출력 단자(OUT2)에 접속된 인에이블 단자에 접속된다.
상기 신호 생성기(13F)는 상기 매트릭스 회로(13A)의 입력 단자에 소정의 양(positive)의 임계 값(TH:양의 기준 값)을 나타내는 신호를 출력한다. 상기 신호 생성기(13G)는 상기 매트릭스 회로(13A)의 입력 단자(IN5)에 소정의 음의 임계 값(-TH:음의 기준 값)을 나타내는 신호를 출력한다.
이제, 문자 "in1"은 상기 매트릭스 회로(13A)의 입력 단자(IN1)에 인가되는 신호, 즉, 상기 지연 회로(11)의 출력 신호에 의해 나타나는 값을 가리킨다. 문자 "in2"는 상기 매트릭스 회로(13A)의 입력 단자(IN2)에 인가되는 신호, 즉, 상기 래치(13E)의 출력 신호에 의해 나타나는 값을 가리킨다. 문자 "in3"은 상기 매트릭스 회로(13A)의 입력 단자(IN3)에 인가되는 신호, 즉, 상기 래치(13D)의 출력 신호에 의해 나타나는 값을 가리킨다. 문자 "out1"은 상기 매트릭스 회로(13A)의 출력 단자(OUT1)에서 나타내는 신호의 논리 상태를 가리킨다. 문자 "out2"은 상기 매트릭스 회로(13A)의 출력 단자(OUT2)에서 나타내는 신호의 논리 상태를 가리킨다. 문자 "out3"은 상기 매트릭스 회로(13A)의 출력 단자(OUT3)에서 나타내는 신호의 논리 상태를 가리킨다.
상기 매트릭스 회로(13A)는 그에 입력되는 신호와 그로부터 출력되는 신호 사이에서 다음의 관계를 보이도록 고안된다. "in3"이 "1"이고, "in1"〈"in2"인 경우, "out1"이 "0"이고, "out2"가 "1"이며, "out3"이, 논리 상태가 바로 앞선 샘플 간격에서 가능한 것과 동일함을 나타내는 "Qn-1"이다. "in3"이 "1"이고, "in1"〉"in2"+TH 인 경우, "out1"이 "1"이고, "out2"가 "1"이며, "out3"이 "0"이다. "in3"이 "1"이고, "in2"≤"in1"≤"in2"+TH 인 경우, "out1"이 "0"이고, "out2"가 "0"이며, "out3"이 "Qn-1"이다. "in3"이 "0"이고, "in1"〉"in2"인 경우, "out1"이 "0"이고, "out2"가 "1"이며, "in3"이 "Qn-1"이다. "in3"이 "0"이고, "in1"〈"in2"-TH 인 경우, "out1"이 "1"이고, "out2"가 "1"이며, "out3"이 "1"이다. "in3"이 "0"이고, "in2"≥"in2"-TH 인 경우, "out1"이 "0"이고, "out2"이 "0"이며, "out3"이 "Qn-1"이다.
상기 래치(13B)는 상기 매트릭스 회로(13A)의 출력 단자(OUT1)로부터 신호를 수신하고, 그 수신된 신호를 상기 시스템 클럭 신호에 응답하여 주기적으로 샘플링하고 유지한다. 상기 래치(13B)는 1-샘플 지연 회로로서의 역할을 한다. 상기 래치(13B)로부터의 출력 신호는 상기 서브 스위치(144B)의 제어 단자에 인가된다.
상기 래치(13C)는 상기 매트릭스 회로(13A)의 출력 단자(OUT2)로부터 신호를 수신하고, 그 수신된 신호를 상기 시스템 클럭 신호에 응답하여 주기적으로 샘플링하고 유지한다. 상기 래치(13C)는 1-샘플 지연 회로의 역할을 한다. 상기 래치(13C)로부터의 출력 신호는 상기 래치(145)의 인에이블 단자에 인가된다.
상기 래치(13D)는 상기 매트릭스 회로(13A)의 출력 단자(OUT3)로부터 신호를 수신하고, 그 수신된 신호를 상기 시스템 클럭 신호에 응답하여 주기적으로 샘플링하고 유지한다. 상기 래치(13D)는 상기 매트릭스 회로(13A)의 출력 단자(OUT1)로부터의 신호를 인에이블 신호로 수신한다. 상기 래치(13D)는 상기 인에이블 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 일반적으로, 상기 래치(13D)는 상기 인에이블 신호가 "1"이면 인에이블되고, 상기 인에이블 신호가 "0"이면 디스에이블된다. 상기 래치(13D)는 인에이블되면 1-샘플 지연 회로의 기능을 한다. 상기 래치(13D)가 디스에이블되면, 상기 래치(13D)에 의해 유지된 신호는 업데이트되는 것이 방지된다. 상기 래치(13D)의 출력 신호는 상기 서브 스위치(144A)의 제어 단자와 상기 매트릭스 회로(13A)의 입력 단자(IN3)에 인가된다.
상기 래치(13E)는 상기 지연 회로(11)의 출력 신호를 수신하고, 그 수신된 신호를 상기 시스템 클럭 신호에 응답하여 주기적으로 샘플링하고 유지한다. 상기 래치(13E)는 상기 매트릭스 회로(13A)의 출력 단자(OUT2)로부터 신호를 인에이블 신호로서 수신한다. 상기 래치(13E)는 상기 인에이블 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 일반적으로, 상기 래치(13E)는 상기 인에이블 신호가 "1"이면 인에이블되고, 상기 인에이블 신호가 "0"이면 디스에이블된다. 상기 래치(13E)는 인에이블되면 1-샘플 지연 회로의 기능을 한다. 상기 래치(13E)가 디스에이블되면, 상기 래치(13E)에 유지되는 신호는 업데이트되는 것이 억제된다. 상기 래치(13E)의 출력 신호는 상기 매트릭스 회로(13A)의 입력 단자(IN2)에 인가된다.
상기 서브 스위치(144A)의 입력측은 각각, 상기 인버터(142)와 래치(145)의 출력 단자에 접속된다. 상기 서브 스위치(144A)의 출력측은 상기 서브 스위치(144B)의 입력측에 접속된다. 상기 서브 스위치(144B)의 다른 입력측은 상기 신호 생성기(143)의 출력 단자에 접속된다. 상기 서브 스위치(144A)는 상기 래치(13D)의 출력 신호에 응답하여 상기 인버터(142)의 출력 신호와 상기 래치(145)의 출력 신호중 하나를 선택한다. 특히, 상기 서브 스위치(144A)는, 상기 래치(13D)의 출력 신호가 "1"이면, 상기 래치(145)의 출력 신호를 선택한다. 상기 서브 스위치는, 상기 래치(13D)의 출력 신호가 "0"이면, 상기 래치(145)의 출력 신호를 선택한다. 상기 서브 스위치(144A)는 상기 선택된 신호를 상기 서브 스위치(144B)에 전송한다. 상기 서브 스위치(144B)는 상기 래치(13B)의 출력 신호에 응답하여 상기 서브 스위치(144A)의 출력 신호와 상기 신호 생성기(143)의 출력 신호 중 하나를 선택한다. 특히, 상기 서브 스위치(144B)는 상기 래치(13B)의 출력 신호가 "1"이면 상기 서브 스위치(144A)의 출력 신호를 선택한다. 상기 서브 스위치(144B)는 상기 래치(13B)의 출력 신호가 "0"이면 상기 신호 생성기(143)의 출력 신호를 선택한다. 상기 서브 스위치(144B)는 상기 선택된 신호를 상기 D/A 변환기(15)로 전송한다.
도 19는 도 8의 일시적 결정 회로(8L)의 예를 도시한다. 상기 도 19의 일시적 결정 회로(8L)는, 매트릭스 회로(8P)와, 래치(8Q, 8R)와, OR 게이트(8S)와, 신호 생성기(8T, 8U)를 포함한다. 상기 매트릭스 회로(8P)는 입력 단자(IN1, IN2, IN3, IN4, IN5)와, 출력 단자(OUT1, OUT2, OUT3, OUT4)를 갖는다. 상기 매트릭스 회로(8P)의 입력 단자(IN1)는 상기 파형 등화 회로(4)의 출력 단자에 접속된다. 또한, 상기 래치(8R)의 입력 단자는 상기 파형 등화 회로(4)의 출력에 접속된다. 상기 매트릭스 회로(8P)의 입력 단자(IN4, IN5)는 각각, 상기 신호 생성기(8T, 8U)의 출력 단자에 접속된다. 상기 매트릭스 회로(8P)의 출력 단자(OUT1)는 상기 래치(8Q)의 인에이블 단자에 접속된다. 상기 매트릭스 회로(8P)의 출력 단자(OUT2)는 상기 래치(8R)의 인에이블 단자에 접속되고, 또한, 상기 래치(427, 428, 429)의 인에이블 단자에 접속된다. 또한, 상기 매트릭스 회로(8P)의 출력 단자(OUT2)는 상기 유지 및 선택 회로(8A) 내의 래치(L1 내지 L5)의 인에이블 단자에 접속된다. 상기 매트릭스 회로(8P)의 출력 단자(OUT3)는 상기 래치(8Q)의 입력 단자에 접속된다. 상기 래치(8Q)의 출력 단자는 상기 매트릭스 회로(8P)의 입력 단자(IN3)에 접속된다. 상기 래치(8R)의 출력 단자는 상기 매트릭스 회로(8P)의 입력 단자(IN2)에 접속된다.
상기 매트릭스 회로(8P)의 출력 단자(OUT4)는 상기 스위치(420)의 제어 단자에 접속된 두 비트를 갖는다. 상기 매트릭스 회로(8P)의 출력 단자(OUT4)의 두 비트는 각각, 상기 OR 게이트(8S)의 두 입력 단자에 접속된다. 상기 OR 게이트(8S)의 출력 단자는 상기 유지 및 선택 회로(8A) 내의 스위치(SW1 내지 SW5)의 제어 단자에 접속된다.
상기 신호 생성기(8T)는 상기 매트릭스 회로(8P)의 입력 단자(IN4)로 소정의 양의 임계 값(양의 기준 값:TH)을 나타내는 신호를 출력한다. 상기 신호 생성기(8U)는 상기 매트릭스 회로(8P)의 입력 단자(IN5)로 소정의 음의 임계 값(음의 기준 값:-TH)을 나타내는 신호를 출력한다.
문자 "in1"는 상기 매트릭스 회로(8P)의 입력 단자(IN1)에 인가된 신호, 즉, 상기 파형 등화 회로(4)의 출력 신호에 의해 나타내어진 값을 나타낸다. 문자 "in2"는 상기 매트릭스 회로(8P)의 입력 단자(IN2)에 인가된 신호, 즉, 상기 래치(8R)의 출력 신호에 의해 나타내어진 값을 나타낸다. 문자 "in3"는 상기 매트릭스 회로(8P)의 입력 단자(IN3)에 인가된 신호, 즉, 상기 래치(8Q)의 출력 신호의 논리 상태를 나타낸다. 문자 "out1"은 상기 매트릭스 회로(8P)의 출력 단자(OUT1)에서 나타나는 신호의 논리 상태를 가리킨다. 문자 "out2"는 상기 매트릭스 회로(8P)의 출력 단자(OUT2)에서 나타나는 신호의 논리 상태를 가리킨다. 문자 "out3"은 상기 매트릭스 회로(8P)의 출력 단자(OUT3)에서 나타나는 신호의 논리 상태를 가리킨다. 문자 "out4"는 상기 매트릭스 회로(8P)의 출력 단자(OUT4)에서 나타나는 신호의 논리 상태를 가리킨다.
상기 매트릭스 회로(8P)는, 그로 입력되는 신호와 그로부터 출력되는 신호 사이에서 다음의 관계를 보이도록 고안된다. "in3"이 "1"이고, "in1"〈"in2"인 경우, "out1"이 "0"이고, "out2"가 "1"이며, "out4"가 "10"이고, "out3"이, 논리 상태가 바로 앞선 샘플 간격에서 가능한 것과 동일함을 나타내는 "Qn-1"이다. "in3"이 "1"이고, "in1"〉"in2"+TH 인 경우, "out1"이 "1"이고, "out2"가 "1"이며, "out4"가 "11"이고, "out3"이 "0"이다. "in3"이 "1"이고, "in2"≤"in1"≤"in2"+TH 인 경우, "out1"이 "0"이고, "out2"가 "0"이며, "out4"가 "0"이고, "out3"이 "Qn-1"이다. "in3"이 "0"이고, "in1"〉"in2"인 경우, "out1"이 "0"이고, "out2"가 "1"이며, "out4"가 "10"이고, "in3"이 "Qn-1"이다. "in3"이 "0"이고, "in1"〈"in2"-TH 인 경우, "out1"이 "1"이고, "out2"가 "1"이며, "out4"가 "1"이고, "out3"이 "1"이다. "in3"이 "0"이고, "in2"≥"in2"-TH 인 경우, "out1"이 "0"이고, "out2"이 "0"이며, "out4"가 "0"이고, "out3"이 "Qn-1"이다.
상기 래치(8Q)가 상기 매트릭스 회로(8P)의 출력 단자로부터 상기 신호를 수신하고, 상기 시스템 클럭 신호에 응답하여 상기 수신된 신호를 주기적으로 샘플링하고 유지한다. 상기 래치(8Q)는 상기 매트릭스 회로(8P)의 출력 단자(OUT1)로부터 상기 신호를 인에이블 신호로 수신한다. 상기 래치(8Q)는 상기 인에이블 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 일반적으로, 상기 래치(8Q)는, 상기 인에이블 신호가 "1"이면 인에이블되고, 상기 인에이블 신호가 "0"이면 디스에이블된다. 상기 래치(8Q)는 인에이블되면 1-샘플 지연 회로로 기능한다. 상기 래치(8Q)가 디스에이블되면, 상기 래치(8Q)에 의해 유지된 신호는 업데이트되는 것이 억제된다. 상기 래치(8Q)의 출력 신호는 상기 매트릭스 회로(8P)의 입력 단자(IN3)에 인가된다.
상기 래치(8R)는 상기 파형 등화 회로(4)의 출력 신호를 수신하고, 그 수신된 신호를 상기 시스템 클럭 신호에 응답하여 주기적으로 샘플링하고 유지한다. 상기 래치(8R)는 상기 매트릭스 회로(8P)의 출력 단자(OUT2)로부터의 신호를 인에이블 신호로 수신한다. 상기 래치(8R)는 상기 인에이블 신호에 응답하여 선택적으로 인에이블되고 디스에이블된다. 일반적으로, 상기 래치(8R)는, 상기 인에이블 신호가 "1"이면 인에이블되고, 상기 인에이블 신호가 "0"이면 디스에이블된다. 상기 래치(8R)는 인에이블되면 1-샘플 지연 회로로 기능한다. 상기 래치(8R)가 디스에이블되면, 상기 래치(8R)에 의해 유지된 신호는 업데이트되는 것이 억제된다. 상기 래치(8R)의 출력 신호는 상기 매트릭스 회로(8P)의 입력 단자(IN2)에 인가된다.
상기 매트릭스 회로(8P)의 출력 단자(OUT2)로부터의 신호는 상기 래치(427, 428, 429)에 인에이블 신호로 인입된다. 또한, 상기 매트릭스 회로(8P)의 출력 단자(OUT2)로부터의 신호는 상기 유지 및 선택 회로(8A) 내의 래치(L1 내지 L5)에 인입된다.
상기 매트릭스 회로(8P)의 출력 단자(OUT4)로부터의 신호는 스위치 제어 신호로 상기 스위치(420)에 인입된다. 상기 스위치 제어 신호가 "1"이면, 상기 스위치(420)는 제어되어 상기 래치(429)의 출력 신호를 선택한다. 상기 스위치 제어 신호가 "10"이면, 상기 스위치(420)는 제어되어 상기 래치(428)의 출력 신호를 선택한다. 상기 스위치 제어 신호가 "11"이면, 상기 스위치(420)는 제어되어 상기 래치(427)의 출력 신호를 선택한다. 상기 스위치 제어 신호가 "0"이면, 상기 스위치(420)는 제어되어 상기 감산기(425)의 출력 신호를 선택한다(도 10 참조).
상기 매트릭스 회로(8P)의 출력 단자(OUT4)로부터의 신호의 두 비트는 각각, 상기 OR 게이트(8S)의 입력 단자에 인가된다. 상기 장치(8S)는 상기 매트릭스 회로(8P)의 출력 단자(OUT4)로부터의 신호의 두 비트 사이의 OR 동작을 실행한다. 상기 OR 게이트(8S)는 결과 신호를 상기 유지 및 선택 회로(8A) 내의 스위치(SW1 내지 SW5)의 제어 단자에 출력한다. 상기 OR 게이트(8S)의 출력 신호가 "1"이면, 상기 스위치(SW1 내지 SW5)는 상기 래치(L1 내지 L5)의 출력 신호를 선택한다. 상기 OR 게이트(8S)의 출력 신호가 "0"이면, 상기 스위치(SW1 내지 SW5)는 상기 장치(4A 내지 4E)의 출력 신호를 선택한다.
(제 2 실시예)
도 13은 본 발명의 제 2 실시예에 따른 잡음 감소 회로를 도시한다. 상기 도 13의 잡음 감소 회로는, 등화 회로(601)와, 지연 회로(602)와, 일시적 결정 회로(603)와, NR 계산 회로(604)와, 패턴 탐색 회로(pattern search circuit:605)와, 시프트 레지스터(606, 607)를 포함한다.
상기 등화 회로(601)의 입력 단자는 전치증폭기(601C)를 통해 자기 헤드(601B)에 접속된다. 상기 자기 헤드(601B)는 자기 테이프(601A)를 주사한다. 저역 통과 필터는 상기 전치증폭기(601C)와 상기 등화기(60) 사이에 제공됨에 유의해야 한다. 상기 등화기(601)의 출력 단자는 상기 지연 회로(602)의 입력 단자에 접속되고, 또한, 상기 일시적 결정 회로(603)의 입력 단자에 접속된다. 또한, 상기 등화 회로(601)의 출력 단자는 상기 시프트 레지스터(607)에 접속된다. 상기 지연 회로(602)의 출력 단자는 상기 NR 계산 회로(604)의 제 1 입력 단자에 접속된다. 상기 NR 계산 회로(604)의 제 2 입력 단자는 상기 시프트 레지스터(607)에 접속된다. 상기 NR 계산 회로(604)의 출력 단자는 상기 시프트 레지스터(607)에 접속된다. 또한, 상기 NR 계산 회로(604)의 출력 단자는 비터비 회로와 같은 외부 장치(도시하지 않음)에 접속된다. 상기 일시적 결정 회로(603)의 출력 단자는 상기 패턴 탐색 회로(605)와 상기 시프트 레지스터(606)에 접속된다. 상기 패턴 탐색 회로(605)는 상기 시프트 레지스터(606, 607)에 접속된다.
상기 자기 테이프(601A)는 디지털 정보 신호를 포함하는 신호(예를 들어, 디지털 비디오/오디오 신호)를 기억한다. 상기 자기 테이프(601A)에 기억된 신호는 PR(1, 0, -1) 포맷 등의 일부 응답 포맷에 적합하다. 상기 자기 헤드(601B)는 상기 자기 테이프(601A)로부터 신호를 재생한다. 상기 재생된 신호는 상기 자기 헤드(601B)로부터 상기 등화 회로(601)로, 디지털 정보 신호를 나타내는 입력 아날로그 신호로 상기 전치증폭기(601C)를 통해 인입된다. 디지털 정보 신호를 나타내고 전송 라인을 통해 전송되는 신호가 입력 신호로 상기 등화 회로(601)에 인가될 수 있음에 유의해야 한다.
상기 입력 아날로그 신호는 상기 등화 회로(601)에 의해 등화된다. 상기 등화 회로(601)는 디지털 유형이다. 따라서, 상기 등화 회로(601)는 상기 입력 아날로그 신호를 처리하는 아날로그 디지털(A/D) 변환기를 포함한다. 상기 등화 회로(601)의 출력 신호, 즉, 등화된 신호는, 상기 지연 회로(602)와, 상기 일시적 결정 회로(603)와, 상기 시프트 레지스터(607)에 인입된다.
상기 일시적 결정 회로(603)는 도 3 및 도 18의 일시적 결정 회로나 도 8 및 도 19의 일시적 결정 회로와 동일하다. 상기 일시적 결정 회로(603)는 상기 등화 회로(601)의 출력 신호의 모든 샘플의 레벨이 "1", "0", 또는 "-1"에 대응하는지 결정한다. 상기 등화 회로(601)의 출력 신호의 샘플의 레벨이 "1"에 대응하면, 상기 일시적 결정 회로(603)는 소정의 이상 "1" 신호를 상기 패턴 탐색 회로(605)와 상기 시프트 레지스터(606)로 출력한다. 상기 등화 회로(601)의 출력 신호의 샘플의 레벨이 "-1"이면, 상기 일시적 결정 회로(603)는 소정의 이상 "-1" 신호를 상기 패턴 탐색 회로(605)와 상기 시프트 레지스터(606)로 출력한다.
상기 시프트 레지스터(606)는 상기 일시적 결정 회로(603)로부터의 상기 출력 신호의 제 1 의 소정의 수의 계속적인 샘플(비트 또는 1-비트-대응 세그먼트)을 기억한다. 상기 패턴 탐색 회로(605)는 상기 일시적 결정 회로(603)로부터의 출력 신호의 제 2 의 소정의 수의 연속적인 샘플(비트 또는 1-비트-대응 세그먼트)을 기어하는 시프트 레지스터를 포함한다. 상기 제 2 의 소정의 수는 상기 제 1 의 소정의 수보다 현저히 작다. 상기 패턴 탐색 회로(605) 내의 시프트 레지스터에 기억된 비트의 패턴은 현재 비트 패턴으로 언급된다. 상기 패턴 탐색 회로(605)는, 상기 시프트 레지스터(606)의 비트 시퀀스가 과거의 비트 패턴이 현재의 비트 패턴과 동일한지 또는 관련이 있는지 탐색하는 패턴 비교 처리를 행하는 비교기를 포함한다. 상기 패턴 탐색 회로(605)가 상기 시프트 레지스터(606) 내의 그러한 과거의 비트 패턴을 발견하면, 상기 패턴 탐색 회로(605)는 패턴 정합(match) 신호를 상기 시프트 레지스터(607)로 출력한다. 상기 패턴 정합 신호는 상기 시프트 레지스터(606) 내의 앞서 설명한 과거의 비트 패턴을 나타내는 신호 샘플 중 일시적 중앙 신호의 어드레스(위치)를 나타낸다.
상기 시프트 레지스터(607)는 상기 등화기 회로(601)로부터의 출력 신호의 상기 제 1 의 소정의 수의 연속적인 샘플들(비트들, 또는 1-비트-대응 세그먼트들)을 기억한다. 상기 시프트 레지스터(607)의 신호 샘플들은 시간 도메인 및 어드레스에서 상기 시프트 레지스터(606)의 신호 샘플들에 대응한다. 상기 타이밍 일치를 위해, 지연 회로는 상기 등화기 회로(601)와 상기 시프트 레지스터(607) 사이에 제공될 수 있다. 후에 설명하겠지만, 상기 시프트 레지스터(607)의 각 신호 샘플은 정정된 신호 샘플로 대체된다. 상기 시프트 레지스터(607)가 상기 패턴 탐색 회로(605)로부터 상기 패턴 정합 신호를 수신하면, 상기 패턴 정합 신호에 의해 표현된 상기 어드레스에 대응하는 신호 샘플은 상기 시프트 레지스터(607)로부터 판독되어 상기 NR 계산 회로(604)로 인입된다. 상기 시프트 레지스터(607)로 인입된 패턴 정합 신호의 부재 시, 가장 최근의 신호 샘플은 상기 시프트 레지스터(607)로부터 상기 NR 계산 회로(604)로 전송된다.
상기 지연 회로(602)는, 상기 장치(603, 605, 606, 607)의 조합으로 인해 상기 신호 지연에 대응하는 시간만큼 상기 등화 회로(601)의 출력 신호를 지연시킨다. 상기 지연 회로(602)는 상기 NR 계산 회로(604)로 상기 지연된 신호를 출력한다. 상기 지연 회로(602)는, 상기 지연 회로(602)로부터 상기 NR 계산 회로(604)로 인입되는 신호 샘플과 상기 시프트 레지스터(607)로부터 상기 NR 계산 회로(604)로 인입되는 신호 샘플 사이의 시간 일치를 제공한다.
도 14에 도시된 바와 같이, 상기 NR 계산 회로(604)는, 감산기(641)와, 진폭 제한기(limiter:642)와, 감쇠기(643)와, 감산기(644)를 포함한다. 상기 감산기(641)의 제 1 입력 단자는 상기 지연 회로(602)의 출력 단자에 접속된다. 또한, 상기 감산기(644)의 제 1 입력 단자는 상기 지연 회로(602)의 출력 단자에 접속된다. 상기 감산기(641)의 제 2 입력 단자는 상기 시프트 레지스터(607)에 접속된다. 상기 감산기(641)의 출력 단자는 상기 진폭 제한기(642)의 입력 단자에 접속된다. 상기 진폭 제한기(642)의 출력 단자는 상기 감쇠기(643)의 입력 단자에 접속된다. 상기 감쇠기(643)의 출력 단자는 상기 감산기(644)의 제 2 입력 단자에 접속된다. 상기 감산기(644)의 출력 단자는 상기 시프트 레지스터(607)에 접속되고 또한 상기 외부 장치(도시하지 않음)에 접속된다.
상기 감산기(601)는 상기 지연 회로(602)의 출력 신호를 수신한다. 또한, 상기 감산기(641)는 상기 시프트 레지스터(607)의 출력 신호를 수신한다. 상기 감산기(641)는, 상기 지연 회로(602)의 출력 신호에서 상기 시프트 레지스터(607)의 출력 신호를 감산한, 즉, 상기 지연 회로(602)의 출력 신호와 상기 시프트 레지스터(607)의 출력 신호 사이의 차에 대응하는 신호를 생성하고 출력한다. 상기 감산기(641)의 출력 신호는 상기 지연 회로(602)의 출력 신호의 잡음 성분을 나타낸다. 상기 진폭 제한기(642)는 상기 감산기(641)의 출력 신호를 수신한다. 상기 진폭 제한기(642)는 상기 감산기(641)의 출력 신호를 소정의 범위 내로 진폭을 제한하는 처리를 한다. 상기 진폭 제한기(642)는 상기 결과 신호를 상기 감쇠기(643)로 출력한다. 상기 감쇠기(643)는 상기 진폭 제한기(642)의 출력 신호를 소정 비로 감쇠시키는 처리를 한다. 상기 감쇠기(643)는 상기 감쇠된 신호를 정정 신호로서 상기 감산기(644)로 출력한다. 상기 감산기(644)는 상기 지연 회로(602)의 출력 신호를 수신한다. 상기 감산기(644)는, 상기 지연 회로(602)의 출력 신호에서 상기 감쇠기(643)로부터 인입된 정정 신호를 감산한, 즉, 상기 지연 회로(602)의 출력 신호와 상기 감쇠기(643)으로부터 인입된 정정 신호 사이의 차에 대응하는 정정된 신호를 생성한다. 따라서, 상기 감산기(644)는 상기 지연 회로(602)의 출력 신호의 잡음 성분을 감소시키거나 억제시키는 동작을 한다. 상기 정정된 신호는 상기 감산기(644)로부터 상기 시프트 레지스터(607) 및 외부 장치(도시하지 않음)로 출력된다.
상기 시프트 레지스터(607)에서, 상기 감산기(644)의 출력 신호(정정된 신호)의 모든 신호 샘플은, 상기 등화 회로(601)의 출력 신호의 신호 샘플을 대체한다. 다시 말해, 상기 감산기(644)의 출력 신호(정정된 신호)의 모든 신호 샘플은 상기 등화 회로(601)의 출력 신호의 대응 신호 샘플을 다시 기록하여 업데이트를 실행한다.
실시예는 모두 실행되었다. 상기 실시예에서, 도 15에 도시된 조건을 갖는 디지털 정보 신호를 나타내는 아날로그 신호는 도 13의 잡음 감소 회로로 입력된다. 도 15에서, 횡 좌표는 시간 도메인에 배열된 샘플링 모멘트이고, 종 좌표는 신호 샘플의 레벨을 나타낸다. 도 15에 도시된 조건 하에서, 간격(bb1, bb2) 동안의 신호 레벨 분리가 양호(good)한 반면, 간격(aa1, aa2, aa3) 동안의 신호 레벨 분리는 열악(poor)하다. 상기 입력 아날로그 신호는, 도 13의 상기 잡음 감소 회로에 의해 처리되어 상기 NR 계산 회로(604)의 출력 단자에서 나타나는 정정된 신호로 처리된다. 도 16은 상기 정정된 신호의 조건을 도시한다. 도 16에서, 횡 좌표는 시간 도메인의 샘플링 모멘트이고, 종 좌표는 신호 샘플의 레벨이다. 도 16에 도시된 바와 같이, 상기 정정된 신호의 샘플은 "+1", "0", 또는 "-1"에 대응하는 세 가지 상이한 레벨로 수렴된다.
(제 3 실시예)
도 17은 본 발명의 제 3 실시예에 따른 잡음 감소 회로를 도시한다. 도 17의 상기 잡음 감소 회로는, 이하에 기술하는 고안의 변화를 제외하고는, 도 13의 잡음 감소 회로와 동일하다.
도 17의 잡음 감소 회로에서, 상기 일시적 결정 회로(603)는 상기 NR 계산 회로(604)에 직접 접속된다. 상기 NR 계산 회로(604) 내의 감산기(641:도 14 참조)의 제 1 입력 단자가 상기 지연 횔(602)의 출력 신호를 수신하지만, 상기 감산기(641)의 제 2 입력 단자는 상기 일시적 결정 회로(603)의 출력 신호를 수신한다.
종래 기술의 자동 등화 시스템에 비해 교정 및 조정 부분이 보다 간단한 자동 등화 시스템을 제공한다.

Claims (9)

  1. 샘플링 클럭 신호에 응답하여 디지털 정보를 나타내는 아날로그 신호를 주기적으로 샘플링하고, 상기 아날로그 신호의 모든 샘플을 대응 디지털 샘플로 변환시켜 상기 아날로그 신호를 대응 디지털 신호로 변환시키는 아날로그 디지털 변환기와, 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 샘플들 사이의 상관(correlation)에 응답하는 상기 샘플링 클럭 신호의 위상 오차를 검출하는 제 1 수단과, 상기 제 1 수단에 의해 검출된 상기 위상 오차에 응답하여 상기 샘플링 클럭 신호의 주파수를 제어하는 제 2 수단과, 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호를, 파형 등화 처리에 대응하는 가변 필터링 처리를 통해 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호를 필터링된 신호로 변환시키는 가변 필터와, 상기 가변 필터에 의해 생성된 필터링된 신호의 샘플들 사이의 상관에 응답하여 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 진폭 오차를 검출하는 제 3 수단과, 상기 제 3 수단에 의해 검출된 상기 진폭 오차에 응답하여 상기 가변 필터에 의해 실행된 상기 필터링 처리를 제어하는 제 4 수단을 포함하는 자동 등화 시스템으로서, 상기 아날로그 디지털 변환기와, 상기 제 1 수단과, 상기 제 2 수단은 위상 동기 루프를 구성하는 반면, 상기 가변 필터와, 상기 제 3 수단과, 상기 제 4 수단은 상기 위상 동기 루프로부터 분리한 진폭 오차 정정 루프를 구성하는 상기 자동 등화 시스템.
  2. 제 1 항에 있어서, 상기 제 1 수단은, 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 세 연속적인 샘플에 응답한 상기 위상 오차를 검출하는 수단을 포함하는 자동 등화 시스템.
  3. 제 1 항에 있어서, 상기 제 1 수단에 의해 검출된 상기 샘플링 클럭 신호의 상기 위상 오차는 상기 아날로그 신호에 관해 한정된 자동 등화 시스템.
  4. 제 1 항에 있어서, 상기 제 1 수단은, 기준 레벨과 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 모든 샘플의 레벨을 비교하는 수단과, 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호에 응답하여 상기 기준 레벨을 적절히 변화시키는 수단과, 상기 레벨 비교의 결과에 응답하여 상기 위상 오차를 검출하는 수단을 포함하는 자동 등화 시스템.
  5. 입력 신호에 관해 최대 가능(maximum likelihood)에 응답하여 디지털 정보를 나타내는 상기 입력 신호의 모든 샘플의 레벨을 결정하는 제 1 수단과, 상기 제 1 수단에 의해 결정된 상기 레벨에 응답하여 이상(ideal) 신호를 생성하는 제 2 수단과, 상기 제 2 수단에 의해 생성된 상기 이상 신호와 상기 입력 신호 사이의 차이를 계산하는 제 3 수단과, 상기 제 3 수단에 의해 계산된 상기 차이에 응답하여 정정 신호를 생성하는 제 4 수단과, 상기 제 4 수단에 의해 생성된 상기 정정 신호에 응답하여 상기 입력 신호를 정정하는 제 5 수단을 포함하는 잡음 감소 회로.
  6. 상기 입력 신호에 관해 최대 가능에 응답하여 디지털 정보를 나타내는 입력 신호의 모든 샘플의 레벨을 결정하고, 상기 결정된 레벨을 나타내는 레벨 결정 신호를 생성하는 제 1 수단과, 상기 제 1 수단에 의해 생성된 레벨 결정 신호의 연속적인 샘플들을 기억하는 제 1 메모리와, 상기 입력 신호의 연속적인 샘플들을 기억하는 제 2 메모리로서, 상기 제 2 메모리에 기억된 신호 샘플들 각각이 상기 제 1 메모리에 기억된 상기 신호 샘플들에 대응하는, 상기 제 2 메모리와, 상기 레벨 결정 신호의 소정 수의 최종 연속 샘플들로 나타낸 제 1 패턴과 상기 제 1 메모리의 상기 신호 샘플들로 나타낸 제 2 패턴을 비교하여, 상기 제 2 패턴 중에서 상기 제 1 패턴에 대응하는 과거(past) 패턴을 검출하고, 상기 검출된 과거 패턴의 위치에 응답하여 어드레스 신호를 생성하는 제 2 수단과, 상기 제 2 수단에 의해 생성된 상기 어드레스 신호에 응답하여 상기 제 2 메모리의 상기 신호 샘플들 중에서 신호 샘플을 선택하는 제 3 수단과, 상기 제 3 수단에 의해 선택된 신호 샘플과 상기 입력 신호의 대응 샘플 사이의 차이를 계산하는 제 4 수단과, 상기 제 4 수단에 의해 계산된 상기 차이에 응답하여 정정 신호를 생성하는 제 5 수단과, 상기 제 5 수단에 의해 생성된 상기 정정 신호에 응답하여 상기 입력 신호를 정정된 신호로 정정하는 제 6 수단을 포함하는 잡음 감소 회로.
  7. 제 6 항에 있어서, 상기 제 2 메모리에서, 대응 신호 샘플에 상기 정정된 신호의 현재 샘플을 기록하는 제 7 수단을 더 포함하는 잡음 감소 회로.
  8. 샘플링 클럭 신호에 응답하는 디지털 정보를 나타내는 아날로그 신호를 주기적으로 샘플링하고, 상기 아날로그 신호의 모든 샘플을 대응 디지털 샘플로 변환시켜 상기 아날로그 신호를 대응 디지털 신호를 변환시키는 아날로그 디지털 변환기와, 상기 아날로그신호와 관련된 최대 가능과 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 샘플들 사이의 상관에 응답하여, 상기 샘플링 클럭 신호와 상기 아날로그 신호 사이의 위상 오차를 검출하는 제 1 수단과, 상기 제 1 수단에 의해 검출된 상기 위상 오차에 응답하여 상기 샘플링 클럭 신호의 주파수를 제어하는 제 2 수단을 포함하는 위상 동기 제어 회로.
  9. 제 8 항에 있어서, 상기 제 1 수단은 상기 아날로그 디지털 변환기에 의해 생성된 상기 디지털 신호의 세 연속된 샘플에 응답하여 상기 위상 오차를 검출하는 수단을 포함하는 위상 동기 제어 회로.
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