JP3060884B2 - 自動等化回路 - Google Patents
自動等化回路Info
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- JP3060884B2 JP3060884B2 JP7100136A JP10013695A JP3060884B2 JP 3060884 B2 JP3060884 B2 JP 3060884B2 JP 7100136 A JP7100136 A JP 7100136A JP 10013695 A JP10013695 A JP 10013695A JP 3060884 B2 JP3060884 B2 JP 3060884B2
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- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、３値（０，＋１，−
１）を検出するＰＲ（パーシャルレスポンス）４検出方
式の自動等化回路に関し、例えばデジタルＶＴＲの再生
波形等を適応的に等化する場合に好適な自動等化回路に
関する。
１）を検出するＰＲ（パーシャルレスポンス）４検出方
式の自動等化回路に関し、例えばデジタルＶＴＲの再生
波形等を適応的に等化する場合に好適な自動等化回路に
関する。
【０００２】
【従来の技術】図９はＰＲ４検出方式による等化後のア
イパターンを示し、データ判別点における信号は＋１、
０、−１のいずれかに収束する。しかしながら、ノイズ
や周波数特性のずれのために波形は＋１、０、−１のレ
ベルからずれを生ずるので、等化器のタップ係数の補正
量を適応的に計算することにより等化器を最適に維持す
ることが行われる。
イパターンを示し、データ判別点における信号は＋１、
０、−１のいずれかに収束する。しかしながら、ノイズ
や周波数特性のずれのために波形は＋１、０、−１のレ
ベルからずれを生ずるので、等化器のタップ係数の補正
量を適応的に計算することにより等化器を最適に維持す
ることが行われる。
【０００３】図１０は従来の適応型等化器として２値の
信号をアナログ方式で等化する場合の原理を示し、R.
W. Lucky, ベルシステム テクニカル ジャーナル 第
４５巻（The Bell System Technical Journal, Vol. 4
5,） Feb., 1966, pp255-268に示されている。入力信号
（ＩＮＰＵＴ）は遅延器（Ｔ）２１−１、２１−２とタ
ップ係数Ｃ-1、Ｃ0 、Ｃ+1の係数器２２-1、２２0 、２
２+1により波形干渉が低減され、次いでサンプリング回
路２３、スライス回路２４を介して等化データａn とし
て出力される。
信号をアナログ方式で等化する場合の原理を示し、R.
W. Lucky, ベルシステム テクニカル ジャーナル 第
４５巻（The Bell System Technical Journal, Vol. 4
5,） Feb., 1966, pp255-268に示されている。入力信号
（ＩＮＰＵＴ）は遅延器（Ｔ）２１−１、２１−２とタ
ップ係数Ｃ-1、Ｃ0 、Ｃ+1の係数器２２-1、２２0 、２
２+1により波形干渉が低減され、次いでサンプリング回
路２３、スライス回路２４を介して等化データａn とし
て出力される。
【０００４】また、タップ係数Ｃ-1、Ｃ0 、Ｃ+1を適応
化するために、等化データａn がＤ／Ａ変換器２５と、
遅延器２１−４と乗算器２６-1にフィードバックされ
る。そして、等化誤差ｅn としてＡ／Ｄ変換器２５の出
力ａn とサンプリング回路２３の出力ｙn の差（ｅn ＝
ｙn −ａn ）が減算器３０により演算され、遅延器２１
−３を介して乗算器２６-1、２６0 、２６+1に印加され
る。また、等化データａ n が遅延器２１−４、２１−４
を介してそれぞれ乗算器２６0 、２６+1に印加される。
このような構成では乗算器２６-1、２６0 、２６+1によ
り、復元されたデータ列｛ａn ｝と等化誤差｛ｅn ｝の
乗算により
化するために、等化データａn がＤ／Ａ変換器２５と、
遅延器２１−４と乗算器２６-1にフィードバックされ
る。そして、等化誤差ｅn としてＡ／Ｄ変換器２５の出
力ａn とサンプリング回路２３の出力ｙn の差（ｅn ＝
ｙn −ａn ）が減算器３０により演算され、遅延器２１
−３を介して乗算器２６-1、２６0 、２６+1に印加され
る。また、等化データａ n が遅延器２１−４、２１−４
を介してそれぞれ乗算器２６0 、２６+1に印加される。
このような構成では乗算器２６-1、２６0 、２６+1によ
り、復元されたデータ列｛ａn ｝と等化誤差｛ｅn ｝の
乗算により
【０００５】
【数１】
【０００６】が計算される。但し、ｋは１以上のサンプ
リングクロック数、ｊ＝−１，０，＋１。そして、フィ
ルタ２７-1、２７0 、２７+1、スライス回路２８-1、２
８0 、２８+1及びサンプリング回路２９-1、２９0 、２
９+1を介して、乗算器２６-1、２６0 、２６+1の乗算結
果の符号が正ならば係数Ｃi をΔだけ減少させ、負なら
ばタップ係数Ｃi をΔだけ増加させてこの処理を数多く
繰り返して所望のタップ係数Ｃj を得る。なお、近年で
は、このような演算はデジタル演算により行われるのが
一般的である。
リングクロック数、ｊ＝−１，０，＋１。そして、フィ
ルタ２７-1、２７0 、２７+1、スライス回路２８-1、２
８0 、２８+1及びサンプリング回路２９-1、２９0 、２
９+1を介して、乗算器２６-1、２６0 、２６+1の乗算結
果の符号が正ならば係数Ｃi をΔだけ減少させ、負なら
ばタップ係数Ｃi をΔだけ増加させてこの処理を数多く
繰り返して所望のタップ係数Ｃj を得る。なお、近年で
は、このような演算はデジタル演算により行われるのが
一般的である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の等化器においてデジタル演算により処理する場合、
ビットレートが高くなると高速のディジタル演算を行わ
なければならず高価になるという問題点がある。また、
ＰＲ４検出方式では３値（０，＋１，−１）を検出する
ので、乗算器２６-1、２６0 、２６+1としてアナログ乗
算器を用いるとその調整が複雑になるという問題点があ
る。
来の等化器においてデジタル演算により処理する場合、
ビットレートが高くなると高速のディジタル演算を行わ
なければならず高価になるという問題点がある。また、
ＰＲ４検出方式では３値（０，＋１，−１）を検出する
ので、乗算器２６-1、２６0 、２６+1としてアナログ乗
算器を用いるとその調整が複雑になるという問題点があ
る。
【０００８】本発明は上記従来の問題点に鑑み、簡単な
構成のＰＲ４検出方式の自動等化回路を提供することを
目的とする。
構成のＰＲ４検出方式の自動等化回路を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、等価誤差量をアナログの比較回路で検出し
て２値の判別信号として取り出し、０，＋１，−１の復
元データ列と等価誤差量の２値の判別信号の乗算を簡単
なロジック回路で算出することにより２つのロジック出
力として出力し、２つのロジック出力のアナログの平均
値に基づいて等化器のタップ係数を制御するようにして
いる。
するために、等価誤差量をアナログの比較回路で検出し
て２値の判別信号として取り出し、０，＋１，−１の復
元データ列と等価誤差量の２値の判別信号の乗算を簡単
なロジック回路で算出することにより２つのロジック出
力として出力し、２つのロジック出力のアナログの平均
値に基づいて等化器のタップ係数を制御するようにして
いる。
【００１０】すなわち本発明によれば、３値（０，＋
１，−１）を検出するパーシャルレスポンス４検出方式
の自動等化回路において、３値（０，＋１，−１）のア
ナログ信号を可変のタップ係数で等化する等化器と、前
記等化器により等化された信号の０，＋１，−１を判別
する第１の判別回路と、前記等化器により等化された信
号と０，＋１，−１とをそれぞれ比較し、２値の判別信
号を出力する３つの第２の判別回路と、前記３つの第２
の判別回路により判別された２値の判別信号の１つを選
択し、その信号と前記第１の判別回路により判別された
時系列な信号を乗算し、乗算結果を２つのロジック出力
として出力する乗算回路と、前記乗算手段により出力さ
れた２つのロジック出力の平均値に基づいて前記等化器
のタップ係数を制御するタップ係数制御手段とを有する
ことを特徴とする自動等化回路が提供される。
１，−１）を検出するパーシャルレスポンス４検出方式
の自動等化回路において、３値（０，＋１，−１）のア
ナログ信号を可変のタップ係数で等化する等化器と、前
記等化器により等化された信号の０，＋１，−１を判別
する第１の判別回路と、前記等化器により等化された信
号と０，＋１，−１とをそれぞれ比較し、２値の判別信
号を出力する３つの第２の判別回路と、前記３つの第２
の判別回路により判別された２値の判別信号の１つを選
択し、その信号と前記第１の判別回路により判別された
時系列な信号を乗算し、乗算結果を２つのロジック出力
として出力する乗算回路と、前記乗算手段により出力さ
れた２つのロジック出力の平均値に基づいて前記等化器
のタップ係数を制御するタップ係数制御手段とを有する
ことを特徴とする自動等化回路が提供される。
【００１１】また本発明によれば、３値（０，＋１，−
１）を検出するパーシャルレスポンス４検出方式の自動
等化回路において、３値（０，＋１，−１）のアナログ
信号を可変のタップ係数で等化する等化器と、前記等化
器により等化された信号の０，＋１，−１を判別する第
１の判別回路と、前記等化器により等化された信号と０
を比較し、２値の判別信号を出力する第２の判別回路
と、前記等化器により等化された信号とその反転信号の
大きい方を取り出す検出回路と、前記検出回路により取
り出された信号と＋１を比較し、２値の判別信号を出力
する第３の判別回路と、前記第２、第３の判別回路によ
り判別された２値の判別信号の１つを選択し、その信号
と前記第１の判別回路により判別された時系列な信号を
乗算し、乗算結果を２つのロジック出力として出力する
乗算回路と、前記乗算手段により出力された２つのロジ
ック出力の平均値に基づいて前記等化器のタップ係数を
制御するタップ係数制御手段とを有することを特徴とす
る自動等化回路が提供される。
１）を検出するパーシャルレスポンス４検出方式の自動
等化回路において、３値（０，＋１，−１）のアナログ
信号を可変のタップ係数で等化する等化器と、前記等化
器により等化された信号の０，＋１，−１を判別する第
１の判別回路と、前記等化器により等化された信号と０
を比較し、２値の判別信号を出力する第２の判別回路
と、前記等化器により等化された信号とその反転信号の
大きい方を取り出す検出回路と、前記検出回路により取
り出された信号と＋１を比較し、２値の判別信号を出力
する第３の判別回路と、前記第２、第３の判別回路によ
り判別された２値の判別信号の１つを選択し、その信号
と前記第１の判別回路により判別された時系列な信号を
乗算し、乗算結果を２つのロジック出力として出力する
乗算回路と、前記乗算手段により出力された２つのロジ
ック出力の平均値に基づいて前記等化器のタップ係数を
制御するタップ係数制御手段とを有することを特徴とす
る自動等化回路が提供される。
【００１２】
【作用】本発明では、等価誤差量をアナログの比較回路
で検出して２値の判別信号として取り出し、０，＋１，
−１の復元データ列と等価誤差の２値の判別信号の乗算
を簡単なロジック回路で算出することにより２つのロジ
ック出力として出力し、２つのロジック出力のアナログ
の平均値に基づいて等化器のタップ係数を制御するの
で、ビットレートが高い場合にも安価に構成することが
できる。また、復元データ列と等価誤差量の検出結果の
乗算ロジックは０，＋１，−１の乗算であるので少ない
ゲート数で実現することができ、また、煩雑な調整も不
要である。
で検出して２値の判別信号として取り出し、０，＋１，
−１の復元データ列と等価誤差の２値の判別信号の乗算
を簡単なロジック回路で算出することにより２つのロジ
ック出力として出力し、２つのロジック出力のアナログ
の平均値に基づいて等化器のタップ係数を制御するの
で、ビットレートが高い場合にも安価に構成することが
できる。また、復元データ列と等価誤差量の検出結果の
乗算ロジックは０，＋１，−１の乗算であるので少ない
ゲート数で実現することができ、また、煩雑な調整も不
要である。
【００１３】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係る自動等化回路の一実施
例を示すブロック図、図２は図１のデータ抜き出し／等
化誤差検出ブロックを詳細に示すブロック図、図３は等
化誤差ｅk 及び等化後のデータａk-j とｅk ・ａk-j の
関係を示す説明図、図４は図２のセレクタの動作を示す
説明図である。
て説明する。図１は本発明に係る自動等化回路の一実施
例を示すブロック図、図２は図１のデータ抜き出し／等
化誤差検出ブロックを詳細に示すブロック図、図３は等
化誤差ｅk 及び等化後のデータａk-j とｅk ・ａk-j の
関係を示す説明図、図４は図２のセレクタの動作を示す
説明図である。
【００１４】図１において、磁気テープＴに記録された
磁気情報が再生ヘッド１によりアナログ電気信号に再生
され、このアナログ電気信号がヘッドアンプ２により増
幅された後、３タップのトランスバーサルフィルタ３に
印加される。このフィルタ３は遅延器ＤＬ1 、ＤＬ2
と、タップ係数Ｃ-1、Ｃ0 、Ｃ+1の係数器３-1、３0 、
３+1と加算器４を有し、現サンプリング点、その前、後
のサンプリング点の各入力信号をそれぞれタップ係数Ｃ
-1、Ｃ0 、Ｃ+1により重み付けすることにより波形干渉
を低減する。フィルタ３の出力信号は遅延器ＤＬ3 と加
算器５により所謂「１＋Ｄ」処理され、等化後の信号ｙ
n としてコンパレータＣ１〜Ｃ５に印加される。
磁気情報が再生ヘッド１によりアナログ電気信号に再生
され、このアナログ電気信号がヘッドアンプ２により増
幅された後、３タップのトランスバーサルフィルタ３に
印加される。このフィルタ３は遅延器ＤＬ1 、ＤＬ2
と、タップ係数Ｃ-1、Ｃ0 、Ｃ+1の係数器３-1、３0 、
３+1と加算器４を有し、現サンプリング点、その前、後
のサンプリング点の各入力信号をそれぞれタップ係数Ｃ
-1、Ｃ0 、Ｃ+1により重み付けすることにより波形干渉
を低減する。フィルタ３の出力信号は遅延器ＤＬ3 と加
算器５により所謂「１＋Ｄ」処理され、等化後の信号ｙ
n としてコンパレータＣ１〜Ｃ５に印加される。
【００１５】コンパレータＣ１〜Ｃ５にはまた、基準値
ｖ1 〜ｖ5 としてそれぞれ一例として
ｖ1 〜ｖ5 としてそれぞれ一例として
【００１６】
【数２】ｖ1 ＝＋０．５ ｖ2 ＝−０．５ ｖ3 ＝＋１ ｖ4 ＝０ ｖ5 ＝−１
【００１７】が印加されている。コンパレータＣ１、Ｃ
２はそれぞれ等化器出力ｙn と基準値ｖ1 （＝＋０．
５）、ｖ2 （＝−０．５）を比較することにより信号ｙ
n が１、０、−１のどれであるかを判別し、判別信号ａ
+ 、ａ- を出力する。この場合、
２はそれぞれ等化器出力ｙn と基準値ｖ1 （＝＋０．
５）、ｖ2 （＝−０．５）を比較することにより信号ｙ
n が１、０、−１のどれであるかを判別し、判別信号ａ
+ 、ａ- を出力する。この場合、
【００１８】
【数３】ｙn ＝１の場合、 ａ+ ＝１，ａ- ＝０ ｙn ＝０の場合、 ａ+ ＝０，ａ- ＝０ ｙn ＝−１の場合、ａ+ ＝０，ａ- ＝１
【００１９】となる。また、この信号ａ+ 、ａ- はＰＬ
Ｌ回路６に印加され、ＰＬＬ回路６によりクロックcloc
k が生成される。
Ｌ回路６に印加され、ＰＬＬ回路６によりクロックcloc
k が生成される。
【００２０】さらに、等化誤差を検出するために、コン
パレータＣ３は等化器出力ｙn が基準値ｖ3 （＝１）よ
り大か小かを判定し（判定信号ｅ+1）、また、コンパレ
ータＣ４は等化器出力ｙn が基準値ｖ4 （＝０）より大
か小かを（判定信号ｅ0 ）、コンパレータＣ５は等化器
出力ｙn が基準値ｖ5 （＝−１）より大か小かを判定す
る（判定信号ｅ-1）。そして、データ抜き出し／等化誤
差検出ブロック７は図２に詳しく示すように、コンパレ
ータＣ１〜Ｃ５の各出力ａ+ 、ａ- 、ｅ+1、ｅ 0 、ｅ-1
とＰＬＬ回路６からのクロックclock に基づいて、デー
タａn を抜き出すとともに、理想的な等化波形からのず
れを検出して６種類のタップ係数補正信号ＣＴ+1、ＣＴ
0 、ＣＴ-1、ＣＮ+1、ＣＮ0 、ＣＮ-1を出力する。
パレータＣ３は等化器出力ｙn が基準値ｖ3 （＝１）よ
り大か小かを判定し（判定信号ｅ+1）、また、コンパレ
ータＣ４は等化器出力ｙn が基準値ｖ4 （＝０）より大
か小かを（判定信号ｅ0 ）、コンパレータＣ５は等化器
出力ｙn が基準値ｖ5 （＝−１）より大か小かを判定す
る（判定信号ｅ-1）。そして、データ抜き出し／等化誤
差検出ブロック７は図２に詳しく示すように、コンパレ
ータＣ１〜Ｃ５の各出力ａ+ 、ａ- 、ｅ+1、ｅ 0 、ｅ-1
とＰＬＬ回路６からのクロックclock に基づいて、デー
タａn を抜き出すとともに、理想的な等化波形からのず
れを検出して６種類のタップ係数補正信号ＣＴ+1、ＣＴ
0 、ＣＴ-1、ＣＮ+1、ＣＮ0 、ＣＮ-1を出力する。
【００２１】そして、この信号（ＣＴ+1，ＣＮ+1）、
（ＣＴ0 ，ＣＮ0 ）、（ＣＴ-1，ＣＮ -1）の各アナログ
加算値がそれぞれ加算回路８+1、８0 、８-1により算出
されて平均化され、この各平均値に基づいてバッファ９
+1、９0 、９-1を介してそれぞれタップ係数Ｃ+1、Ｃ
0 、Ｃ-1が適応化される。
（ＣＴ0 ，ＣＮ0 ）、（ＣＴ-1，ＣＮ -1）の各アナログ
加算値がそれぞれ加算回路８+1、８0 、８-1により算出
されて平均化され、この各平均値に基づいてバッファ９
+1、９0 、９-1を介してそれぞれタップ係数Ｃ+1、Ｃ
0 、Ｃ-1が適応化される。
【００２２】次に、図２を参照してデータ抜き出し／等
化誤差検出ブロック７について詳しく説明する。先ず、
コンパレータＣ１の出力ａ+ がＤＦＦ（フリップフロッ
プ）７０１（出力ＡＰ+1）、ＤＦＦ７０２（同ＡＰ0 ）
及びＤＦＦ７０３（同ＡＰ-1）を順次介してＯＲゲート
７０４に印加され、また、コンパレータＣ２の出力ａ -
がＤＦＦ７１１（同ＡＮ+1）、ＤＦＦ７１２（同ＡＮ
0 ）及びＤＦＦ７１３（同ＡＮ-1）を順次介してＯＲゲ
ート７０４に印加される。そして、ＯＲゲート７０４の
出力信号がこの等化回路の出力データａn として出力さ
れる。
化誤差検出ブロック７について詳しく説明する。先ず、
コンパレータＣ１の出力ａ+ がＤＦＦ（フリップフロッ
プ）７０１（出力ＡＰ+1）、ＤＦＦ７０２（同ＡＰ0 ）
及びＤＦＦ７０３（同ＡＰ-1）を順次介してＯＲゲート
７０４に印加され、また、コンパレータＣ２の出力ａ -
がＤＦＦ７１１（同ＡＮ+1）、ＤＦＦ７１２（同ＡＮ
0 ）及びＤＦＦ７１３（同ＡＮ-1）を順次介してＯＲゲ
ート７０４に印加される。そして、ＯＲゲート７０４の
出力信号がこの等化回路の出力データａn として出力さ
れる。
【００２３】また、これらのＤＦＦ７０１〜７０３の各
出力ＡＰ+1、ＡＰ0 、ＡＰ-1及びＤＦＦ７１１〜７１３
の各出力ＡＮ+1、ＡＮ0 、ＡＮ-1がセレクタ７５０に印
加される。さらに、コンパレータＣ３の出力ｅ+1がＤＦ
Ｆ７２１、７２２（同Ｅ+1）を介して、また、コンパレ
ータＣ４の出力ｅ0 がＤＦＦ７３１、７３２（同Ｅ0）
を介して、コンパレータＣ５の出力ｅ-1がＤＦＦ７４
１、７４２（同Ｅ-1）を介してセレクタ７５０に印加さ
れる。セレクタ７５０は以下に示すようにＡＰ+1、ＡＰ
0 、ＡＰ-1、ＡＮ+1、ＡＮ0 、ＡＮ-1とＥ+1、Ｅ0 、Ｅ
-1の乗算を行い、図４に示すような６種類の信号（ＣＴ
+1，ＣＮ+1）、（ＣＴ0 ，ＣＮ0 ）、（ＣＴ-1，Ｃ
Ｎ-1）を出力する。
出力ＡＰ+1、ＡＰ0 、ＡＰ-1及びＤＦＦ７１１〜７１３
の各出力ＡＮ+1、ＡＮ0 、ＡＮ-1がセレクタ７５０に印
加される。さらに、コンパレータＣ３の出力ｅ+1がＤＦ
Ｆ７２１、７２２（同Ｅ+1）を介して、また、コンパレ
ータＣ４の出力ｅ0 がＤＦＦ７３１、７３２（同Ｅ0）
を介して、コンパレータＣ５の出力ｅ-1がＤＦＦ７４
１、７４２（同Ｅ-1）を介してセレクタ７５０に印加さ
れる。セレクタ７５０は以下に示すようにＡＰ+1、ＡＰ
0 、ＡＰ-1、ＡＮ+1、ＡＮ0 、ＡＮ-1とＥ+1、Ｅ0 、Ｅ
-1の乗算を行い、図４に示すような６種類の信号（ＣＴ
+1，ＣＮ+1）、（ＣＴ0 ，ＣＮ0 ）、（ＣＴ-1，Ｃ
Ｎ-1）を出力する。
【００２４】このセレクタ７５０はデータ列｛ａn ｝と
等化誤差｛ｅn ｝によりｅk ・ａk-j を計算するように
構成されている。ここで、ＰＲ４検出方式は３値（０，
＋１，−１）を検出するので、等化器出力ｙn が
等化誤差｛ｅn ｝によりｅk ・ａk-j を計算するように
構成されている。ここで、ＰＲ４検出方式は３値（０，
＋１，−１）を検出するので、等化器出力ｙn が
【００２５】
【数４】 ｙn ＞０．５，−０．５＞ｙn の場合にａn ＝１ −０．５＜ｙn ＜０．５の場合に ａn ＝０
【００２６】のように対応させている。このため、デー
タａn が「１」であってもｙn が正の場合と負の場合の
両方が存在するので、両者を区別してｅk ・ａk-j を計
算しなければならない。
タａn が「１」であってもｙn が正の場合と負の場合の
両方が存在するので、両者を区別してｅk ・ａk-j を計
算しなければならない。
【００２７】ｅk は符号のみを考えればよいので、１な
らば＋１、０ならば−１として考えればよい。したがっ
て、ｅk ・ａk-j は図３に示すように通り〜で表す
ことができ、１、０、−１の３つの値をとる。これを２
つのロジック出力ＣＴ、ＣＮのアナログ加算に対応させ
ると、
らば＋１、０ならば−１として考えればよい。したがっ
て、ｅk ・ａk-j は図３に示すように通り〜で表す
ことができ、１、０、−１の３つの値をとる。これを２
つのロジック出力ＣＴ、ＣＮのアナログ加算に対応させ
ると、
【００２８】
【数５】 ｅk ・ａk-j ＝１の場合 ＣＴ＝ＣＮ＝１， （ＣＴ＋ＣＮ）／２＝１ ｅk ・ａk-j ＝０の場合 ＣＴ＝１，ＣＮ＝０， （ＣＴ＋ＣＮ）／２＝１／２ ｅk ・ａk-j ＝−１の場合 ＣＴ＝ＣＮ＝０， （ＣＴ＋ＣＮ）／２＝０ となる。
【００２９】例えばｅk ・ａk について説明する。等化
誤差ｅk として図２に示すＥ+1、Ｅ 0 、Ｅ-1を用い、デ
ータａk としてＡＰ0 、ＡＮ0 を用いると、データＡＰ
0 、ＡＮ0 の組合せは
誤差ｅk として図２に示すＥ+1、Ｅ 0 、Ｅ-1を用い、デ
ータａk としてＡＰ0 、ＡＮ0 を用いると、データＡＰ
0 、ＡＮ0 の組合せは
【００３０】
【数６】（１）ＡＰ0 ＝１ （２）ＡＰ0 ＝ＡＮ0 ＝０ （３）ＡＮ0 ＝１ の３通りしかない。
【００３１】（１）ＡＰ0 ＝１の場合 等化器出力ｙ0 は「＋１」の近傍にあった筈であるの
で、誤差信号としてＥ+1を選択する。この場合、ｙ0 が
所望のレベルより大（Ｐ−Ｐ値として大きい）であれば
Ｅ+1＝＋１である。このときには図３に示す
で、誤差信号としてＥ+1を選択する。この場合、ｙ0 が
所望のレベルより大（Ｐ−Ｐ値として大きい）であれば
Ｅ+1＝＋１である。このときには図３に示す
【００３２】
【数７】 ｅk ＝１，ａk-j ＝１，ｙk-j ＞０．５
【００３３】に対応し、ＣＴ0 ＝ＣＮ0 ＝１を出力す
る。逆に、ｙ0 が所望のレベルより小であればＥ+1＝０
であり、このときには図３に示す
る。逆に、ｙ0 が所望のレベルより小であればＥ+1＝０
であり、このときには図３に示す
【００３４】
【数８】 ｅk ＝−１，ａk-j ＝１，ｙk-j ＞０．５ に対応し、ＣＴ0 ＝ＣＮ0 ＝０を出力する。
【００３５】
【数９】（２）ＡＰ0 ＝ＡＮ0 ＝０の場合 前述したようにｙ0 ＝０であるので、ＣＴ＝１，ＣＮ＝
０とする。これは図３に示す ｅk ＝−１，ａk-j ＝０ ｅk ＝１，ａk-j ＝０ に対応する。 （３）ＡＮ0 ＝１の場合 等化器出力ｙ0 は「−１」の近傍にあった筈であるの
で、誤差信号としてＥ-1を選択する。この場合、ｙ0 が
「−１」より大（すなわちＰ−Ｐ値としては小さい）で
あればＥ-1＝１であり、このときにはＣＴ0 ＝ＣＮ0 ＝
０を出力する（図３に示す ｅk ＝１，ａk-j ＝１，ｙk-j ＜０．５ に対応）。逆に、ｙ0 が「−１」より小（すなわちＰ−
Ｐ値としては大きい）であればＣＴ0 ＝１、ＣＮ0 ＝０
を出力する（図３に示す ｅk ＝−１，ａk-j ＝１，ｙk-j ＜０．５ に対応）。したがって、ｙ0 のＰ−Ｐ値が±１より大で
あれば ＣＴ0 ＝ＣＮ0 ＝１ が出力され、他方、ｙ0 のＰ−Ｐ値が±１より小であれ
ば ＣＴ0 ＝ＣＮ0 ＝０ が出力され、このＣＴ0 、ＣＮ0 のアナログ加算値に基
づいてタップ係数Ｃ0 が適応的に制御される。
０とする。これは図３に示す ｅk ＝−１，ａk-j ＝０ ｅk ＝１，ａk-j ＝０ に対応する。 （３）ＡＮ0 ＝１の場合 等化器出力ｙ0 は「−１」の近傍にあった筈であるの
で、誤差信号としてＥ-1を選択する。この場合、ｙ0 が
「−１」より大（すなわちＰ−Ｐ値としては小さい）で
あればＥ-1＝１であり、このときにはＣＴ0 ＝ＣＮ0 ＝
０を出力する（図３に示す ｅk ＝１，ａk-j ＝１，ｙk-j ＜０．５ に対応）。逆に、ｙ0 が「−１」より小（すなわちＰ−
Ｐ値としては大きい）であればＣＴ0 ＝１、ＣＮ0 ＝０
を出力する（図３に示す ｅk ＝−１，ａk-j ＝１，ｙk-j ＜０．５ に対応）。したがって、ｙ0 のＰ−Ｐ値が±１より大で
あれば ＣＴ0 ＝ＣＮ0 ＝１ が出力され、他方、ｙ0 のＰ−Ｐ値が±１より小であれ
ば ＣＴ0 ＝ＣＮ0 ＝０ が出力され、このＣＴ0 、ＣＮ0 のアナログ加算値に基
づいてタップ係数Ｃ0 が適応的に制御される。
【００３６】
【数１０】次に、ｅk ・ａk+1 の場合について説明する
と、先ず、ｅk として （１）ＡＰ0 ＝１ならば Ｅ+1、 （２）ＡＰ0 ＝ＡＮ0 ＝０ならばＥ0 （３）ＡＮ0 ＝１ならば Ｅ-1 を用いる。また、ａk+1 としてＡＰ+1、ＡＮ+1を用い
る、この場合、ＣＴ+1，ＣＮ+1は、 （１）ＡＰ+1＝１，ｅk ＝１，ＣＴ+1＝ＣＮ+1＝１ （２）ＡＰ+1＝１，ｅk ＝０，ＣＴ+1＝ＣＮ+1＝０ （３）ＡＮ+1＝１，ｅk ＝１，ＣＴ+1＝ＣＮ+1＝０ （４）ＡＮ+1＝１，ｅk ＝０，ＣＴ+1＝ＣＮ+1＝１ （５）ＡＰ+1＝ＡＮ+1＝０，ｅk ＝０，１，ＣＴ+1＝
１，ＣＮ+1＝０ となる。
と、先ず、ｅk として （１）ＡＰ0 ＝１ならば Ｅ+1、 （２）ＡＰ0 ＝ＡＮ0 ＝０ならばＥ0 （３）ＡＮ0 ＝１ならば Ｅ-1 を用いる。また、ａk+1 としてＡＰ+1、ＡＮ+1を用い
る、この場合、ＣＴ+1，ＣＮ+1は、 （１）ＡＰ+1＝１，ｅk ＝１，ＣＴ+1＝ＣＮ+1＝１ （２）ＡＰ+1＝１，ｅk ＝０，ＣＴ+1＝ＣＮ+1＝０ （３）ＡＮ+1＝１，ｅk ＝１，ＣＴ+1＝ＣＮ+1＝０ （４）ＡＮ+1＝１，ｅk ＝０，ＣＴ+1＝ＣＮ+1＝１ （５）ＡＰ+1＝ＡＮ+1＝０，ｅk ＝０，１，ＣＴ+1＝
１，ＣＮ+1＝０ となる。
【００３７】次に、ｅk ・ａk-1 の場合について説明す
ると、ａk-1 としてＡＰ-1、ＡＮ-1を用いる以外は、ｅ
k ・ａk+1 の場合と同様にＣＴ-1、ＣＮ-1を出力する。
以上の処理を要約すると、セレクタ７５０により選択さ
れるＣＴとＣＮを長い時間平均化し、その結果を使って
タップ係数Ｃ+1、Ｃ0 、Ｃ-1が適応化される。
ると、ａk-1 としてＡＰ-1、ＡＮ-1を用いる以外は、ｅ
k ・ａk+1 の場合と同様にＣＴ-1、ＣＮ-1を出力する。
以上の処理を要約すると、セレクタ７５０により選択さ
れるＣＴとＣＮを長い時間平均化し、その結果を使って
タップ係数Ｃ+1、Ｃ0 、Ｃ-1が適応化される。
【００３８】
【数１１】そして、図１に示す実施例では、反転信号を
（／）で表すと、 （１）（／）（ＣＴ0 ＋ＣＮ0 ）が１／２より大→Ｃ0
を小さく （２）（／）（ＣＴ0 ＋ＣＮ0 ）が１／２より小→Ｃ0
を大きく （３）（／）（ＣＴ+1＋ＣＮ+1）が１／２より大→Ｃ+1
を大きく （４）（／）（ＣＴ+1＋ＣＮ+1）が１／２より小→Ｃ+1
を小さく （５）（／）（ＣＴ-1＋ＣＮ-1）が１／２より大→Ｃ-1
を大きく （６）（／）（ＣＴ-1＋ＣＮ-1）が１／２より小→Ｃ+1
を小さく なるように制御することにより最適なタップ係数Ｃ+1、
Ｃ0 、Ｃ-1が得られる。
（／）で表すと、 （１）（／）（ＣＴ0 ＋ＣＮ0 ）が１／２より大→Ｃ0
を小さく （２）（／）（ＣＴ0 ＋ＣＮ0 ）が１／２より小→Ｃ0
を大きく （３）（／）（ＣＴ+1＋ＣＮ+1）が１／２より大→Ｃ+1
を大きく （４）（／）（ＣＴ+1＋ＣＮ+1）が１／２より小→Ｃ+1
を小さく （５）（／）（ＣＴ-1＋ＣＮ-1）が１／２より大→Ｃ-1
を大きく （６）（／）（ＣＴ-1＋ＣＮ-1）が１／２より小→Ｃ+1
を小さく なるように制御することにより最適なタップ係数Ｃ+1、
Ｃ0 、Ｃ-1が得られる。
【００３９】次に、図５〜図８を参照して第２の実施例
について説明する。図５は第２の実施例のタップ係数適
応化回路のみを示すブロック図、図６は図５のＭＡＸ回
路を詳細に示す回路図、図７は図６のデータ抜き出し／
等化誤差検出ブロックを詳細に示すブロック図、図８は
図７のセレクタの動作を示す説明図である。
について説明する。図５は第２の実施例のタップ係数適
応化回路のみを示すブロック図、図６は図５のＭＡＸ回
路を詳細に示す回路図、図７は図６のデータ抜き出し／
等化誤差検出ブロックを詳細に示すブロック図、図８は
図７のセレクタの動作を示す説明図である。
【００４０】図５に示すようにこの第２の実施例では、
図１に示すコンパレータＣ５が省かれている。そして、
代わりに増幅器１１により等化器出力ｙn から正転信号
ｙnと反転信号（／）ｙn が得られ、次いで図６に詳し
く示すようなＭＡＸ回路１２によりこの正転信号ｙn と
反転信号（／）ｙn の内、大きいほうの信号｜ｙn ｜が
得られ、この信号｜ｙn ｜がコンパレータＣ４によりｖ
3 ＝＋１と比較される。ここで、この信号｜ｙn ｜は、
図９に示すアイパターンが０レベルから正方向に折り返
されたものになるので、コンパレータＣ４により＋ｌか
らのずれと−１からのずれの両方が検出され（判定信号
ｅ(+1,-1) ）、したがって、図１に示す回路と略等価と
なる。
図１に示すコンパレータＣ５が省かれている。そして、
代わりに増幅器１１により等化器出力ｙn から正転信号
ｙnと反転信号（／）ｙn が得られ、次いで図６に詳し
く示すようなＭＡＸ回路１２によりこの正転信号ｙn と
反転信号（／）ｙn の内、大きいほうの信号｜ｙn ｜が
得られ、この信号｜ｙn ｜がコンパレータＣ４によりｖ
3 ＝＋１と比較される。ここで、この信号｜ｙn ｜は、
図９に示すアイパターンが０レベルから正方向に折り返
されたものになるので、コンパレータＣ４により＋ｌか
らのずれと−１からのずれの両方が検出され（判定信号
ｅ(+1,-1) ）、したがって、図１に示す回路と略等価と
なる。
【００４１】図７に詳しく示すデータ抜き出し／等化誤
差検出ブロック７ａでは、先ず、図２に示す第１の実施
例と同様に、コンパレータＣ１の出力ａ+ がＤＦＦ（フ
リップフロップ）７０１（出力ＡＰ+1）、ＤＦＦ７０２
（同ＡＰ0 ）及びＤＦＦ７０３（同ＡＰ-1）を介してＯ
Ｒゲート７０４に印加され、また、コンパレータＣ２の
出力ａ- がＤＦＦ７１１（同ＡＮ+1）、ＤＦＦ７１２
（同ＡＮ0 ）及びＤＦＦ７１３（同ＡＮ-1）を介してＯ
Ｒゲート７０４に印加され、ＯＲゲート７０４の出力信
号がこの等化回路の出力データａn として出力される。
差検出ブロック７ａでは、先ず、図２に示す第１の実施
例と同様に、コンパレータＣ１の出力ａ+ がＤＦＦ（フ
リップフロップ）７０１（出力ＡＰ+1）、ＤＦＦ７０２
（同ＡＰ0 ）及びＤＦＦ７０３（同ＡＰ-1）を介してＯ
Ｒゲート７０４に印加され、また、コンパレータＣ２の
出力ａ- がＤＦＦ７１１（同ＡＮ+1）、ＤＦＦ７１２
（同ＡＮ0 ）及びＤＦＦ７１３（同ＡＮ-1）を介してＯ
Ｒゲート７０４に印加され、ＯＲゲート７０４の出力信
号がこの等化回路の出力データａn として出力される。
【００４２】また、これらのＤＦＦ７０１〜７０３の各
出力ＡＰ+1、ＡＰ0 、ＡＰ-1及びＤＦＦ７１１〜７１３
の各出力ＡＮ+1、ＡＮ0 、ＡＮ-1、がセレクタ７５０に
印加される。そしてこの第２の実施例では、コンパレー
タＣ３の出力ｅ0 がＤＦＦ７３１、７３２（同Ｅ0 ）を
介して、また、コンパレータＣ４の出力ｅ(+1,-1) がＤ
ＦＦ７５１、７５２（同Ｅ(+1,-1) ）を介してセレクタ
７５０ａに印加される。
出力ＡＰ+1、ＡＰ0 、ＡＰ-1及びＤＦＦ７１１〜７１３
の各出力ＡＮ+1、ＡＮ0 、ＡＮ-1、がセレクタ７５０に
印加される。そしてこの第２の実施例では、コンパレー
タＣ３の出力ｅ0 がＤＦＦ７３１、７３２（同Ｅ0 ）を
介して、また、コンパレータＣ４の出力ｅ(+1,-1) がＤ
ＦＦ７５１、７５２（同Ｅ(+1,-1) ）を介してセレクタ
７５０ａに印加される。
【００４３】このような構成では、セレクタ７５０ａは
図８に示すような乗算を行う。第１の実施例との差異の
みを説明すると、ｅk ・ａk-j の計算は、ＡＮ0 ＝１又
はＡＰ0 ＝１のときにはＥ(+1,-1) を使用するが、Ｅ
(+1,-1) の極性が逆である。なお、図５においてコンパ
レータＣ４の出力を反転した信号ｅ-1とその正転信号ｅ
+1を用いれば第１の実施例の動作と同一になる。
図８に示すような乗算を行う。第１の実施例との差異の
みを説明すると、ｅk ・ａk-j の計算は、ＡＮ0 ＝１又
はＡＰ0 ＝１のときにはＥ(+1,-1) を使用するが、Ｅ
(+1,-1) の極性が逆である。なお、図５においてコンパ
レータＣ４の出力を反転した信号ｅ-1とその正転信号ｅ
+1を用いれば第１の実施例の動作と同一になる。
【００４４】
【発明の効果】以上説明したように本発明によれば、等
価誤差量をアナログの比較回路で検出して２値の判別信
号として取り出し、０，＋１，−１の復元データ列と等
価誤差量の２値の判別結果の乗算を簡単なロジック回路
で算出することにより２つのロジック出力として出力
し、２つのロジック出力のアナログの平均値に基づいて
等化器のタップ係数を制御するので、簡単な構成のＰＲ
４検出方式の自動等化回路を実現することができる。
価誤差量をアナログの比較回路で検出して２値の判別信
号として取り出し、０，＋１，−１の復元データ列と等
価誤差量の２値の判別結果の乗算を簡単なロジック回路
で算出することにより２つのロジック出力として出力
し、２つのロジック出力のアナログの平均値に基づいて
等化器のタップ係数を制御するので、簡単な構成のＰＲ
４検出方式の自動等化回路を実現することができる。
【図１】本発明に係る自動等化回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１のデータ抜き出し／等化誤差検出ブロック
を詳細に示すブロック図である。
を詳細に示すブロック図である。
【図３】等化誤差ｅk 及び等化後のデータａk-j とｅk
・ａk-j の関係を示す説明図である。
・ａk-j の関係を示す説明図である。
【図４】図２のセレクタの動作を示す説明図である。
【図５】第２の実施例のタップ係数適応化回路を示すブ
ロック図である。
ロック図である。
【図６】図５のＭＡＸ回路を詳細に示す回路図である。
【図７】図６のデータ抜き出し／等化誤差検出ブロック
を詳細に示すブロック図である。
を詳細に示すブロック図である。
【図８】図７のセレクタの動作を示す説明図である。
【図９】ＰＲ４検出方式による等化後のアイパターンを
示す説明図である。
示す説明図である。
【図１０】従来の自動等化回路の一例を示すブロック図
である。
である。
Ｃ-1，Ｃ0 ，Ｃ+1 タップ係数 ３ トランスバーサルフィルタ（係数器３-1，３0 ，３
+1，加算器４，５及び遅延器ＤＬ1 〜ＤＬ3 と共に等化
器を構成する） ３-1，３0 ，３+1 係数器 ４，５ 加算器 ＤＬ1 〜ＤＬ3 遅延器 Ｃ１，Ｃ２ コンパレータ（第１の判別回路） Ｃ３〜Ｃ５ コンパレータ（第２の判別回路） ７，７ａ データ抜き出し／等化誤差検出ブロック（乗
算回路） ８+1，８0 ，８-1 加算回路（バッファ９+1，９0 ，９
-1と共にタップ係数制御手段と共にタップ係数制御手段
を構成する） ９+1，９0 ，９-1 バッファ １１ 増幅器（ＭＡＸ回路１２と共に検出回路を構成す
る） １２ ＭＡＸ回路 Ｃ３ コンパレータ（第２の判別回路） Ｃ４ コンパレータ（第３の判別回路）
+1，加算器４，５及び遅延器ＤＬ1 〜ＤＬ3 と共に等化
器を構成する） ３-1，３0 ，３+1 係数器 ４，５ 加算器 ＤＬ1 〜ＤＬ3 遅延器 Ｃ１，Ｃ２ コンパレータ（第１の判別回路） Ｃ３〜Ｃ５ コンパレータ（第２の判別回路） ７，７ａ データ抜き出し／等化誤差検出ブロック（乗
算回路） ８+1，８0 ，８-1 加算回路（バッファ９+1，９0 ，９
-1と共にタップ係数制御手段と共にタップ係数制御手段
を構成する） ９+1，９0 ，９-1 バッファ １１ 増幅器（ＭＡＸ回路１２と共に検出回路を構成す
る） １２ ＭＡＸ回路 Ｃ３ コンパレータ（第２の判別回路） Ｃ４ コンパレータ（第３の判別回路）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/00 H04B 3/00 H03H 21/00
Claims (2)
- 【請求項１】 ３値（０，＋１，−１）を検出するパー
シャルレスポンス４検出方式の自動等化回路において、 ３値（０，＋１，−１）のアナログ信号を可変のタップ
係数で等化する等化器と、 前記等化器により等化された信号の０，＋１，−１を判
別する第１の判別回路と、 前記等化器により等化された信号と０，＋１，−１とを
それぞれ比較し、２値の判別信号を出力する３つの第２
の判別回路と、 前記３つの第２の判別回路により判別された２値の判別
信号の各々と前記第１の判別回路により判別された時系
列な信号を乗算し、乗算結果を２つのロジック出力とし
て出力する乗算回路と、 前記乗算手段により出力された２つのロジック出力の平
均値に基づいて前記等化器のタップ係数を制御するタッ
プ係数制御手段とを、 有することを特徴とする自動等化回路。 - 【請求項２】 ３値（０，＋１，−１）を検出するパー
シャルレスポンス４検出方式の自動等化回路において、 ３値（０，＋１，−１）のアナログ信号を可変のタップ
係数で等化する等化器と、 前記等化器により等化された信号の０，＋１，−１を判
別する第１の判別回路と、 前記等化器により等化された信号と０を比較し、２値の
判別信号を出力する第２の判別回路と、 前記等化器により等化された信号とその反転信号の大き
い方を取り出す検出回路と、 前記検出回路により取り出された信号と＋１を比較し、
２値の判別信号を出力する第３の判別回路と、 前記第２、第３の判別回路により判別された２値の判別
信号の各々と前記第１の判別回路により判別された時系
列な信号を乗算し、乗算結果を２つのロジック出力とし
て出力する乗算回路と、 前記乗算手段により出力された２つのロジック出力の平
均値に基づいて前記等化器のタップ係数を制御するタッ
プ係数制御手段とを、 有することを特徴とする自動等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7100136A JP3060884B2 (ja) | 1995-03-31 | 1995-03-31 | 自動等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7100136A JP3060884B2 (ja) | 1995-03-31 | 1995-03-31 | 自動等化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274818A JPH08274818A (ja) | 1996-10-18 |
| JP3060884B2 true JP3060884B2 (ja) | 2000-07-10 |
Family
ID=14265908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7100136A Expired - Fee Related JP3060884B2 (ja) | 1995-03-31 | 1995-03-31 | 自動等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060884B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4745697B2 (ja) | 2005-03-29 | 2011-08-10 | 富士通セミコンダクター株式会社 | 複数の配線層を有する半導体回路の端子層設定方法、端子層設定プログラム、配線端子延長処理プログラム、および、その端子層を設定に用いられる端子延長用コンポーネント |
| KR100650670B1 (ko) * | 2005-09-02 | 2006-11-29 | 한국전자통신연구원 | 적응형 아날로그 등화기 및 이를 갖는 디지털 신호 수신기 |
-
1995
- 1995-03-31 JP JP7100136A patent/JP3060884B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274818A (ja) | 1996-10-18 |
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