JPH1145868A

JPH1145868A - 半導体集積回路装置の製造方法

Info

Publication number: JPH1145868A
Application number: JP19954297A
Authority: JP
Inventors: Nobuhiro Konishi; 信博小西; Yuichiro Taguma; 祐一郎田熊; Shinichiro Mitani; 真一郎三谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-07-25
Filing date: 1997-07-25
Publication date: 1999-02-16
Anticipated expiration: 2017-07-25
Also published as: JP3556437B2

Abstract

(57)【要約】【課題】ＣＭＰ工程における研磨膜の残膜厚の均一性
を向上する。【解決手段】ウェハ１の有効処理領域６内の製品チッ
プ２が形成される製品チップ領域３に配線等の部材を形
成するとともに、製品にはならない不完全な擬似チップ
４が形成される擬似チップ領域５に、製品チップ領域３
に形成される部材のパターンと同一のパターンの部材を
形成する。また、擬似チップ領域５に形成される部材の
パターンは、製品チップ領域３に形成される部材のパタ
ーンのパターン密度と同一のあるいは近似した密度の単
純な形状のパターンでもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、その製造工程にＣ
ＭＰ（Chemical Mechanical Polishing)法を適用した平
坦化工程を含む半導体集積回路装置に適用して有効な技
術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の最小加工寸法の減
少に伴ってステッパの高性能化が必要となり、レンズ開
口径の増大と露光波長の短波長化が進んでいる。その結
果、露光光学系の焦点深度が浅くなり、被加工表面の僅
かな凹凸も問題となる。この結果、被加工表面の平坦化
はデバイスプロセス上重要な技術課題となっている。し
かも上記の平坦化は、段差上に形成される配線の断線を
防止するために必要とされる段差形状の緩和を目的とし
た平坦化ではなく、グローバルな平坦化つまり完全平坦
化が要求されるものである。

【０００３】表面平坦化の技術としては、ＳＯＧ（spin
on glass)膜あるいは低融点ガラスの塗布および溶融に
よる塗布法、ガラスフローによる熱処理法、ＣＶＤ（Ch
emical Vapor Deposition)の表面反応メカニズムを適用
して自己平坦化させる方法等が知られているが、表面の
状態や適用する熱処理等の条件あるいはそれらの加工上
の制約から、完全な平坦化すなわちグローバル平坦化を
行うことができない場合が多い。そこで、完全平坦化が
実用的に可能な技術としてエッチバック法およびＣＭＰ
法が有望視されている。

【０００４】エッチバック法は、フォトレジストを犠牲
膜にしたもの、ＳＯＧ膜を用いたもの、自己平坦化ＣＶ
Ｄ膜を用いたもの等が知られているが、プロセスの複雑
さ、コスト、パーティクルによる歩留まりの低下が問題
となり、一方、ＣＭＰ法は前記エッチバック法の問題点
との比較において総合的に優れたプロセスであるとの認
識が一般に形成されつつある。つまり、完全平坦化を実
現しうる実用的な技術としては、ＣＭＰ法が最も有望で
あると考えられる。

【０００５】なお、ＣＭＰ技術を詳しく記載している例
としては、たとえば、平成８年５月１日、工業調査会発
行、「電子材料」１９９６年５月号、ｐ２２〜ｐ２７が
ある。

【０００６】

【発明が解決しようとする課題】しかし、ＣＭＰ法を適
用したデバイス表面の平坦化技術を検討する過程におい
て、本発明者は以下のような問題点があることを認識し
た。

【０００７】すなわち、ＣＭＰ法により研磨される研磨
膜の残膜厚が、半導体ウェハの周辺領域において大きく
なり、その結果、研磨膜の均一性を損ねているという現
象を観察した。このような研磨膜の不均一性は、その後
の工程におけるフォトリソグラフィの際の露光マージン
およびエッチングマージンを低下させ、半導体集積回路
装置の製造歩留まりを低下させる要因になるおそれがあ
る。

【０００８】本発明の目的は、ＣＭＰ工程における研磨
膜の残膜厚均一性を向上することにある。

【０００９】本発明の他の目的は、ＣＭＰ工程後のフォ
トリソグラフィ工程における露光マージンおよびエッチ
ングマージンを向上し、半導体集積回路装置の製造歩留
まりを向上することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】（１）本発明の半導体集積回路装置の製造
方法は、半導体ウェハの有効処理領域内に位置し、半導
体集積回路装置を構成する製品チップが形成される製品
チップ領域、および、半導体ウェハの外周部に位置し、
製品チップとはならない不完全な擬似チップが形成され
る擬似チップ領域を含む半導体ウェハを処理する半導体
集積回路装置の製造方法であって、製品チップ領域に半
導体集積回路素子を構成する導電性の素子構成部材を形
成すると同時に、擬似チップ領域に素子構成部材と同一
の材料からなる擬似部材を形成する第１の工程と、半導
体ウェハの全面に素子構成部材および擬似部材を覆う絶
縁膜を堆積し、絶縁膜をＣＭＰ法により研磨する第２の
工程と、を含むものである。

【００１３】このような半導体集積回路装置の製造方法
によれば、第１の工程において、製品チップ領域に素子
形成部材を形成するだけでなく、擬似チップ領域にも擬
似部材を形成し、第２の工程において、素子形成部材お
よび擬似部材の両部材上に形成された絶縁膜をＣＭＰ法
により研磨するため、ＣＭＰ研磨後の絶縁膜の残膜厚の
均一性を向上することができる。

【００１４】すなわち、擬似チップ領域に擬似部材を設
けない場合は、素子形成部材を形成するための被膜等が
何らパターニングされずに擬似チップ領域に残った状態
となり、擬似チップ領域における絶縁膜は当該領域で全
面が凸状態になっていることとなる。そのため擬似チッ
プ領域においては、ＣＭＰ研磨の際に研磨パッドから受
ける圧力は平らな絶縁膜の全面で受けることとなり、こ
の領域に加えられる単位面積あたりの圧力が低下するこ
ととなる。つまり、パターニングされた素子形成部材上
の絶縁膜が素子形成部材の凹凸にしたがった表面形状を
有し、研磨パッドから受ける圧力が凸部のみで受けるこ
ととなるため、その単位面積あたりの印加圧力が大きく
なるのに対し、それに比較して擬似チップ領域では印加
圧力が相対的に低くなる。一般的に研磨速度は、印加圧
力に比例するため、この印加圧力の相違に起因して絶縁
膜の残膜厚が不均一となる。

【００１５】このような絶縁膜の不均一性が擬似チップ
領域にのみ止まるものであるならこの領域に形成される
擬似チップが製品とはならないため問題は生じないが、
不均一性は、擬似チップに隣接する製品チップにも及ぶ
ものである。したがって、擬似チップに隣接する製品チ
ップの歩留まりを低下させる要因となるものであった。

【００１６】そこで、本発明では、擬似チップ領域にお
いてもパターニングを施し、ダミーである擬似部材を形
成するものである。このように擬似部材を設けることに
より、擬似部材上の絶縁膜のＣＭＰ研磨の際の研磨圧力
の低下を防止し、絶縁膜の残膜厚均一性を向上するもの
である。その結果、擬似チップに隣接する製品チップの
絶縁膜の膜厚均一性を向上し、当該チップの製品歩留ま
りを向上することができる。

【００１７】なお、素子形成部材としては、浅溝素子分
離構造を有する半導体基板の活性領域、ゲート絶縁膜上
のゲート電極となる多結晶シリコン配線、層間絶縁膜上
の金属あるいは多結晶シリコン配線を例示することがで
きる。

【００１８】（２）本発明の半導体集積回路装置の製造
方法は、半導体ウェハの有効処理領域内に位置し、半導
体集積回路装置を構成する製品チップが形成される製品
チップ領域、および、半導体ウェハの外周部に位置し、
製品チップとはならない不完全な擬似チップが形成され
る擬似チップ領域を含む半導体ウェハを処理する半導体
集積回路装置の製造方法であって、製品チップ領域の絶
縁膜に半導体集積回路素子を構成する導電性の素子構成
部材が形成される凹部を形成すると同時に、周辺チップ
領域の絶縁膜に擬似凹部を形成する第１の工程と、半導
体ウェハの全面に凹部および擬似凹部の内面を含む絶縁
膜の表面に導電膜を堆積し、導電膜をＣＭＰ法により研
磨して凹部に導電性の素子形成部材を形成する第２の工
程と、を含むものである。

【００１９】このような半導体集積回路装置の製造方法
によれば、第１の工程において、製品チップ領域に素子
構成部材を形成するための凹部を絶縁膜に形成するだけ
でなく、擬似チップ領域に擬似凹部を形成し、第２の工
程において、凹部および擬似凹部の内面を含む絶縁膜の
表面に導電膜を形成し、導電膜をＣＭＰ法により研磨す
るため、導電膜を均一に研磨することができ、素子構成
部材を均一に形成することができる。

【００２０】このように、導電膜を均一に研磨すること
ができる理由は、前記（１）に記載した絶縁膜が均一に
研磨される理由と同様である。

【００２１】なお、素子構成部材としては、タングステ
ンプラグあるいはダマシン法による配線を例示すること
ができ、凹部としては、プラグ形成のための接続孔ある
いは配線形成のための溝を例示することができる。ま
た、凹部には接続孔および配線溝の両方を含むため、い
わゆるデュアルダマシン法による接続孔および配線の形
成も含まれる。さらに、導電膜としては、アルミニウ
ム、銅等の金属膜の他に多結晶シリコンも例示すること
ができる。

【００２２】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）記載の半導体集積回路
装置の製造方法であって、擬似チップ領域における擬似
部材または擬似凹部のパターンは、製品チップ領域にお
ける素子構成部材または凹部のパターンと同一とするも
のである。

【００２３】このような半導体集積回路装置の製造方法
によれば、擬似チップ領域の擬似部材または擬似凹部パ
ターンを製品チップ領域の素子構成部材または凹部パタ
ーンと同じにするため、両領域で印加される単位面積あ
たりの圧力が同一となり、絶縁膜あるいは金属膜のＣＭ
Ｐ研磨速度を均一とすることができる。

【００２４】また、擬似チップ領域のパターンを製品チ
ップ領域のパターンと同一にすることに限られず、擬似
チップ領域における擬似部材または擬似凹部のパターン
密度を、製品チップ領域における素子構成部材または凹
部のパターン密度と同一または近似しているものにする
ことができる。このように、擬似チップ領域および製品
チップ領域のパターンを同一にすることのみならず、そ
の密度を同一または近似したものとすることによって
も、両領域に印加される単位面積あたりの研磨圧力をほ
ぼ同じにすることができ、絶縁膜あるいは金属膜のＣＭ
Ｐ研磨速度を均一とすることができる。

【００２５】さらに、本発明者の実験および検討によれ
ば、実用的な均一性は、以下のような条件を満足する場
合にも得ることが可能である。すなわち、擬似チップ領
域における擬似部材または擬似凹部のパターン密度Ｎ１
を、製品チップ領域における素子構成部材または凹部の
パターン密度Ｎ２に対して、0.５×Ｎ２≦Ｎ１≦２×Ｎ
２である第１の条件、および、0.１≦Ｎ１≦0.８である
第２の条件の両条件をともに満足するものとする場合で
ある。つまり、擬似チップ領域のパターン密度Ｎ１は、
製品チップ領域のパターン密度Ｎ２の５０％から２００
％の間にあればよく、Ｎ２に厳密に一致あるいは近似し
ている必要はない。ただし、擬似チップ領域のパターン
密度Ｎ１は、１０％〜８０％の間にある必要がある。た
とえば、製品チップ領域のパターン密度Ｎ２が２０％で
ある場合には擬似チップ領域のパターン密度Ｎ１は１０
％〜４０％の範囲にあればよい。ただし、Ｎ２が１０％
である場合には、Ｎ１は１０％〜２０％の範囲、Ｎ２が
５０％である場合には、Ｎ１は２５％〜８０％の範囲で
ある必要がある。

【００２６】また、擬似部材または擬似凹部のパターン
寸法は、素子構成部材または凹部のパターン幅の２倍以
上であり、かつ、１ｍｍ以下とすることができる。この
ような場合、擬似部材または擬似凹部のパターン寸法を
素子構成部材または凹部のパターン幅の２倍以上にする
ため、擬似チップ領域内のパターン倒れ等のゴミ発生要
因を防止することができる。すなわち、擬似部材または
擬似凹部は、ウェハ処理工程におけるプロセス管理範囲
外である有効処理領域外または当該領域にまたがって形
成されるため、リソグラフィあるいはエッチングが良好
には行われない。特に配線形成工程における金属膜が良
好にエッチングされない場合には、金属片がウェハから
剥離し、導電性のゴミとなって不良発生の要因となりか
ねない。そこで、本発明では、擬似部材または擬似凹部
のパターン寸法を素子構成部材または凹部のパターン幅
の２倍以上としてこれら部材の剥離を防止し、半導体集
積回路装置の製造工程における不良の発生を抑制するも
のである。ただし、擬似部材または擬似凹部のパターン
寸法があまりに大きくなると、パターニングした効果が
薄れる可能性があるため、最大で１ｍｍとするものであ
る。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２８】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の製造方法を適用するウ
ェハの一例を示す平面図であり、図２は図１におけるII
部の拡大図である。

【００２９】本実施の形態１の製造方法で用いるウェハ
１には、製品チップ２が形成される製品チップ領域３
と、製品にはならない不完全な擬似チップ４が形成され
る擬似チップ領域５とが含まれる。製品チップ２は、各
製造工程でのプロセス管理が保証された有効処理領域６
内に形成される。逆に言えば、有効処理領域６からはみ
出した領域では、製品チップ２にはなり得ず、そのよう
な領域に形成されるチップは全て擬似チップ４となり、
工程の終了後廃棄されるものである。したがって、擬似
チップ領域５に形成される薄膜は一般にはパターニング
されず、ベタ膜の状態で存置される。

【００３０】しかし、本実施の形態のウェハ１には、図
２に示すように、擬似チップ領域５においても擬似チッ
プ４上に製品チップ２のパターン７と同一のパターン７
がパターニングされる。このように擬似チップ４にもパ
ターン７を形成することにより、パターン上の絶縁膜の
ＣＭＰ研磨量の均一性が向上し、絶縁膜の残膜厚均一性
を向上することができる。

【００３１】以下、図３〜図７を用いて本実施の形態１
の製造方法を説明する。図３〜図７は、本発明の一実施
の形態である半導体集積回路装置の製造方法の一例を工
程順に示した断面図であり、（ａ）は図１におけるａ−
ａ線断面、（ｂ）は図１におけるｂ−ｂ線断面を示す。

【００３２】まず、ウェハ１の主面上に図示しないシリ
コン窒化膜を堆積し、このシリコン酸化膜をパターニン
グした後、パターニングされたシリコン酸化膜をマスク
として熱酸化処理を行い、厚いシリコン酸化膜からなる
フィールド絶縁膜８を形成する。また、低濃度の不純物
をイオン注入してウェル９を形成する。その後ゲート絶
縁膜１０となるシリコン酸化膜をたとえば熱ＣＶＤ法に
より、ゲート電極１１となる多結晶シリコン膜をたとえ
ばＬＰＣＶＤ法により、キャップ絶縁膜１２となるシリ
コン酸化膜をたとえばプラズマＣＶＤ法により順次堆積
し、それらの積層膜をパターニングしてゲート絶縁膜１
０、ゲート電極１１、キャップ絶縁膜１２を形成する。
さらにゲート電極１１およびキャップ絶縁膜１２をマス
クとして不純物をイオン注入し、不純物半導体領域１３
を形成する。その後、シリコン酸化膜を堆積し、これに
異方性エッチングを施してサイドウォール１４を形成す
る（図３）。なお、キャップ絶縁膜１２およびサイドウ
ォール１４はシリコン窒化膜であってもよい。

【００３３】積層膜のパターニングには公知のフォトリ
ソグラフィおよびエッチング技術を用いることができ、
サイドウォール１４を形成後高濃度の不純物をイオン注
入して不純物半導体領域１３をＬＤＤ（Lightly Doped
Drain ）構造としてもよい。また、上記工程により形成
されるＭＩＳＦＥＴがｎ形の導電形である場合、ウェル
９に導入される不純物はボロン等ｐ形不純物とし、不純
物半導体領域１３に導入される不純物はリン、ヒ素等の
ｎ形不純物とすることができる。ＭＩＳＦＥＴの導電形
がｐ形である場合はその逆とすることができる。

【００３４】なお、ＭＩＳＦＥＴは、製品チップ領域３
に形成され、擬似チップ領域５には形成されない。

【００３５】次に、ウェハ１の全面に絶縁膜１５を堆積
した後、絶縁膜１５をエッチバック法、ＣＭＰ法等を用
いて平坦化する。絶縁膜１５は、ＢＰＳＧ膜、ＳＯＧ膜
あるいは高密度プラズマＣＶＤ法によるシリコン酸化膜
等自己平坦化機能を有する被膜を含むことができる。こ
の場合、ボロン、リン等の不純物の拡散を防止するた
め、ＭＩＳＦＥＴ側にたとえばＴＥＯＳを用いたＣＶＤ
法によるシリコン酸化膜等を含めることができる。さら
に、接続孔１６を開口した後、配線１７となる金属膜を
堆積し、金属膜を公知のフォトリソグラフィおよびエッ
チングの技術を用いてパターニングして配線１７を形成
する。また、配線１７上にはこれを覆う絶縁膜１８を堆
積する（図４）。

【００３６】配線１７はたとえばアルミニウムを主成分
とする金属膜とすることができ、スパッタ法あるいは蒸
着法等により堆積することができる。この堆積の際、接
続孔１６内にも同時に被膜を堆積し、配線１７とウェハ
１の主面上に不純物半導体領域１３とを接続することが
できる。

【００３７】また、配線１７は、製品チップ領域３に形
成されるだけでなく、擬似チップ領域５にも形成され、
図２で説明したパターン７の一つである。配線１７を擬
似チップ領域５にも形成することにより、後に説明する
ように絶縁膜１８をＣＭＰ研磨した後の絶縁膜１８の残
膜厚の均一性を向上することができる。

【００３８】絶縁膜１８は、ＢＰＳＧ膜、ＳＯＧ膜ある
いは高密度プラズマＣＶＤ法によるシリコン酸化膜等自
己平坦化機能を有する被膜を含むことができ、また、Ｔ
ＥＯＳを用いたＣＶＤ法によるシリコン酸化膜等との積
層膜とすることもできる。

【００３９】次に、絶縁膜１８の表面をＣＭＰ法により
研磨する（図５）。図５に示すように、本実施の形態１
では、擬似チップ領域５と製品チップ領域３との境界に
おける絶縁膜１８の凸部分は１２Ｌの長さで研磨パッド
１９に接触し（図５（ａ））、製品チップ領域３間の境
界における絶縁膜１８の凸部分も１２Ｌの長さで研磨パ
ッド１９に接触している（図５（ｂ））。これは、擬似
チップ領域５にも製品チップ領域３のパターンと同一の
パターンで配線１７を形成しているためであり、このよ
うに、同一面積で絶縁膜１８と研磨パッド１９が接触し
ているため、擬似チップ領域５あるいは製品チップ領域
３の場所によらず絶縁膜１８の研磨速度を均一とするこ
とができる。

【００４０】すなわち、ＣＭＰ研磨においては、一般
に、研磨速度Ｒは、摺動面に加わる圧力Ｐｓとウェハ１
と研磨パッド１９との相対速度ｖとの関数で表され、Ｒ
＝Ｋｐ×Ｐｓ×ｖ（Ｋｐは係数）の関係で表される。し
たがって、圧力Ｐｓが減少するとそれに比例して研磨速
度Ｒが低下し、絶縁膜１８の残膜厚が大きくなる。

【００４１】いま、簡単のために図５の配線１７を単純
なラインアンドスペースと仮定し、紙面の垂直方向にパ
ターン密度が変化しないと考えると、摺動面に加わる単
位面積あたりの圧力Ｐｓは、ウェハ１の裏面に印加され
る均等な印加圧力Ｐを接触面積で割った値として与えら
れ、Ｐ／１２Ｌとなる。この値は、擬似チップ領域５と
製品チップ領域３との境界（図５（ａ））と、製品チッ
プ領域３間の境界（図５（ｂ））で同じであり、それら
の各領域でＣＭＰ研磨による絶縁膜１８の研磨速度は異
ならないことを示している。

【００４２】一方、図１７に示すように、擬似チップ領
域５に配線１７のベタパターン２０を残存させた場合を
考えてみると、図１８に示すように、擬似チップ領域５
と製品チップ領域３との境界での単位面積あたりの圧力
ＰｓがＰ／２１Ｌに対し（図１８（ａ））、製品チップ
領域３間の境界での単位面積あたりの圧力ＰｓはＰ／１
２Ｌとなって（図１８（ｂ））、擬似チップ領域５と製
品チップ領域３との境界での圧力Ｐｓが、製品チップ領
域３間の境界での圧力Ｐｓに比較して小さくなり、擬似
チップ領域５と製品チップ領域３との境界での絶縁膜１
８の残膜厚が大きくなってしまう。

【００４３】しかしながら、本実施の形態１の製造方法
によれば、前記したとおり、擬似チップ領域５にも配線
１７のパターン７を形成するため、図６に示すように、
ウェハ１の全面で絶縁膜１８の残膜厚は均一となり、そ
の後の工程におけるフォトリソグラフィあるいはエッチ
ング工程のプロセスマージンを向上することができる。
具体的には、パターン７の凸部分の寸法をたとえば８０
μｍ、パターン密度を２０％とした場合、残膜厚が８０
０ｎｍの絶縁膜１８において、膜厚のばらつきを１００
ｎｍに抑制することができ、擬似チップ領域５にパター
ン７を形成しない場合のばらつきが３００ｎｍとなるの
に対して２００ｎｍの均一性の向上を図ることができ
た。

【００４４】なお、ＣＭＰ研磨の条件として、ウェハ１
への印加圧力を５００ｇ／ｃｍ²、定盤およびキャリア
の回転数をともに２０ｒｐｍ、研磨パッド１９を硬質パ
ッドとすることができる。

【００４５】また、図７に示すように、絶縁膜１８上に
さらに第２層目の配線２１および絶縁膜２２を形成して
もよい。擬似チップ領域５の配線２１に、配線１７同様
にパターン７を形成し、絶縁膜２２の残膜厚均一性を向
上できることはいうまでもない。さらに、３層以上の配
線層を形成してもよいことはいうまでもない。

【００４６】（実施の形態２）図８〜図１１は、本発明
の他の実施の形態である半導体集積回路装置の製造方法
の一例をその工程順に示した断面図である。以下、図８
〜図１１を用いて本実施の形態２の製造方法を説明す
る。

【００４７】まず、ウェハ１の主面にシリコン窒化膜２
３と堆積し、シリコン窒化膜２３およびウェハ１の主面
をパターニングして、浅溝２４を形成する（図８）。シ
リコン窒化膜２３およびウェハ１のパターニングには公
知のフォトリソグラフィおよびエッチング技術を用いる
ことができる。

【００４８】この浅溝は、製品チップ領域３に形成され
るだけでなく、擬似チップ領域５にも形成される。ま
た、擬似チップ領域５に形成される浅溝２４のパターン
は、製品チップ領域３におけるパターンと同一である。

【００４９】次に、ウェハ１の全面に、たとえばＴＥＯ
Ｓを用いたプラズマＣＶＤ法によりシリコン酸化膜２５
を堆積する（図９）。擬似チップ領域５にも製品チップ
領域３における浅溝パターンと同一パターンの浅溝２４
が形成されているため、シリコン酸化膜２５の表面凹凸
形状は、擬似チップ領域５および製品チップ領域３にお
いて同様の形状となる。

【００５０】次に、図１０に示すようにＣＭＰ研磨を実
施する。実施の形態１で説明したように、擬似チップ領
域５と製品チップ領域３との境界領域でのシリコン酸化
膜２５と研磨パッド１９との接触面積は、製品チップ領
域３間の境界領域での接触面積とほぼ同一となり、シリ
コン酸化膜２５の研磨速度をウェハ１の全面において均
一にすることができる。この結果、均一な素子分離領域
２６を形成することができる（図１１）。

【００５１】なお、図１１におけるシリコン窒化膜２３
を除去して、素子分離領域２６が形成されたウェハ１が
完成するが、その後の素子形成工程は、実施の形態１と
同様であるため説明を省略する。

【００５２】（実施の形態３）図１２〜図１５は、本発
明のさらに他の実施の形態である半導体集積回路装置の
製造方法の一例をその工程順に示した断面図である。以
下、図１２〜図１５を用いて本実施の形態２の製造方法
を説明する。（ａ）は図１におけるａ−ａ線断面、
（ｂ）は図１におけるｂ−ｂ線断面を示す。

【００５３】本実施の形態３の製造方法は、第１層配線
層を形成するまでは実施の形態１と同様であるため、そ
の説明は省略する。

【００５４】絶縁膜１８上に絶縁膜２７を堆積し、配線
が形成される溝２８および接続孔２９を形成する（図１
２）。

【００５５】絶縁膜２７は、たとえばＴＥＯＳシリコン
酸化膜とすることができ、絶縁膜１８が十分に厚い場合
には絶縁膜２７を省略することが可能である。溝２８お
よび接続孔２９は公知のフォトリソグラフィおよびエッ
チング技術を用いて形成でき、製品チップ領域３に形成
されるだけでなく、擬似チップ領域５にも形成される。
また、擬似チップ領域５に形成される溝２８および接続
孔２９のパターンは、製品チップ領域３におけるパター
ンと同一である。

【００５６】次に、ウェハ１の全面に、たとえばスパッ
タ法により銅あるいはアルミニウム等の金属膜３０を堆
積する（図１３）。擬似チップ領域５にも製品チップ領
域３における浅溝パターンと同一パターンの溝２８およ
び接続孔２９が形成されているため、金属膜３０の表面
凹凸形状は、擬似チップ領域５および製品チップ領域３
において同様の形状となる。

【００５７】次に、図１４に示すようにＣＭＰ研磨を実
施する。実施の形態１で説明したように、擬似チップ領
域５と製品チップ領域３との境界領域での金属膜３０と
研磨パッド１９との接触面積は、製品チップ領域３間の
境界領域での接触面積とほぼ同一となり、金属膜３０の
研磨速度をウェハ１の全面において均一にすることがで
きる。この結果、均一な配線３１をダマシン法により形
成することができる（図１５）。

【００５８】（実施の形態４）図１６は、擬似チップ領
域５と製品チップ領域３との境界領域を示す平面図であ
る。

【００５９】本実施の形態４の製造方法では、擬似チッ
プ領域５に形成されるパターン３２は、製品チップ領域
３に形成されるパターン７と相違するパターンである。
ただし、パターン３２とパターン７のパターン密度は、
同一である。

【００６０】このように、パターン３２とパターン７の
パターン密度を同じにすることにより、擬似チップ領域
５および製品チップ領域３でのＣＭＰ研磨速度を均一に
することができ、それらパターン上のＣＭＰ研磨膜の残
膜厚の均一性を向上することができる。

【００６１】なお、パターン３２とパターン７のパター
ン密度は、全く同一とする必要はない。本発明者の実験
および検討によれば、パターン３２のパターン密度Ｎ１
を、パターン７のパターン密度Ｎ２に対して、0.５×Ｎ
２≦Ｎ１≦２×Ｎ２、とし、かつ、0.１≦Ｎ１≦0.８、
とすればよい。つまり、パターン３２のパターン密度Ｎ
１は、パターン７のパターン密度Ｎ２の５０％から２０
０％の間にあればよい。ただし、パターン３２のパター
ン密度Ｎ１は、１０％〜８０％の間にある必要がある。

【００６２】具体的に数値を例示すれば、たとえば、Ｎ
２が２０％である場合にはＮ１は１０％〜４０％の範囲
にあればよい。また、Ｎ２が１０％である場合には、Ｎ
１は１０％〜２０％の範囲、Ｎ２が５０％である場合に
は、Ｎ１は２５％〜８０％の範囲であればよい。

【００６３】また、パターン３２のパターン寸法は、パ
ターン７のパターン幅の２倍以上であり、かつ、１ｍｍ
以下とすることができる。このような場合、パターン３
２によって形成される配線のパターン倒れ等のゴミ発生
要因を防止することができる。すなわち、パターン３２
によって形成される配線は有効処理領域６内に入ってい
ない場合があり、このように有効処理領域６の外に位置
する部材の加工は一般に良好でないため、剥離等が発生
しやすいが、パターン３２のパターン幅を大きくしてお
けば、このような不具合は発生し難くなる。

【００６４】ただし、擬似部材または擬似凹部のパター
ン寸法があまりに大きくなると、パターニングした効果
が薄れる可能性があるため、最大で１ｍｍとするもので
ある。

【００６５】なお、本実施の形態４のパターン３２は、
実施の形態１〜３においても用いることができる。

【００６６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６７】たとえば、上記実施の形態１〜３では、本
発明を素子分離領域、金属配線に適用した場合について
説明したが、その他の部材たとえば、ゲート配線、ビッ
ト線等に適用することもできる。

【００６８】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００６９】（１）ＣＭＰ工程における研磨膜の残膜厚
の均一性を向上することができる。

【００７０】（２）ＣＭＰ工程後のフォトリソグラフィ
工程における露光マージンおよびエッチングマージンを
向上し、半導体集積回路装置の製造歩留まりを向上する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を適用するウェハの一例を示す平面図であ
る。

【図２】図１におけるII部の拡大図である。

【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図であり、
（ａ）は図１におけるａ−ａ線断面、（ｂ）は図１にお
けるｂ−ｂ線断面を示す。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図であり、
（ａ）は図１におけるａ−ａ線断面、（ｂ）は図１にお
けるｂ−ｂ線断面を示す。

【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図であり、
（ａ）は図１におけるａ−ａ線断面、（ｂ）は図１にお
けるｂ−ｂ線断面を示す。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図であり、
（ａ）は図１におけるａ−ａ線断面、（ｂ）は図１にお
けるｂ−ｂ線断面を示す。

【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図であり、
（ａ）は図１におけるａ−ａ線断面、（ｂ）は図１にお
けるｂ−ｂ線断面を示す。

【図８】本発明の他の実施の形態である半導体集積回路
装置の製造方法の一例をその工程順に示した断面図であ
る。

【図９】本発明の他の実施の形態である半導体集積回路
装置の製造方法の一例をその工程順に示した断面図であ
る。

【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造方法の一例をその工程順に示した断面図で
ある。

【図１１】本発明の他の実施の形態である半導体集積回
路装置の製造方法の一例をその工程順に示した断面図で
ある。

【図１２】本発明のさらに他の実施の形態である半導体
集積回路装置の製造方法の一例をその工程順に示した断
面図であり、（ａ）は図１におけるａ−ａ線断面、
（ｂ）は図１におけるｂ−ｂ線断面を示す。

【図１３】本発明のさらに他の実施の形態である半導体
集積回路装置の製造方法の一例をその工程順に示した断
面図であり、（ａ）は図１におけるａ−ａ線断面、
（ｂ）は図１におけるｂ−ｂ線断面を示す。

【図１４】本発明のさらに他の実施の形態である半導体
集積回路装置の製造方法の一例をその工程順に示した断
面図であり、（ａ）は図１におけるａ−ａ線断面、
（ｂ）は図１におけるｂ−ｂ線断面を示す。

【図１５】本発明のさらに他の実施の形態である半導体
集積回路装置の製造方法の一例をその工程順に示した断
面図であり、（ａ）は図１におけるａ−ａ線断面、
（ｂ）は図１におけるｂ−ｂ線断面を示す。

【図１６】実施の形態４の擬似チップ領域と製品チップ
領域との境界領域を示す平面図である。

【図１７】擬似チップ領域にベタパターンを残存させた
場合の例を示す平面図である。

【図１８】擬似チップ領域にベタパターンを残存させた
場合の例を示す断面図である。

【符号の説明】

１ウェハ２製品チップ３製品チップ領域４擬似チップ５擬似チップ領域６有効処理領域７パターン８フィールド絶縁膜９ウェル１０ゲート絶縁膜１１ゲート電極１２キャップ絶縁膜１３不純物半導体領域１４サイドウォール１５絶縁膜１６接続孔１７配線１８絶縁膜１９研磨パッド２０ベタパターン２１配線２２絶縁膜２３シリコン窒化膜２４浅溝２５シリコン酸化膜２６素子分離領域２７絶縁膜２８溝２９接続孔３０金属膜３１配線３２パターンＮ１パターン密度Ｎ２パターン密度Ｐ印加圧力Ｐｓ圧力Ｒ研磨速度ｖ相対速度

Claims

【特許請求の範囲】

【請求項１】半導体ウェハの有効処理領域内に位置
し、半導体集積回路装置を構成する製品チップが形成さ
れる製品チップ領域、および、前記半導体ウェハの外周
部に位置し、前記製品チップとはならない不完全チップ
が形成される擬似チップ領域を含む半導体ウェハを処理
する半導体集積回路装置の製造方法であって、前記製品チップ領域に半導体集積回路素子を構成する導
電性の素子構成部材を形成すると同時に、前記擬似チッ
プ領域に前記素子構成部材と同一の材料からなる擬似部
材を形成する第１の工程と、前記半導体ウェハの全面に前記素子構成部材および擬似
部材を覆う絶縁膜を堆積し、前記絶縁膜をＣＭＰ法によ
り研磨する第２の工程と、を含むことを特徴とする半導
体集積回路装置の製造方法。
【請求項２】半導体ウェハの有効処理領域内に位置
し、半導体集積回路装置を構成する製品チップが形成さ
れる製品チップ領域、および、前記半導体ウェハの外周
部に位置し、前記製品チップとはならない不完全チップ
が形成される擬似チップ領域を含む半導体ウェハを処理
する半導体集積回路装置の製造方法であって、前記製品チップ領域の絶縁膜に半導体集積回路素子を構
成する導電性の素子構成部材が形成される凹部を形成す
ると同時に、前記周辺チップ領域の絶縁膜に擬似凹部を
形成する第１の工程と、前記半導体ウェハの全面に前記凹部および擬似凹部の内
面を含む前記絶縁膜の表面に導電膜を堆積し、前記導電
膜をＣＭＰ法により研磨して前記凹部に導電性の素子形
成部材を形成する第２の工程と、を含むことを特徴とす
る半導体集積回路装置の製造方法。
【請求項３】請求項１または２記載の半導体集積回路
装置の製造方法であって、前記擬似チップ領域における前記擬似部材または前記擬
似凹部のパターンは、前記製品チップ領域における前記
素子構成部材または前記凹部のパターンと同一であるこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項４】請求項１または２記載の半導体集積回路
装置の製造方法であって、前記擬似チップ領域における前記擬似部材または前記擬
似凹部のパターン密度は、前記製品チップ領域における
前記素子構成部材または前記凹部のパターン密度と同一
または近似しているものであることを特徴とする半導体
集積回路装置の製造方法。
【請求項５】請求項１または２記載の半導体集積回路
装置の製造方法であって、前記擬似チップ領域における前記擬似部材または前記擬
似凹部のパターン密度Ｎ１は、前記製品チップ領域にお
ける前記素子構成部材または前記凹部のパターン密度Ｎ
２に対して、 0.５×Ｎ２≦Ｎ１≦２×Ｎ２、である第１の条件、 0.１≦Ｎ１≦0.８、である第２の条件、の何れの条件をも満足するものであることを特徴とする
半導体集積回路装置の製造方法。
【請求項６】請求項４または５記載の半導体集積回路
装置の製造方法であって、前記擬似部材または前記擬似凹部のパターン寸法は、前
記素子構成部材または前記凹部のパターン幅の２倍以上
であり、かつ、１ｍｍ以下であることを特徴とする半導
体集積回路装置の製造方法。