KR100275066B1

KR100275066B1 - 쥐.703에따른디지털데이터처리장치.

Info

Publication number: KR100275066B1
Application number: KR1019970047446A
Authority: KR
Inventors: 배성진; 박상기
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-09-13
Filing date: 1997-09-13
Publication date: 2000-12-15
Also published as: KR19990025721A

Abstract

본 발명은 아날로그/디지털 변환부에서 양극성 신호를 받아 디지털 변환하여 송신하고, 디지털 데이터를 받아 양극성 신호로 변환하여 디지털/아날로그 변환부를 통해 전송하는 쥐.703에 따른 디지털 데이터 처리장치에 관한 것으로, 상기 양극성 신호로부터 데이터를 검출하기 위한 클럭을 재생하는 클럭재생부와, 상기 클럭재생부에서 재생된 클럭을 이용하여 쥐.703규칙에 의해 상기 양극성 신호로부터 데이터를 검출하는 쥐.703디코더와, 상기 쥐.703디코더에서 검출된 데이터를 임시 저장한 후 시스템의 제어를 받아 상기 저장된 데이터를 독출하여 상기 시스템으로 보내는 송신 선입선출부와, 상기 시스템으로부터 입력되는 상기 디지털 데이터로부터 재생 클럭을 검출하는 클럭 스므씽 필터와, 상기 시스템의 제어를 받아 상기 디지털 데이터를 저장한 후 상기 재생 클럭을 이용하여 독출하는 수신 선입선출부와, 상기 수신 선입선출부로부터 독출된 데이터를 상기 재생 클럭을 이용하고, 상기 쥐.703규칙에 의해 양극성 신호로 변환하여 상기 디지털/아날로그 변환부로 보내는 쥐.703 인코더로 이루어짐을 특징으로 한다.

Description

쥐.703에 따른 디지털 데이터 처리 장치.{APPARATUS FOR PROCESSING DIGITAL DATA BY USING G.703}

본 발명은 ITU-T 권고안(Recommendation) G.703을 이용하는 전송장치에 관한 것으로, 특히 수신되는 G.703 양극성 신호로부터 데이터를 추출하여 디지털 신호로 변환하고 역으로 디지털 신호를 G.703 규칙에 의해 양극성 신호로 변환하는 디지털 데이터 처리장치에 관한 것이다.

통신망은 디지털화로 꾸준히 발달해 왔다. 그러나 디지털 전송은 아날로그 전송에 비해서 채널당 대역폭이 많이 소요되는 단점이 있고, 장거리 전송에 있어서도 아날로그 전송이 더 경제적이다. 이러한 단점에도 불구하고 디지털 전송방식이 계속 발전해 온 것은 디지털 전송이 가지는 많은 장점이 있기 때문이다.

디지털 전송의 신호는 TTL, 혹은 CMOS가 주종이다. 그러나 신호의 흐름이 RACK과 RACK 사이, 또는 TTL이나 CMOS인 디지털 레벨로 전송이 어려운 경우가 있다. 이때 TTL이나 CMOS인 디지털 신호를 양극성(Bipolar) 신호로 변환하여 아날로그화 해서 전송하는 방법을 사용하게 된다. 마이크로 웨이브(micro-wave: M/W)장비 등에 이용되는 G.703 64Kb/s, 2.048Mb/s 데이터 전송의 경우도 이와 같은 방법을 사용한다.

따라서 본 발명의 목적은 수신되는 G.703 양극성 신호로부터 데이터를 추출하여 디지털 신호로 변환하고, 역으로 디지털 신호를 G.703 규칙에 의해 양극성 신호로 변환하는 디지털 데이터 처리장치 제공함에 있다.

상기한 목적을 달성하기 위해서 본 발명은 아날로그/디지털 변환부에서 양극성 신호를 받아 디지털 변환하여 송신하고, 디지털 데이터를 받아 양극성 신호로 변환하여 디지털/아날로그 변환부를 통해 전송하는 쥐. 703에 따른 디지털 데이터 처리장치에 있어서, 상기 양극성 신호로부터 데이터를 검출하기 위한 클럭을 재생하는 클럭재생부와, 상기 클럭재생부에서 재생된 클럭을 이용하여 쥐.703규칙에 의해 상기 양극성 신호로부터 데이터를 검출하는 쥐.703디코더와, 상기 쥐.703디코더에서 검출된 데이터를 임시 저장한 후 시스템의 제어를 받아 상기 저장된 데이터를 독출하여 상기 시스템으로 보내는 송신 선입선출부와, 상기 시스템으로부터 입력되는 상기 디지털 데이터로부터 재생 클럭을 검출하는 클럭 스므씽 필터와, 상기 시스템의 제어를 받아 상기 디지털 데이터를 저장한 후 상기 재생 클럭을 이용하여 독출하는 수신 선입선출부와, 상기 수신 선입선출부로부터 독출된 데이터를 상기 재생 클럭을 이용하고, 상기 쥐.703규칙에 의해 양극성 신호로 변환하여 상기 디지털/아날로그 변환부로 보내는 쥐. 703 인코더로 이루어짐을 특징으로 한다.

도 1은 본 발명의 실시 예에 따른 디지털 데이터 처리장치의 구성도.

도 2는 도 1의 구성에 의거한 송신 타이밍도.

도 3은 도 1의 구성에 의거한 수신 타이밍도.

이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

G.703은 여러 곳에서 이용되고 있으나 본 발명에서는 M/W 장비에 적용되는 경우를 일 실시 예로 들어 설명한다. 여기서 M/W 장비는 송수신부와, 중간주파수부와, 모뎀부와, 감시스위칭부로 계층 구조를 이루고, 본 발명에 따른 디지털 데이터 처리장치는 주로 64Kb/s PCM(예: 전화,FAX) 규격의 아날로그 신호 라인(예: DS3 라인)에 연결된 상기 감시스위칭부에 적용된다.

도 1은 본 발명의 실시 예에 따른 디지털 데이터 처리장치의 구성도를 나타낸 것이다.

도면을 참조하면, 도면 참조번호 11은 아날로그/디지털(analog/digital: 이하 "A/D"라 한다) 변환부로서, 아날로그 신호 라인에 연결되어, 수신되는 아날로그 신호를 G.703에 의한 양극성을 가지는 디지털 신호(TD+, TD-)로 변환하여 출력한다. 12는 클럭 재생부로서, 상기 A/D 변환부(11)에서 출력되는 상기 디지털 신호(TD+, TD-)로부터 D-PLL(digital phase locked loop)을 통해 데이터를 검출하기 위한 클럭(clock)을 재생한다. 13은 G.703 디코더로서, 상기 클럭 재생부(12)로부터 출력된 클럭을 이용하여 상기 A/D 변환부(11)에서 출력된 상기 디지털 신호(TD+, TD-)를 G.703 규칙에 의해 복원하여 전송한다. 여기서 상기 G.703 디코더(13)는 상기 디지털 신호(TD+, TD-)의 형태가 "1100"일 경우 "1"로 간주하며, "1010"일 경우 "0"으로 간주하여 정상적인 데이터는 전송한다. 그리고 검출된 데이터가 G.703 규칙에 위배된 경우에는 선로 에러 비트로 간주하며, 이 에러 비트를 카운트하여 임계치 이상일 경우 라인 실패(Line Failure)를 선언하며, 수신된 신호가 모두 "1"일 경우 라인 AIS를 선언하여 제어 인터페이스부(14)로 보낸다. 60은 송신 선입선출(First-In/First-Out)부로서, 송신 재생 클럭에 동기된 송신 데이터를 래치(Latch)시키며 시스템 클럭으로 래치된 데이터를 읽어 전송하게 된다. 상기 송신 선입선출부(60)를 더 구체적으로 설명하면 다음과 같다. 15는 송신 S/P(Serial/Parallel)변환부로서, G.703 디코더(13)에서 복원된 직렬 데이터를 받아 병렬로 변환하여 듀얼 포트(DUAL PORT) S-RAM(19)로 보낸다. 16은 송신 라이트 포인터(Writer Pointer)로서, 클럭 재생부(12)로부터 발생한 클럭(CLK)을 받아 상기 송신 S/P 변환부(15)에서 출력된 병렬 데이터를 듀얼 포트 S-RAM(19)에 저장한다. 18은 송신 리드 포인터로서, 다중화부(21)로부터 제어신호를 입력받아 듀얼 포트 S-RAM(19)에 저장된 병렬 데이터를 병렬로 출력한다. 그리고 17은 송신 P/S(Parallel/Serial) 변환부로서, 상기 듀얼 포트 S-RAM(19)에서 출력된 병렬 데이터를 직렬 데이터(STD)로 변환하여 출력한다.

20은 스터핑(STUFFING) 요구신호 생성부로서, 송신 선입선출부(19)에서 송신 라이트 포인터(16)의 클럭과 송신 리드 포인터(18)의 클럭이 불일치가 발생하므로 이를 해결하기 위해서 스터핑한다. 상기 스터핑 요구신호 생성부(20)는 송신 리드 클럭이 송신 라이트 클럭보다 느릴 경우 정 스터핑 요구(Positive Stuffing Request)신호를 생성하고, 반대로 송신 리드 클럭이 송신 라이트 클럭보다 빠르면 부(Negative) 스터핑 요구신호를 생성한다. 그러므로 상기 다중화부(21)는 상기 스터핑 요구신호 생성부의 신호를 받아 송신 리드 포인터(18)를 제어하는 신호를 발생하고, 상기 송신 선입선출부(60)로부터 출력되는 동기화된 송신 데이터(STD)를 다음 과정으로 전달한다.

50은 수신 선입선출부로서, 송신 선입선출부(60)와 마찬가지로 시스템에 동기된 수신 데이터(SRD)를 역다중화부(23)로부터 입력받아 래치시키고, 재생 클럭을 통해 래치된 데이터를 읽어 전송한다. 그리고 상기 수신 선입선출부(50)를 더 구체적으로 설명하면 다음과 같다. 27은 수신 S/P 변환부로서, 역다중화부(23)로부터 직렬 데이터인 수신 데이터(SRD)를 받아 병렬로 변환하여 듀얼 포트 S-RAM(29)에 보낸다. 그리고 25는 수신 라이트 포인터로서, 상기 역다중화부(23)로부터 제어신호를 받아 상기 병렬 수신 데이터(SRD)를 듀얼 포트 S-RAM(29)에 저장한다. 그리고 26은 수신 리드 포인터로서, 클럭 스므씽 필터(CLOCK Smoothing Filter; 24)로부터 재생 클럭을 받아 듀얼 포트 S-RAM(29)에 저장된 데이터를 리드하고, 28은 수신 P/S 변환부로서, 상기 리드된 병렬 데이터를 직렬로 변환하여 출력한다.

그리고 여기서 클럭 스므씽 필터(24)는 D-PLL 기법을 이용하여 설계되었으며, DS0(DS1) 신호를 재생하기 위한 클럭들을 생성한다. 그리고 여기서 재생된 클럭들은 G.703 인코더(30)로 보내준다. 그러면 상기 G.703 인코더(30)에서는 상기 클럭 스므씽 필터(24)에서 재생 클럭을 받아 상기 수신 선입선출부(50)로부터 출력된 데이터를 받아 G.703 규칙에 의해 양극성 신호로 인코딩한 후 출력한다. 그러면 D/A 변환부(31)에서는 상기 G.703 인코더(30)에서 이를 받아 아날로그 신호로 변환하여 아날로그 신호라인에 실어 보낸다. 상기 G.703 인코더(30)에서는 G.703 규칙에 의해 "1"신호는 "1100" 신호로, "0"신호는 "1010"신호로 변환하며, 상기 신호들은 D/A 변환을 위해 양극성 신호(RD+, RD-) 형태로 변환된다. 그리고 코딩 규칙(CODING RULE)은 1-7 bit는 AMI(Alternative Mark Inversion)을 적용하며, 8번째 bit에는 바이얼레이션(violation)을 주는 방식을 사용한다. 이 바이얼레이션을 이용하여 G.703 디코더에서 프레임을 검출하게 된다.

그리고 14는 제어 인터페이스로서, 시스템의 제어부(22)로부터 제어 신호를 받으며, 내부의 모든 상태정보를 수집하여 상기 제어부(22)로 전송한다. 상기 제어 인터페이스(14)는 상기 쥐.703 디코더(13), 상기 쥐.703 인코더(30) 및 상기 클럭재생부(12)와, 상기 송신 선입선출부(60)와, 상기 수신 선입선출부(50) 및 클럭 스므씽 필터(24)간 인터페이스를 수행한다. 여기서 상기 제어 인터페이스(14)는 제어 및 상태 전송방법은 Data Clock(DCLK), Byte Clock(BCLK)과 다중화된 제어신호를 받아 내부에서 역다중화하여 제어신호를 수신하며, 상태정보는 수신된 DCLK와 BCLK를 이용하여 다중화한 후 제어부(22)로 전송한다. 상기 시스템이 모니터를 구비한 경우 상기 제어부(22)는 상기 상태정보를 받아 모니터에 표시한다. 그러면 관리자들은 이를 보고 디지털 데이터 처리장치의 상태를 확인할 수 있다.

도 2는 도 1의 구성에 의거한 송신 타이밍도를 나타낸 것이다. 도면의 SLOT Tx DATA는 한 프레임(Frame)이 8개의 슬롯으로 이루어진 데이터의 형태를 나타낸 것이고, TD+와 TD-는 양극성 신호로서, Violation을 통해 상기 프레임을 구분한다. 그리고 TCLK(Transmit Clock)와, STDS(Tx Byte Time Slot)와, STBS(Tx Data Time Slot)는 다중화부(21)에서 입력되는 제어신호로서, 특히 여기서는 STD(Tx Data) 데이터를 한 프레임을 뒤에 리드하도록 제어한다.

도 3은 도 1의 구성에 의거한 수신 타이밍도를 나타낸 것이다. 도면의 SRDS(Rx Data Time Slot)과 SRBS(Rx Byte Time Slot)와 RCLK(Receive Clock)을 역다중화부(23)로부터 받아 수신 선입선출부(50)에서는 SRD(Rx Data)를 처리하여 G.703 인코더(30)로 보내 RD+와 RD-로 이루어진 양극성 신호로 변환하여 출력한다.

상기한 바와 같이 본 발명은 동기식(SDH: Synchronous Digital Hierarchy) 및 비동기식(PDH: Plesio_chronous Digital Hierarchy)를 포함한 모든 전송장치에서 G.703 규칙에 의한 데이터 전송에 사용될 수 있다. 오프-라인 모니터링(Off-line monitoring) 기능을 통해 자체 테스트를 할 수 있다.

Claims

아날로그/디지털 변환부에서 양극성 신호를 받아 디지털 변환하여 송신하고, 디지털 데이터를 받아 양극성 신호로 변환하여 디지털/아날로그 변환부를 통해 전송하는 쥐. 703에 따른 디지털 데이터 처리장치에 있어서,

상기 양극성 신호로부터 데이터를 검출하기 위한 클럭을 재생하는 클럭재생부와,

상기 클럭재생부에서 재생된 클럭을 이용하여 쥐.703규칙에 의해 상기 양극성 신호로부터 데이터를 검출하는 쥐.703디코더와,

상기 쥐.703디코더에서 검출된 데이터를 임시 저장한 후 시스템의 제어를 받아 상기 저장된 데이터를 독출하여 상기 시스템으로 보내는 송신 선입선출부와,

상기 시스템으로부터 입력되는 상기 디지털 데이터로부터 재생 클럭을 검출하는 클럭 스므씽 필터와,

상기 시스템의 제어를 받아 상기 디지털 데이터를 저장한 후 상기 재생 클럭을 이용하여 독출하는 수신 선입선출부와,

상기 수신 선입선출부로부터 독출된 데이터를 상기 재생 클럭을 이용하고, 상기 쥐.703규칙에 의해 양극성 신호로 변환하여 상기 디지털/아날로그 변환부로 보내는 쥐. 703 인코더와,

상기 클럭재생부의 클럭과 상기 시스템의 클럭간의 불일치를 해결하는 스터핑을 수행하는 스터핑 요구신호 생성부로 이루어짐을 특징으로 하는 장치.
아날로그/디지털 변환부에서 양극성 신호를 받아 디지털 변환하여 송신하고, 디지털 데이터를 받아 양극성 신호로 변환하여 디지털/아날로그 변환부를 통해 전송하는 쥐. 703에 따른 디지털 데이터 처리장치에 있어서,

상기 양극성 신호로부터 데이터를 검출하기 위한 클럭을 재생하는 클럭재생부와,

상기 클럭재생부에서 재생된 클럭을 이용하여 쥐.703규칙에 의해 상기 양극성 신호로부터 데이터를 검출하는 쥐.703디코더와,

상기 쥐.703디코더에서 검출된 데이터를 임시 저장한 후 시스템의 제어를 받아 상기 저장된 데이터를 독출하여 상기 시스템으로 보내는 송신 선입선출부와,

상기 시스템으로부터 입력되는 상기 디지털 데이터로부터 재생 클럭을 검출하는 클럭 스므씽 필터와,

상기 시스템의 제어를 받아 상기 디지털 데이터를 저장한 후 상기 재생 클럭을 이용하여 독출하는 수신 선입선출부와,

상기 수신 선입선출부로부터 독출된 데이터를 상기 재생 클럭을 이용하고, 상기 쥐.703규칙에 의해 양극성 신호로 변환하여 상기 디지털/아날로그 변환부로 보내는 쥐.703 인코더와,

상기 쥐.703 디코더, 상기 쥐.703 인코더 및 상기 클럭재생부와, 상기 송신 선입선출부와, 상기 수신 선입선출부 및 클럭 스므씽 필터간 인터페이스를 수행하며, 상기 디지털 데이터 처리장치 내부의 상태정보를 수집하여 상기 디지털 데이터 처리장치와 연결되는 시스템 제어부로 상기 수집된 상태정보를 전송하는 제어 인터페이스부로 이루어짐을 특징으로 하는 장치.
제1항 또는 제3항에 있어서, 상기 송신 선입선출부가,

저장수단과,

상기 쥐.703 디코더에서 직렬 데이터를 받아 병렬 데이터로 변환하는 송신 직렬/병렬 변환부와,

상기 클럭재생부의 클럭을 이용하여 상기 병렬 데이터를 상기 저장수단에 저장하는 송신 라이트 포인터와,

상기 시스템의 제어를 받아 상기 저장수단에 저장된 데이터를 리드하는 송신 리드 포인터와,

상기 저장수단에서 리드된 병렬 데이터를 직렬 데이터로 변환하여 상기 시스템으로 보내는 송신 병렬/직렬 변환부로 이루어짐을 특징으로 하는 장치.
제3항에 있어서, 상기 저장수단이 듀얼 포트 에스-램임을 특징으로 하는 장치.
제4항에 있어서, 상기 저장수단이 외장됨을 특징으로 하는 장치.
제4항에 있어서, 상기 저장수단이 내장됨을 특징으로 하는 장치.
제1항 또는 제3항에 있어서, 상기 수신 선입선출부가,

저장수단과,

상기 시스템에서 직렬 데이터를 받아 병렬 데이터로 변환하는 수신 직렬/병렬 변환부와,

상기 시스템의 제어를 받아 상기 병렬 데이터를 상기 저장수단에 저장하는 수신 라이트 포인터와,

상기 클럭 스므씽 필터의 재생 클럭을 이용하여 상기 저장수단에 저장된 데이터를 리드하는 수신 리드 포인터와,

상기 저장수단에서 리드된 병렬 데이터를 직렬 데이터로 변환하여 상기 디지털/아날로그 변환부로 보내는 수신 병렬/직렬 변환부로 이루어짐을 특징으로 하는 장치.
제7항에 있어서, 상기 저장수단이 듀얼 포트 에스-램임을 특징으로 하는 장치.
제8항에 있어서, 상기 저장수단이 외장됨을 특징으로 하는 장치.
제8항에 있어서, 상기 저장수단이 내장됨을 특징으로 하는 장치.