KR100252501B1

KR100252501B1 - 동기식 다중화장치에서

Info

Publication number: KR100252501B1
Application number: KR1019970034602A
Authority: KR
Inventors: 하재술
Original assignee: 강병호; 대우통신주식회사
Priority date: 1997-07-24
Filing date: 1997-07-24
Publication date: 2000-04-15
Also published as: KR19990011496A

Abstract

본 발명은 동기식 다중화 장치에서 V4 바이트를 이용하여 절체기능을 수행하기 위한 것으로, 이러한 본 발명의 장치는 자국과 적어도 하나의 대국이 전송로로 연결되어 서로 동일한 동기식 다중화장치를 통하여 DS1급의 데이타를 교환할 수 있도록 된 동기식 전송시스템에서 자국의 운용자가 터미날을 통해 대국측으로 대국 루프백을 요구하면 대국의 다중화장치에서 해당 DS1급의 신호를 대국 루프백할 수 있도록 된 시스템에 있어서, VC12에 포인터(V1,V2,V3,V4)가 부가된 TU12를 송신하는 TU12송신부(42)가 정보가 실린 inf data를 입력받아 bit clock에 따라 래치하는 제 1 래치부(f_1), 절체명령이 표시된 V4 data를 입력받아 V4 clock에 따라 래치하는 제 2 래치부(f_2), 상기 bit clock과 V4 clock을 논리곱연산하는 논리곱 게이트(AND), 상기 앤드게이트(AND)의 출력을 클럭단자로 입력받아 상기 제 2 래치부(f_2)의 출력을 래치하는 제 3 래치부(f_3), 상기 제 1 래치부(f_1)의 출력과 제 3 래치부(f_3)의 출력을 배타적 논리합연산하는 배타적 논리합 게이트(ex_or), 및 최종 bit clock에 따라 상기 배타적 논리합 게이트(ex_or)의 출력을 래치하는 제 4 래치부(f_4)를 포함하여 구성되어 있어, V4 바이트에 절체명령을 표시하여 대국에 절체요구를 함으로써 TMN 유니트가 없어도 운용유지보수가 용이한 효과가 있다.

Description

동기식 다중화장치에서 Ｖ４ 바이트를 이용한 절체제어장치(A switching control apparatus using a Ｖ４ byte in a synchronous multiplexer)

본 발명은 동기식 다중화장치에 관한 것으로, 특히 V4 바이트를 이용하여 절체기능을 수행하기 위한 동기식 다중화장치에서 V4 바이트를 이용한 절체제어장치에 관한 것이다.

일반적으로 동기식 광전송장치는 유사동기식으로 다중화된 신호(예컨대, DS1, DS1E)를 동기식 다중화하여 광송신기에서 광신호로 변환한 후 광케이블을 통해 상대국으로 전송하고, 상대국으로부터 수신된 광신호를 광수신기에서 전기적인 신호로 변환한 후 동기식 역다중화하여 유사동기식으로 다중화된 신호를 출력하는 장치이다. 이러한 동기식 광전송장치에서 유사동기식으로 다중화된 신호를 동기식으로 다중화하여 155.520 Mbps의 STM-1프레임을 형성하는 과정은 개략적으로 다음과 같다.

사용자측으로부터 입력된 DS1 프레임은 상자(C:Container)에 매핑되어 "C-11"이 되고, 여기에 경로 오버 헤드(POH:Path OverHead)가 부가되면 가상상자(Virtual Container) "VC-11"이 되며, 그위에 포인터(PTR)를 덧붙이면 계위 신호 단위(TU: Tributary Unit) "TU-11"이 된다. 또한 "TU-11"은 네개씩 그룹지어 계위 신호 단위그룹(TUG-2) 형태로 된 후 "VC-3"와 "VC-4"로 다중화되고, "VC-3"는 관리유니트(AU: Admistrative Unit) "AU-3"를 거쳐 3개가 다중화되어 관리유니트그룹(AUG)이 되고 여기에 구간오버헤드(SOH: Section OverHead)가 부가되어 최종적으로 STM-1이 된다. 이때, 유럽방식의 DS1E는 "C-12"로 매핑된 후 경로 오버 헤드(POH)가 부가되어 가상상자 "VC-12"가 된다. 여기서, 상자(C:Container)는 동기식 다중화 구조를 구성하는 기본 단위(즉, VC의 유료부하이다)로서 기존의 비동기식 디지탈 계위신호들은 해당 상자속에 매핑되어 동기식으로 다중화되는데, 비동기식 다중화계위와 대응되게 C-1, C-2, C-3, C-4가 있고, C-1은 다시 북미식 DS1E을 매핑시키기 위한 C-11, 유럽식 DS1EE를 매핑시키기 위한 C-12로 구분된다. 그리고, 가상상자(VC:Virtual Container)는 동기식 전송에 있어서 경로계층간의 연결을 지원하기 위한 신호단위로서 가상상자에 경로오버헤드(POH)가 부가되어 형성되고, 계위신호단위(TU)는 하위 경로계층(VC-1,VC-2)과 상위 경로계층(VC-3,VC-4)간을 적응시키기 위한 것으로 가상상자에 포인터가 부가되어 형성되며, 계위신호단위그룹(TUG)은 계위단위신호(TU)를 한개 이상 결합하여 상위 VC 유료 부하공간내의 정해진 위치에 정렬시키는 것이고, 관리단위(AU)는 상위경로 계층과 다중화기 구간계층간의 적응기능을 제공하기 위한 신호단위로서 AU포인터가 사용되고, 관리단위그룹(AUG)은 관리단위(AU)신호들이 한개 이상 결합하여 STM 유료공간 내의 정해진 위치에 정렬되어진 것을 말한다.

한편, 북미방식의 DS1을 매핑하여 형성된 VC11의 구조는 도 1a에 도시된 바와 같고, 저위경로 오버헤드(이를 V5라한다)의 포맷은 도 1b에 도시된 바와 같다.

도 1a에 있어서, VC11의 구조는 125㎲의 한 프레임에 26바이트씩으로 형성되고, 4개의 프레임이 모여 500㎲의 멀티 프레임을 형성한다. 따라서 VC-11의 전체는 104바이트로 이루어지고, 이중 첫번째 프레임의 첫번째 바이트는 저위 경로오버헤드(POH)로서 V5라고도 하며, 도 1b에 도시된 바와 같은 포맷을 이루고 있다. V5에 이어서 고정 비트(R,R,R,R,R,R,I,R)를 갖는 1바이트가 따르고, 이어서 DS1이 사상된 24바이트의 정보데이타가 따른다. 두번째 프레임은 J2바이트와 "C1,C2,O,O, O,O,I,R" 포맷을 갖는 Y1 바이트, 및 24 바이트의 정보 데이타로 이루지고, 세번째 프레임은 Z6 바이트와 "C1,C2,O,O, O,O,I,R" 포맷을 갖는 Y2 바이트, 및 24 바이트의 정보 데이타로 이루지고, 네번째 프레임은 Z7바이트와 "C1,C2,R,R, R,S1,S2,R" 포맷을 갖는 Y3 바이트, 및 24 바이트의 정보 데이타로 이루진다.

여기서, "R"은 고정 스터핑(stuffing) 비트를 나타내고, "I"는 정보 비트, "C1,C2"는 위치맞춤(justification) 제어비트, "S1,S2"는 위치맞춤 집행비트를 나타내며, 8개의 "O"비트와 "Z6"은 예비 오버헤드로 사용된다.

그리고 저위 경로오버헤드인 V5는 도 1b에 도시된 바와 같이, "BIP-2, FEBE(REI), RFI, 신호레벨(L1, L2, L3), 원격경보(RDI)"로 이루어지는데, 'BIP-2'는 바로 전의 VC11의 모든 바이트에 대해서 홀수번째 비트에 대한 짝수패리티의 결과를 "1번"에 표시하고, 짝수번째 비트에 대한 짝수 패리티의 결과를 "2"번비트에 삽입한다. 'REI'는 대국으로부터 받은 신호에 대해 BIP-2의 검사 결과 오류블럭의 갯수가 1개 이상일 경우 "1"로 되어 송신측으로 전송되고, 'RFI'는 대국으로부터 받은 신호에 대해 FAIL신호 입력시 절체완료 후까지 FAIL신호가 해제되지 않을 경우 "1"로 되고, 'RDI'는 대국으로부터 TU-1/TU-2 AIS 또는 FAIL시 "1"로 설정한다. 신호레벨(L1,L2,L3)은 "0"이면 미설정, "1" 비특정 방식으로 설정된 것을 나타내고, "10"이면 비동기 부동형(Asynchronous floating), "11"이면 비트 동기식, "100"이면 바이트 동기식임을 나타낸다.

도 2는 유럽방식의 DS1E를 매핑한 VC12의 구조를 도시한 도면으로서, VC-12의 구조는 125㎲의 한 프레임에 35바이트씩으로 형성되고, 4개의 프레임이 모여 500㎲의 멀티 프레임을 형성한다. 따라서 VC-12의 전체는 140바이트로 이루어지고, 이중 첫번째 프레임의 첫번째 바이트는 저위 경로오버헤드(POH)인 "V5"라한다. "V5"에 이어서 고정 비트를 갖는 R*바이트가 따르고, 이어서 DS1E가 사상된 32바이트의 정보 데이타가 따른다. 두번째 프레임은 J2바이트와 "C1,C2,O,O, O,O,R,R" 포맷을 갖는 Y1 바이트 및 32 바이트의 정보 데이타로 이루지고, 세번째 프레임은 Z6 바이트와 "C1,C2,O,O, O,O,R,R" 포맷을 갖는 Y2 바이트 및 32 바이트의 정보 데이타로 이루지고, 네번째 프레임은 K4바이트와 "C1,C2,R,R, R,R,S1,S2" 포맷을 갖는 Y3 바이트 및 32 바이트의 정보 데이타로 이루진다.

여기서, "R"은 고정 스터핑(stuffing) 비트를 나타내고, "I"는 정보 비트, "C1,C2"는 위치맞춤(justification) 제어비트, "S1,S2"는 위치맞춤 기회비트를 나타내며, 8개의 "O"비트와 "Z6", "K4"는 예비 오버헤드로 사용된다.

도 3a는 VC1의 포맷에 저위 포인터 V1, V2, V3, V4를 부가하여 TU1신호를 형성하는 것을 도시한 도면으로서, VC11은 포인터 V1, V2, V3, V4가 부가되어 TU11이 되고, VC12는 포인터 V1, V2, V3, V4가 부가되어 TU12가 된다. 그리고 이와 같은 TU11 4개가 정렬되면 TUG2가 되고, TU12 3개가 정렬되면 TUG2가 된다.

여기서 V1, V2, V3는 저위 포인터로 사용되며 그 구조는 도 3b에 도시된 바와 같고, V4는 용도가 유보되어 있다. 이때 AU-4, AU3, TU-3등에 사용되는 고위 포인터(H1, H2, H3)도 저위경로의 포인터(V1, V2, V3)와 유사한 구조로 구성되어 있다.

도 3b에 있어서, V1(H1)의 처음 4비트(NNNN)은 새 데이터 플래그(New Data Flag)비트로서 포인터가 정상적인 운용상태에서는 "110"이고 포인터값이 새로운 값으로 바뀔 경우에는 "1001"로 반전된다. 이어서 "ss"는 신호 크기 비트로서 고위 포인터(H1,H2,H3)에서는 "10"이고, 저위 포인터(V1,V2,V3)에서 TU2이면 "0", TU11이면 "11", TU12이면 "10"으로 설정해 둔다. 그리고 V1의 2비트와 V2를 합해 10비트가 포인터값을 나타내는데, 이 포인터의 어드레스가 의미하는 것은 고위 포인터의 경우에는 포인터 H3로부터 VC의 시작점까지 어긋난 정도이며, 저위 포인터인 경우에는 포인터 V2로부터의 VC시작점까지 어긋난 정도를 나타낸다. 또한 10비트의 포인터는 5비트의 증가(I)비트와 5비트의 감소(D)비트로 구성되어 정 위치맞춤(positive justification)이 진행될 때는 I비트가 반전되고, 부 위치맞춤(negative justification)이 진행될 때는 D비트가 반전된다. 이러한 포인터의 주소 범위를 정리하면 다음 표1과 같다.

포인터별 주소범위

포인터	크기(ss)	주소범위	포인터	크기(ss)	주소범위
AU-4	10	0∼782	TU-2	00	0∼427
AU-3	10	0∼782	TU-12	10	0∼139
TU-3	10	0∼764	TU-11	11	0∼103

상기 표 1에서와 같이 TU12일 경우에 크기(ss)는 10이고, 주소범위는 0부터 139까지이다. 그리고 V3는 부위치맞춤시에 유효데이타를 전달하기 위한 바이트(부 져스티피케이션 기회바이트)로 이용되고, V3 다음의 첫번째 바이트는 정위치맞춤시에 무효데이타를 전달하는 바이트(정 저스트피케이션 기회바이트)로 이용된다.

이와 같이 동기식 전송방식을 이용하여 하위계위신호들이 VC로 매핑된 후 해당 TU의 유료부하 공간에서 자유롭게 부동(floating)하게 되는데, 이때 그 위치관계는 앞서 설명한 바와 같이 포인터(V1,V2,V3)에 의해 표시된다. 이와 같이 VC를 TU로 정렬할 경우에 그 위치가 고정되지 않고 포인터에 의해 가변되는 것을 플로팅 모드(floating)라 하고, 반대로 TU가 VC에 동기되어 있는 경우에 시작점의 위치를 고정시켜 사용하는 것을 고정 모드(locked mode)라 한다.

한편, 동기식 전송시스템을 운용할 경우에 유지보수를 위하여 자국에서 보낸 신호를 여러 단계에서 루프백(loopback)하여 고장난 경로를 추적하거나 전송채널의 상태를 점검할 필요가 있다. 예컨대, 동기식 전송장치에서 자국의 저속 다중화단계나 고속 다중화단계에서 자국측으로 루프백해서 전송경로를 형성한 후 자국의 송신단에서 보낸 DS1신호를 자국의 수신단에서 다시 수신하여 전송로의 상태를 검사할 수 있고, 상대국의 저속 다중화단 및 고속 다중화단에서 루프백하여 상대적으로 긴 전송경로상에서 에러유무를 검사할 수 있다. 이때 자국측으로 DS1급의 신호를 루프백(loop-back)하는 것을 자국 DS1 루프백(local loop-back)이라 하고, 대국측으로 루프백(loop-back)하는 것을 대국 DS1 루프백(remote loop-back)이라 한다.

그런데 종래에는 DS1급의 대국 루프백을 처리할 경우에 대국과 통신하기 위하여 별도의 통신 관리망(TMN:Telecommunication Management Network)을 이용하여 절체 명령을 대국으로 요구하여 처리하였다. 따라서 TMN을 처리하는 유니트가 없으면 대국에 대한 정보를 얻을 수 없으므로 운용 유지보수가 어려운 문제점이 있었다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, TMN 유니트가 없어도 TU1을 형성할 때 사용되는 V4 바이트를 이용하여 절체명령을 수행할 수 있도록 된 동기식 다중화장치에서 V4 바이트를 이용한 절체제어장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 장치는, 자국과 적어도 하나의 대국이 전송로로 연결되어 서로 동일한 동기식 다중화장치를 통하여 DS1급의 데이타를 교환할 수 있도록 된 동기식 전송시스템에서 자국의 운용자가 터미날을 통해 대국측으로 대국 루프백을 요구하면 대국의 다중화장치에서 해당 DS1급의 신호를 대국 루프백할 수 있도록 된 시스템에 있어서, VC12에 포인터가 부가된 TU12를 송신하는 TU12송신부가 정보가 실린 inf data를 입력받아 bit clock에 따라 래치하는 제 1 래치부, 절체명령이 표시된 V4 data를 입력받아 V4 clock에 따라 래치하는 제 2 래치부, 상기 bit clock과 V4 clock을 논리곱연산하는 논리곱 게이트, 상기 앤드게이트의 출력을 클럭단자로 입력받아 상기 제 2 래치부의 출력을 래치하는 제 3 래치부, 상기 제 1 래치부의 출력과 제 3 래치부의 출력을 배타적 논리합연산하는 배타적 논리합 게이트, 및 최종 bit clock에 따라 상기 배타적 논리합 게이트의 출력을 래치하는 제 4 래치부를 포함하여 구성되는 것을 특징으로 한다.

도 1a는 NAS DS1을 VC-11에 사상(mapping)한 구조도,

도 1b는 저위 경로 오버헤드인 V5의 포맷도,

도 2는 DS1E를 VC12에 사상(mapping)한 구조도,

도 3a는 VC-1으로부터 TU1을 형성하는 개념을 설명하기 위하여 도시한 도면,

도 3b는 일반적인 포인터의 구조를 도시한 포맷도,

도 4는 본 발명에 따른 V4 바이트를 이용하여 절체할 수 있도록 된 다중화장치의 일부를 도시한 블럭도,

도 5는 본 발명에 따라 V4 삽입장치가 포함된 TU12송신부를 도시한 회로도,

도 6은 도 5에 도시된 각 부의 파형도이다.

＊도면의 주요부분에 대한 부호의 설명

41 : VC12송신부 42 : TU12송신부

43 : VC12송신부 44 : TU12 수신부

45 : 루프백 처리부 46 : 루프백 제어부

47 : 터미날 48 : V4 제어부

49 : V4 검출부 f_1,f_2,f_3,f_4 : 래치부

AND : 논리곱 게이트 ex_or : 배타적 논리합 게이트

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예에 대하여 자세히 살펴보기로 한다.

도 4는 DS1급의 신호로서 유럽방식의 DS1E를 사용할 경우 본 발명에 따라 V4 바이트를 이용하여 절체할 수 있도록 된 다중화장치의 일부를 도시한 블록도이다.

본 발명이 적용되는 동기식 다중화장치는 운용자가 시스템에 제어명령을 전달하고 시스템의 상태를 모니터하기 위한 터미날(47), DS1E신호를 입력받아 VC12을 형성하는 VC12송신부(41), 상기 VC12송신부의 출력에 포인터를 부가하여 TU12을 형성한 후 TUG2 송신단으로 출력하는 TU12송신부(42), 수신된 TUG2로부터 포인터를 추출하고 VC12유료부하를 출력하는 TU12수신부(44), 상기 TU12수신부로부터 VC12유료부하를 입력받아 DS1E 신호를 출력하는 VC12수신부(43), 루프백 제어신호에 따라 상기 VC12수신부로부터 출력되는 DS1E신호를 VC12송신부로 루프백하여 대국측으로 송신하는 루프백처리부(45), 터미날로부터 루프백 요구명령이 입력되면 상기 루프백 처리부(15)로 루프백 제어신호를 출력하는 루프백 제어부(46), 터미날(47)로부터 절체명령을 입력받아 TU12의 V4 바이트를 조절하기 위한 V4 처리부(48), 및 수신된 TU12의 V4 바이트를 해석하여 도시되지 않은 메인 프로세서에 보고하는 V4 검출부(49)가 구비되어 있다.

즉, 도 4에서는 본 발명에 따라 DS1E(유럽식)를 다중화한 경우를 예로서 보여주나 동일한 발명의 기술적사상은 DS1(북미식)을 다중화한 경우에도 적용될 수 있다. VC12송신부(41)는 DS1E신호를 매핑한 후 저위 경로오버해드(POH: V5)를 부가하여 VC12신호를 형성하는 블럭으로서, 비동기식 매핑일 경우에는 두 클럭간의 차를 해소하기 위하여 비트 스터핑기술을 적용한다. 또한 매핑을 위해서는 FIFO버퍼를 이용하는데, DS1E클럭을 분주하여 라이트 클럭을 생성하고, 갭핑된 VC12클럭을 분주하여 리드 클럭을 생성한다. TU12송신부(42)는 VC12신호에 저위 TU포인터 V1, V2, V3, V4를 부가하여 TU12신호를 형성한 후 도시되지 않은 TUG2 송신단으로 송신한다. 이때 V1, V2는 앞서 설명한 바와 같이, VC12유료부하가 TU12로 정렬될 때 시작되는 번지에 대한 정보를 가지고 있으며, 전송속도의 차를 정/영/부 위치맞춤(positive/zero/negative justificastion)에 의해 해결하도록 되어 있다.

TU12수신부(44)는 수신된 TUG2로부터 TU12포인터 클럭 및 VC12 클럭을 생성하여 TUG2데이타로부터 VC12 유료부하를 추출하여 VC12수신부(43)로 출력하고, VC12수신부(43)는 수신된 VC12 유료부하에서 오버헤드를 분석처리하며 DS1E신호를 사용자측으로 전달한다.

루프백처리부(45)는 터미날(47)의 요구에 의해 루프백 제어부(46)가 루프백제어신호를 출력하면 VC12수신부(43)로부터 출력되는 DS1E신호를 다시 VC12송신부(41)로 루프백하여 상대측으로 송신한다. 따라서 상대측은 자신이 보낸 DS1E 신호를 되돌려 받아 확인하므로써 전송경로상의 상태를 검사할 수 있다.

DS1E 신호를 루프백한 결과 오류가 발견되면 터미날(47)은 절체를 요구하기 위하여 V4 제어부(48)에 절체명령을 출력한다. 이에 따라 V4 제어부(48)는 V4 바이트상에 이를 표시하여 TU12송신부(42)를 통해 상대국으로 전송하고, V4 검출부(49)는 TU12수신부(44)를 통해 수신된 V4 바이트를 분석하여 도시되지 않은 메인 프로세서에게 보고하여 예비시스템으로 절체하도록 한다. 이때 본 발명의 바람직한 실시예에서는 V4 바이트의 8번째 비트를 절체명령을 표시하기 위하여 사용한다. 즉, V4 바이트의 8번째 비트가 '0'이면 정상상태를 나타내고 '1'이면 절체요구를 나타낸다.

TU12송신부(42)는 절체명령에 따라 8번째 비트가 '1'로 표시된 V4 바이트가 입력될 경우, 이를 처리하기 위하여 V4 삽입장치를 포함하고 있다.

도 5에 도시된 바와 같이 V4 삽입장치가 포함된 TU12송신부(42)는, 정보가 실린 inf data를 입력받아 bit clock에 따라 래치하는 제 1 래치부(f_1), 절체명령이 표시된 V4 data를 입력받아 V4 clock에 따라 래치하는 제 2 래치부(f_2), 상기 bit clock과 V4 clock을 논리곱연산하는 논리곱 게이트(AND), 상기 앤드게이트(AND)의 출력을 클럭단자로 입력받아 상기 제 2 래치부(f_2)의 출력을 래치하는 제 3 래치부(f_3), 상기 제 1 래치부(f_1)의 출력과 제 3 래치부(f_3)의 출력을 배타적 논리합연산하는 배타적 논리합 게이트(ex_or), 및 최종 bit clock에 따라 상기 배타적 논리합 게이트(ex_or)의 출력을 래치하는 제 4 래치부(f_4)로 구성되어 있다.

도 6에 도시된 각 부 파형도를 참조하여 절체명령이 표시된 V4 바이트를 삽입하는 동작을 설명하기로 한다.

VC12에 포인터(V1,V2,V3,V4)가 부가된 TU12, 즉 inf data는 도 6의 (가)에 도시된 바와 같이 그 주기가 2KHz로서, 제 1 래치부(f_1)에 입력되어 bit clock에 따라 래치된다. 상기 bit clock은 포인터(V1,V2,V3,V4) 부분을 제외한 TU12에 관한 클럭신호이다. 그리고 절체명령이 표시된 V4 data는 제 2 래치부(f_2)에 입력되어 도 6의 (다)에 도시된 바와 같은 V4 clock에 따라 래치된 후, 제 3 래치부(f_3)에 입력되어 bit clock과 V4 clock을 논리곱한 클럭에 따라 다시 래치된다.

배타적 논리합 게이트(ex_or)는 제 1 래치부(f_1)의 출력과 제 3 래치부(f_3)의 출력을 입력받아 배타적 논리합 연산을 수행함으로써 TU12에 절체명령이 표시된 V4 바이트를 삽입한다. 제 4 래치부(f_4)는 도 6의 (라)에 도시된 최종 bit clock에 따라 배타적 논리합 게이트(ex-or)의 출력을 래치하여 도시되지 않은 TUG2단으로 출력한다. 즉, 도 6에서 화살표 표시된 V4 바이트의 8번째 비트위치에 '1'이 삽입되어 TUG2단으로 송신되게 된다.

이와 반대로, 수신시에는 V4 검출부(47)가 V4 바이트의 8번째 비트를 조사하여 절체명령이 표시되어 있는지를 검출하여 도시되지 않은 메인 프로세서에 보고함으로써 예비시스템으로 절체하도록 한다.

이상에서 살펴본 바와 같이, 본 발명의 장치는 V4 바이트에 절체명령을 표시하여 대국에 절체요구를 함으로써 TMN 유니트가 없어도 운용유지보수가 용이한 효과가 있다.

Claims

자국과 적어도 하나의 대국이 전송로로 연결되어 서로 동일한 동기식 다중화장치를 통하여 DS1급의 데이타를 교환할 수 있도록 된 동기식 전송시스템에서 자국의 운용자가 터미날을 통해 대국측으로 대국 루프백을 요구하면 대국의 다중화장치에서 해당 DS1급의 신호를 대국 루프백할 수 있도록 된 시스템에 있어서,

VC12에 포인터(V1,V2,V3,V4)가 부가된 TU12를 송신하는 TU12송신부(42)가

정보가 실린 inf data를 입력받아 bit clock에 따라 래치하는 제 1 래치부(f_1);

절체명령이 표시된 V4 data를 입력받아 V4 clock에 따라 래치하는 제 2 래치부(f_2);

상기 bit clock과 V4 clock을 논리곱연산하는 논리곱 게이트(AND);

상기 앤드게이트(AND)의 출력을 클럭단자로 입력받아 상기 제 2 래치부(f_2)의 출력을 래치하는 제 3 래치부(f_3);

상기 제 1 래치부(f_1)의 출력과 제 3 래치부(f_3)의 출력을 배타적 논리합연산하는 배타적 논리합 게이트(ex_or); 및

최종 bit clock에 따라 상기 배타적 논리합 게이트(ex_or)의 출력을 래치하는 제 4 래치부(f_4)를 포함하여 구성되는 동기식 다중화장치에서 V4 바이트를 이용한 절체제어장치.
제 1 항에 있어서, 상기 TU12송신부가 입력받는 V4 data의 8번째 비트는 터미날의 절체명령에 따라 정상시 '0'이고 절체요구시 '1'을 나타내는 것을 특징으로 하는 동기식 다중화장치에서 V4 바이트를 이용한 절체제어장치.