KR950007433B1

KR950007433B1 - 동기/비동기 1.544Mbps 신호의 동기식 컨테이너로의 사상기

Info

Publication number: KR950007433B1
Application number: KR1019910019362A
Authority: KR
Inventors: 최선학; 이호재; 김재근
Original assignee: 한국전기통신공사; 이해욱; 재단법인한국전자통신연구소; 경상현
Priority date: 1991-10-31
Filing date: 1991-10-31
Publication date: 1995-07-10
Also published as: KR930009288A

Abstract

내용 없음.

Description

동기/비동기 1.544Mbps 신호의 동기식 컨테이너로의 사상기

제1도는 본 발명에 의한 동기식 컨테이너로의 사상기의 구성도.

제2도의 (a),(b),(c)는 본 발명에 적용된 VC11 멀티 프레임, Tu11 멀티 프레임, 및 경로오버헤드의 구조도.

제3도는 제1도의 스터핑 제어부의 세부구성도.

제4도는 제1도의 VC11 멀티 프레임 형성부의 세부구성도.

제5도는 제1도의 TU11 송신부의 세부구성도.

제6도는 본 발명에 의한 사상기의 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 스터핑 제어부 2 : 스터핑클럭 발생부

3 : VC11 멀티 프레임 형성부 4 : VC11 멀티 프레임 클럭 발생부

5 : TU11 송신부 6 : MPU 인터페이스

11 : 8단 탄성 버퍼 12,13,17,18 : 어드레스 발생기

14 : 위상 비교기 15 : 52클럭 제어기

16 : 32단 탄성 버퍼 19 : 위상제어기

22,35 : 멀티 플렉서 23 : 직렬/병렬 변환기

24 : BIP-2 발생기 31,33 : 래치

32 : 8단 송신 FIFO부 34 : FIFO 클럭 제어기.

본 발명은 동기식 다중장치에 있어서, 동기 신호 전달을 위해 비동기 계위에서의 1.544Mbps 신호를 동기식 패이로드(Payload)에 사상(Mapping)하는 동기식 컨테이너(VC11)로의 사상기에 관한 것이다.

종래의 비동기 방식만으로는 전송량의 급증, 광대역 서비스 망관리, 및 경제성등의 제약이 있고, CCITT에서 동기식 디지틀 계위를 표중화 함에 따라 통신망의 동기화를 바탕으로 하는 동기식 다중기술의 필요성이 대두 되었다.

따라서, 본 발명은 비동기 1.544Mbps 종속신호를 가상 컨테이너 개념에 따라 사상하여 동기식 컨테이너(VC11) 신호를 형성하므로써, CCITT 표준 동기식 다중장치의 동기식 계위 및 다중 구조에 적합하도록 한 동기식 컨네이너(VC11)로의 사상기를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은 동기신호전달을 위해 비동기 계위내의 1.544Mbps 신호를 동기식 패이로드(Payload)에 사상하는 동기식 컨테이너로의 사상기에 있어서, 1.544Mbps의 비동기 신호를 수신하여 동기식 패이로드에 사상하는 경우 발생되는 비동기 클럭과 동기클럭간의 위상차를 조정하기 위해 스터핑 처리하는 스터핑 제어수단, 상기 스터핑 제어수단에 연결되어 상기 스터핑 제어수단에 필요한 클럭을 공급하고 스터핑비를 결정하는 S1 스터핑 제어신호를 형성하는 스터핑 클럭 발생수단, 상기 스터핑 제어수단에 연결되어 상기 스터핑 제어수단으로부터 출력되는 신호를 다중화하여 VC11 멀티프레임을 형성하는 VC11 멀티프레임 형성수단, 상기 VC11 멀티프레임 형성수단에 연결되어 상기 VC11 멀티프레임 형성수단이 필요로 하는 클럭을 공급하는 VC11 멀티프레임 클럭 발생수단, 상기 VC11 멀티프레임 형성수단에 연결되어 경로 오버헤드신호를 형성하여 상기 VC11 멀티프레임 형성수단에 공급하는 MPU(Main Processing Uniz)인터페이스 수단, 및 상기 VC11 멀티프레임 형성수단에 연결되어 상기 VC11 멀티프레임 형성수단으로부터 출력되는 VC11 멀티프레임 신호를 TUG21(Tributary Uniz Group 21) 신호(G864Kbps)로 형성하는 TU11송신수단을 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명에 의한 동기식 컨테이너(VC11)로의 사상기의 구성도로, 도면에 도시한 바와 같이 스터핑 제어부(1), 스터핑 클럭 발생부(2), VC11 멀티프레임 형성부(3), VC11 멀티프레임 클럭 발생부(4), TU11 송신부(5) 및 MPU(Micro Processing Unit) 인터페이스(6)를 구비한다.

스터핑 제어부(1)는 상기 스터핑 클럭 발생부(2)와 VC11 멀티프레임 형성부(3)에 연결되어 비동기 신호인 북미방식 DS1(1.544Mbps) 종속신호(이하 "TI종속신호"라 한다.)를 수신하여 동기식 패이로드에 사상하는 경우 발생되는 비동기 클럭과 동기 클럭간의 위상차를 조정하기 위해 VC11 멀티프레임에서 스터핑 제어신호(C1,C2)와 스터핑 비트(S1,S2)와 1.544MHZ의 클럭을 이용하여 스터핑 처리하는 기능을 한다.

스터핑 클럭 발생부(2)는 송신 시스템 클럭을 이용하여 상기 스터핑 제어부(1)에 필요한 클럭을 공급하는 기능을 하고, 상기 VC11 멀티프레임 클럭 발생부(4)는 마찬가지로 송신 시스템 클럭을 이용하여 상기 VC11 멀티프레임 형성부(3)로 필요한 클럭을 공급하는 기능을 한다.

VC11 멀티프레임 형성부(3)는 상기 스터핑 제어부(1)와 VC11 멀티프레임 클럭 발생부(4)와 MPU 인터페이스(6)와 TU11 송신부(5)에 연결되어 상기 VC11 멀티프레임 클럭 발생부(4)로부터 제공되는 클럭을 이용하여 상기 스터핑 제어부(1)로부터 출력되는 데이타(G1.664Mbps)와 스터핑 제어신호 및 상기 MPU 인터페이스(6)로부터 제공되는 경로 오버헤드신호(POH)를 다중화하여, VC11 멀티프레임을 형성한다.

TU11 송신부(5)는 상기 VC11 멀티프레임 형성부(3)에 연결되어 상기 VC11 멀티프레임 형성부(3)로부터 출력되는 바이트 단위의 멀티프레임 신호(208Kbps)를 TUG21(Tributary Unit Group 21) 신호(G86Kbps)로 형성하여 출력한다.

MPU 인터페이스(6)는 MPU로부터 수신신호 손실, 수신 BIP(Bit Interleaved Parity)에러, 올(all) '1'신호 수신신호 손실을 입력으로 하여 경로 오버헤드신호 (POH)를 형성하며, 상기 VC11 멀티프레임 형성부(3)로 공급한다.

비동기 신호인 T1 종속신호를 동기식 패이로드에 사상할 때 야기되는 비동기 클럭과 동기 클럭간의 위상차를 VC11 멀티프레임에서 스터핑 제어 비트(C1,C2)와 스터핑 비트(S1,S2)를 조정함으로써, 보상하는데 상기 스터핑 제어부(1)에서는 역사상부에서 존재하게 되는 웨이팅 타임지터를 고려해 중간 주파수(1.544MHz)를 이용한 2단 스터핑 방식을 적용하여 수행한다. 상기 스터핑 제어부(1)에서 처리된 신호와 경로 오버헤드 신호(POH), 스터핑 제어 신호(C1,C2), 오버헤드 신호(O)들은 상기 VC11 멀티프레임 형성부(3)에서 다중화되어 VC11 멀티프레임으로 형성되며, 이렇게 형성된 신호는 상기 TU11 송신부(5)에서 TUG21클럭(864KMz)의 4분주인 216KMz에서 포인터 부분(V1 내지 V4)을 캡(GAP) 시킨 클럭(G216KHZ)에 의해 TU11 송신신호(G216Kbps)로 형성되고 상기 TU11 송신신호는 다시 4개로 다중화되어 TUG21 신호(G864Kbps)로 형성된다.

제2도 (a) 본 발명에 적용된 VC11 멀티프레임 구성도이고, 제2도 (b)는 본 발명에 적용된 TU11 멀티프레임의 구성도이고, 제2도 (c)는 본 발명에 적용된 경로 오버헤드(POH)의 구조도이다.

VC11 멀티프레임 제2도 (a)에 도시한 바와 같이 4프레임의 T1 종속신호와 경로 오버헤드 비트(O) 및 고정스터프 비트(R)로 이루어지며 총 104바이트로 구성되고 반복주기는 500μs이다.

상기 TU11 멀티프레임은 제2도 (b)에 도시한 바와 같이 VC 포인터 1,2,3,4 (V1 내지 V4)와 VC11 멀티프레임(VC11)으로 구성된다.

상기 경로 오버헤드(V5)는 제2도 (c)에 도시한 바와같이 1바이트로 구성되는데, 첫번째와 두번째 비트(B1,B2)는 BIP-2 계산 결과를 나태고, 세번째 비트(B3)는 수신 BIP-2 에러상태를 나타내고, 네번째 비트(B4)는 경로 추적을 위한 비트이고, 다섯번째와 여섯번째와 일곱번째 비트(B5 내지 B7)는 신호 유무 및 사상형태를 나타내고, 여덟번째 비트(B8)는 신호장애 또는 AIS(Alarm Indication Signal) 검출상태를 나타낸다.

제3도는 제1도의 스터핑 제어부(1)의 세부구성도로, 상기 스터핑 제어부(1)는 제3도에 도시한 바와같이 8단 탄성버퍼(11), 32단 탄성버퍼(16), 4개의 어드레스 발생기(12,13,17,18), 위상비교기(14), 위상제어기(19), S2 클럭제어기(15)를 구비한다.

상기 어드레스 발생기(12,13)는 8진 카운터로 구성되어 쓰기클럭(1.544MHz)과 읽기클럭(1.544MHz)을 8분주하여 상기 8단 탄성버퍼(11)에 공급하고, 상기 어드레스 발생기(17,18)는 32진 카운터로 구성되어 쓰기클럭(G1.5448MHz)과 읽기클럭 (G1.664MHz)을 32분주하여 상기 32단 탄성버퍼(16)에 공급한다.

상기 8단 탄성버퍼(11)는 8개의 D플립플롭과 8 : 1 멀티플렉서로 구성되는데, 상기 8개의 플립플롭에는 어드레스 발생기(12)에서 1.544MHz 수신클럭을 8분주하여 형성된 어드레스 신호에 따라 1.544Mb/s 수신 데이타가 연속적으로 저장(wri te)되며, 각 D플립플롭의 출력들은 8 : 1 멀티플렉서 입력단들과 연결되어 S2 클럭제어기(15)에서 조정된 G1.5448MHz 클럭을 바탕으로 어드레스 발생기(13)에서 8분주된 3개의 출력신호의 제어에 따라 다중화되어 비트단위로 32단 탄성버퍼 (16)로 공급된다. 한편, 위상 비교기(14)에서는 2KHz 마다 제공되는 S2 비트 타임슬롯에 실제 데이타의 삽입 유무를 결정하기 위한 S2 스퍼팅 제어신호를 발생시키기 위해 어드레스 발생기(12,13)에서 분주된 카운터의 출력 중, MSB 신호들을 이용하여 8단 탄성버퍼(11)의 쓰기 어드레스와 읽기 어드레스의 위상차를 검출하게 된다.

여기서는 어드레스 발생기(12)의 MSB를 D플립플롭의 데이타 입력에 접속시키고 어드레스 발생기(13)의 MSB를 해당 D플립플롭 클럭입력에 접속시키게 되는데, 이 D플립플롭은 2KHz마다 V5 클럭에 의해 세트되게 되며, 2KHz(500μsec) 동안 D플립플롭의 출력이 로우가 될 경우 이 신호는 S2 스터핑 제어신호로서 S2 클럭 제어기(15)에 공급되어 1.5448MHz의 클럭을 갭핑(gapping)하여 8단 탄성버퍼(11)의 출력속도를 조절하게 된다.

상기 S2 클럭 제어기(15)는 AND 게이트를 구비하여, 상기 위상비교기(14)로부터 출력되는 S2 스터핑 제어신호에 따라 비동기인 쓰기클럭과 읽기클럭간의 위상차를 없애기 위해 1비트 스터핑하여 클럭(G1.5448MHz)를 공급한다.

상기 32단 탄성버퍼(16)는 D플립플롭을 구비하여 스터핑비트(S1)의 스터핑을 제어하고, 상기 위상제어기(19)는 D플립플롭과 논리게이트를 구비하여 스터핑비트 (15)의 스터핑을 제어하고, 상기 어드레스 발생기(17,18)에 연결되어, 상기 어드레스 발생기(17,18)로부터 출력되는 32분주 클럭의 위상 간격을 일정하게 유지하도록 하는 기능을 한다.

상기 스터핑 클럭 발생부(2)는 5개의 VC11 멀티프레임중 짝수프레임은 정보비트, 홀수프레임에는 더미비트를 삽입하여 스터핑비를 3/5로 하는 S1 스터핑 제어신호를 형성하고, 상기 S1 스터핑 제어신호와 S2 스터핑 제어신호, 스터핑비트 (S1,S2)와 오버헤드 캡(GAP)신호를 조합하여 상기 32단 탄성버퍼(16)의 읽기 클럭으로 적용될 32단 탄성버퍼의 읽기 인에이블 신호를 발생하여 어드레스 발생기(18)로 공급한다.

제4도는 제1도의 VC11 멀티프레임 형성부(3)의 세부 구성도로, 도면에 도시한 바와 같이 VC11 멀티프레임 형성부(3)는 멀티플렉서(22), 직렬/병렬 변환기(23 ), 및 BIP-2 발생기(24)를 구비한다.

MPU 인터페이스(6)는 D플립플롭으로 구성되고 VC11 멀티프레임 형성부(3)의 경로 오버헤스(POH)와 연결되어 수신 신호는 손실, 수신 BIP 에러, 올 '1'신호 등을 경로 오버헤드(POH)의 각 비트에 전달 해주는 기능을 한다.

상기 VC11 멀티프레임 클럭 발생부(4)는 카운터와, D플립플롭 및 논리게이트를 구비하여 VC11 멀티프레임을 다중화 할때 필요한 선택클럭, 즉 G1.664MHz 클럭, 경로 오버헤드 클럭(V5 CK), 및 오버헤드 클럭(OH CK), 스터핑 제어클럭 (C1CK, C 2CK)을 발생시킨다.

상기 멀티플렉서(22)는 상기 스터핑 제어부(1)의 32단 탄성버퍼(16)에서 전송되어 온 데이타(G1.664Mbps)와 경로 오버헤드 신호(POH), 오버헤드 신호(O), 및 S1,S2 스터핑 제어신호를 다중화하여 VC11 멀티프레임(1.664Mbps)을 형성한다.

상기 직렬/병렬 변환기(23)는 상기 멀티플렉서(22)에서 출력되는 직렬의 VC11 멀티프레임 신호를 208Kbps 바이트 단위의 신호로 변환하는 기능을 한다.

상기 BIP-2 발생기(24)는 상기 VC11 멀티프레임 신호의 에러를 검사하기 위해 상기 직렬/병렬 변환기(23)에 연결되어 상기 경로 오버헤드 클럭(V5 CK)을 기준으로 상기 직렬/병렬 변환기(23)로부터 출력되는 208Kbps 신호의 패러티(Parity)비트 검사를 하여 상기 MPU 인터페이스(6)로 입력되는 경로 오버헤드의 첫번째와 두번째 비트(B1,B2)에 싣는다.

제5도는 제1도의 TU11 송신부(5)의 세부 구성도로서, 도면에 도시한 바와 같이 2개의 래치(31,33), 8단 송신 FIFO부(32), FIFO 클럭 제어기(34), 멀티플렉서 (35)를 구비한다.

래치(31)는 입력되는 208KHz의 클럭을 이용하여 상기 VC11 멀티프레임 형성부(3)로부터 출력되는 208Kbps 신호를 리타이밍하여 상기 8단 송신 FIFO부(32)로 출력하고, 다른 래치(33)는 입력되는 G216KHz의 클럭을 이용하여 상기 8단 송신 FIFO부(32)에서 출력되는 데이타(G216Kbps)를 리타이밍하여 상기 멀티플렉서(35)로 출력한다.

상기 FIFO 클럭 제어기(34)는 상기 8단 송신 FIFO부(32)의 쓰기클럭으로 208KHz를 공급하고, 읽기클럭으로 TUG21 클럭(864KHz)의 4분주된 216KHz의 클럭에서 포인터(V1 내지 V4)를 캡시켜 만든 클럭(G216KHz)을 발생시킨다. 또한 상기 8단 FIFO부(32)로 입력되는 쓰기신호(208KHz)와 읽기클럭(G216KHz)의 차로 인해 발생되는 에러를 방지하기 위해 2KHz의 경로 오버헤드 클럭(V5 CK)과 2KHz의 송신 포인터 클럭을 이용하여 클럭간에 일정 간격을 유지하도록 한다.

상기 8단 송신 FIFO부(32)는 상기 FIFO 클럭 제어기(34)로부터 입력되는 쓰기클럭(208KHz)과 읽기클럭(G216KHz)을 이용하여 상기 래치(31)로부터 입력되는 바이트 단위의 VC11 멀티프레임 신호(208Kbps)를 TUG21 신호(86Kbps)의 4분주된 데이타(G216Kbps)로 출력하는 기능을 한다.

상기 멀티플렉서(35)는 상기 래치(33)를 통해 출력되는 데이타(G216Kbps)를 4개로 다중화하여 TUG21신호(G864Kbps)를 발생시킨다.

제6도는 본 발명에 의한 사상기의 신호 파형도로, 오버헤드 캡신호(OHGAP)는 순수정보 신호만을 나타낸다.

S1 스터핑 제어신호는 5개의 VC11 멀티프레임중 짝수 및 홀수 프레임에 정보와 더미(dummy)를 규칙적으로 삽입하여 스터핑비를 3/5으로 하고 G1.546MHz 클럭은 S1 스터핑 제어신호중 더미 신호가 삽입된 프레임에서 한 비트를 캡시켜 만든 신호 파형을 나타낸다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은 북미식과 유럽식 계위를 모두 수용할 수 있는 155.520Mbps 동기식 다중장치에서 북미식 계위인 NAS-DSI 종속신호를 VC11 동기식 신호를 형성하는데 적용시킬 수 있게 하여, 전송의 고속화 및 지능화 지향에 효과가 있다.

Claims

동기신호전달을 위해 비동기 계위내의 1.544Mbps 신호를 동기식 패이로드(Payload)에 사상하는 동기식 컨테이너로의 사상기에 있어서, 1.544Mbps의 비동기 신호를 수신하여 동기식 패이로드에 사상하는 경우 발생되는 비동기 클럭과 동기클럭간의 위상차를 조정하기 위해 스터핑 처리하는 스터핑 제어수단(1), 상기 스터핑 제어수단(1)에 연결되어 상기 스터핑 제어수단(1)에 필요한 클럭을 공급하고 스터핑비를 결정하는 S1 스터핑 제어신호를 형성하는 스터핑 클럭 발생수단(2), 상기 스터핑 제어수단(1)에 연결되어 상기 스터핑 제어수단(1)으로부터 출력되는 신호를 다중화하여 VC11 멀티프레임을 형성하는 VC11 멀티프레임 형성수단(3), 상기 VC11 멀티프레임 형성수단(3)에 연결되어 상기 VC11 멀티프레임 형성수단(3)이 필요로 하는 클럭을 공급하는 VC11 멀티프레임 클럭 발생수단(4), 상기 VC11 멀티프레임 형성수단(3)에 연결되어 경로 오버헤드신호(POH)를 형성하여 상기 VC11 멀티프레임 형성수단(3)에 공급하는 MPU(Main Processing Uniz) 인터페이스 수단(6), 및 상기 VC11 멀티프레임 형성수단(3)에 연결되어 상기 VC11 멀티프레임 형성수단(3)으로부터 출력되는 VC11 멀티프레임 신호를 TUG21(Tributary Uniz Group 21) 신호(G864Kbps)로 형성하는 TU11 송신수단(5)을 구비하는 것을 특징으로 하는 동기식 컨테이너로의 사상기.
제1항에 있어서, 상기 스터핑 제어수단(1)은 쓰기클럭(1.544MHz)을 8분주하는 제1어드레스 발생수단(12), 읽기클럭(G1.5448MHZ)을 분주하는 제2어드레스 발생수단(13), 상기 제1 및 제2어드레스 발생수단(12,13)에 연결되어 상기 1.544Mbps의 비동기 신호의 스터핑 비트(32)의 스터핑을 제어하는 8단 탄성 버퍼 수단(11), 상기 제1 및 제2어드레스 발생수단(12,13)에 연결되어 상기 제1 및 제2어드레스 발생수단(12,13)으로부터 출력되는 8분주 클럭의 위상차를 비교하여 S2 스터핑 제어신호를 출력하는 위상비교수단(14), 상기 8단 탄성버퍼 수단(11)에 연결되어 상기 8단 탄성버퍼 수단(11)으로부터 출력되는 신호의 스터핑 비트(S1)의 스터핑을 제어하는 32단 탄성버퍼 수단(16), 상기 32단 탄성버퍼 수단(16)에 연결되어 쓰기 클럭(G1.5448MHz)을 32분주하여 상기 32단 탄성버퍼 수단(16)에 공급하는 제3어드레스 발생수단(17), 상기 32단 탄성버퍼 수단(16)에 연결되어 읽기클럭(G1.664MHz)을 32분주하여 상기 32단 탄성버퍼 수단(16)에 공급하는 제4어드레스 발생수단(18), 상기 제3 및 제4어드레스 발생수단(17,18)에 연결되어 상기 제3 및 제4어드레스 발생수단(17,18)으로부터 출력되는 32분주 클럭의 위상 간격을 일정하게 유지하도록 제어하는 위상제어수단(19), 상기 위상 비교수단(14)과 1.5448MHz 입력단과에 연결되어 상기 위상 비교수단(14)으로부터 출력되는 S2 스터핑 제어신호에 따라 상기 쓰기클럭과 읽기클럭간의 위상차를 없애기 위해 1비트 스터핑하여 상기 제2 및 제3어드레스 발생수단(13,17)으로 출력하는 S2 클럭 제어수단(15)을 구비하는 것을 특징으로 하는 동기식 컨테이너로의 사상기.
제1항에 있어서, 상기 VC11 멀티프레임 형성수단(3)은, 상기 스터핑 제어수단(1)으로부터 출력되는 신호와 상기 MPU 인터페이스 수단(6)으로부터 출력되는 경로 오버헤드 신호(POH)를 다중화하여 VC11 멀티프레임 신호를 형성하는 멀티플렉서 수단(22), 상기 멀티플렉서 수단(22)에 연결되어 상기 VC11 멀티프레임 신호를 208Kbps 바이트 단위의 신호로 변환하는 직렬/병렬 변환수단(23), 및 상기 직렬/병렬 변환수단(23)에 연결되어 상기 직렬/병렬 변환수단(23)으로부터 출력되는 208Kbps 신호의 패러티 비트를 검사하여 에러를 감지하는 BIP-2(Bit Interleaved Parity-2) 발생수단(24)을 구비하는 것을 특징으로 하는 동기식 컨테이너로의 사상기.
제1항에 있어서, 상기 TU11 송신수단(5)은 208Kbps 바이트 단위 신호를 리타이밍하는 제1래치수단(31), 상기 제1래치 수단(31)에 연결되어 쓰기클럭(208KHz)과 읽기클럭(G216KHz)을 이용하여 상기 VC11 멀티프레임 신호를 TUG21 신호(864Kbps)의 4분주된 데이타(G216Kbps)로 출력하는 8단 송신 FIFO 수단(32), 상기 8단 송신 FIFO수단(32)에 연결되어 상기 8단 송신 FIFO수단(32)으로부터 출력되는 데이타(G216Kbps)를 리타이밍하는 제2래치수단(33), 상기 8단 송신 FIFO수단(32)에 연결되어 쓰기클럭(208KHz) 및 읽기클럭(G216KHz)을 상기 8단 송신 FIFO수단(32)으로 공급하고, 상기 쓰기클럭(208KHz)과 읽기클럭(G216KHz)의 차로 인해 발생되는 에러를 방지하기 위해 클럭간에 일정간격을 유지하도록 하는 FIFO 클럭 제어수단(34), 및 상기 제2래치수단(33)에 연결되어 상기 제2래치수단(33)을 통해 출력되는 데이타(G216Kbps)를 4개로 다중화하여 TUG21 신호(G864Kbps)를 발생시키는 멀티플렉서 수단(35)을 구비하는 것을 특징으로 하는 동기식 컨테이너로의 사상기.