CN102301454A - 成膜方法和等离子体成膜装置 - Google Patents

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Abstract

本发明涉及一种成膜方法，对在表面形成有具有凹部的绝缘层的被处理体形成薄膜，其特征在于，包括：薄膜形成工序，使用等离子体CVD法，在包含上述凹部内的表面的上述被处理体的表面，形成氮化钛膜的薄膜；和氮化工序，在氮化气体的存在下，通过进行使用等离子体的氮化处理对上述薄膜进行氮化。

Description

成膜方法和等离子体成膜装置
技术领域
本发明涉及成膜方法和等离子体成膜装置，特别涉及在半导体晶片等的被处理体的表面形成阻挡(barrier)层等薄膜的成膜方法和等离子体成膜装置。
背景技术
一般而言，在制造半导体装置时，对半导体晶片反复进行成膜处理、蚀刻处理、退火处理、氧化扩散处理等各种处理。由此，制造出所期望的装置。作为半导体装置的制造工序的途中(中间过程)的配线材料或埋入材料，在现有技术中主要使用铝合金。但是，最近，线宽和孔径被进一步微小化，并且期待运行速度的高速化，因此，具有也使用钨(W)或铜(Cu)等的趋势。
而且，在使用上述Al、W、Cu等的金属材料作为配线材料或用于接触的孔的埋入材料时，例如在硅氧化膜(SiO2)等的绝缘材料和上述金属材料之间，例如由于防止产生硅的扩散的目的、或由于使膜的密合性提高的目的、或由于使在空的底部接触的下层的电极或配线层等的导电层之间的密合性提高的目的，在上述绝缘材料和下层的导电层之间的边界部分设置阻挡层。作为该阻挡层，已知有Ta膜、TaN膜、Ti膜、TiN膜等(日本特开平11-186197号公报、日本特开2004-232080号公报、日本特开2003-142425号公报、日本特开2006-148074号公报和日本特表平10-501100号公报)。对于这点，参照图8A至图8C进行说明。
图8A至图8C是表示半导体晶片的表面的凹部的埋入时的成膜方法的工序图。如图8A所示，在作为被处理体的例如由硅基板等构成的半导体晶片W的表面，形成有例如成为配线层的导电层102。以覆盖该导电层102的方式，在半导体晶片W的表面全体，例如以规定的厚度形成由SiO2膜等构成的绝缘膜104。上述导电层102例如由掺杂有杂质的硅层构成，具体而言，存在对应晶体管或电容器等的电极的情况。特别是在对晶体管的接触的情况下，由NiSi(硅化镍)等形成。
而且，在上述绝缘层104，形成有相对于上述导电层102用于实现电接触(contact)的贯通孔或通孔等的接触用的凹部106。作为凹部106有时也形成有细长的沟(槽)。在该凹部106的底部呈导电层102的表面露出的状态。而且，在该凹部106的包括底面和侧面的半导体晶片W的表面全体，即绝缘层104的上表面全体应形成具有上述那样的功能的阻挡层，如图8B所示的方式，在凹部106的包含表面(内表面)全体的晶片表面全体(上表面全体)例如成膜有Ti膜108，并且在该Ti膜8上，如图8C所示的方式形成有TiN膜110，形成有由Ti膜108和TiN膜110的双层结构构成的阻挡层112。而且，为了使TiN膜110稳定，通过在NH3中对其进行加热，进行氮化处理。(其中，有时不形成TiN膜110，而仅由Ti膜108构成阻挡层112。)
上述Ti膜108例如通过溅射成膜处理或使用TiCl4的等离子体CVD(Chemical Vapor Deposition，化学汽相淀积)法形成，上述TiN膜110例如通过使用TiCl4气体的热CVD法或室原料气体和氮化气体交替流动的SFD(Sequential Flow Deposition，连续流动淀积)法形成。如上所述，若形成有阻挡层112，则凹部106内埋入有钨等的导电材料，之后多余的导电材料通过蚀刻等削掉。
最近，如使用图8A至图8C说明的方式，在上述的阻挡层112的材质中，特别关注含有TiN膜的阻挡层112。其理由是因为具有如下的优点：含有TiN膜的阻挡层特别能够抑制金属等的扩散，电阻也非常小，并且体积膨胀率也较小，与配线材料的密合性良好等。
上述方式的阻挡层112的形成方法，在线宽和孔径没有那么严格、设计基准一般时，没有产生那样的问题。但是，在微小化趋势进一步发展、线宽或孔径进一步变小、设计基准变严的当今，产生有如下的问题。即，在通过热CVD法或SFD法形成上述方式的TiN膜的情况下，这些成膜方法的阶梯覆盖(有效区域)较好，因此，不仅在凹部106的底部而且在凹部106内的侧壁的部分也叠层有足够厚度的TiN膜。
该结果是，具有占据凹部106内的TiN膜的比率上升，埋入金属材料例如钨的比率变少，作为全体的接触电阻增大的问题。特别是，凹部106的孔径在50nm以下时，具有成膜时的阶梯覆盖的好坏导致的接触电阻急剧增大的问题。
因此，与热CVD法相比，通过使用方向性较高且在凹部的侧壁难以堆积薄膜的等离子体的CVD法，进行堆积TiN膜的薄膜。由此，相对在凹部内的底部堆积一定程度厚度的薄膜，在凹部内的侧壁部分相对上述底部而言以很小的厚度堆积薄膜。由此，在合适的情况下，能够提高凹部106内种的埋入金属材料的比率(体积比)。
可是，在该情况下，具有阻挡层的膜质并不是那么良好，阻挡性降低的问题。特别是由于微小化趋势要求使阻挡层自身也进行薄膜化，因此具有阻挡性的维持变得更加困难的问题。
发明内容
本发明是着眼于以上的问题，为了将其有效地解决而完成的。本发明的目的是提供使接触电阻维持为较小而且阻挡性高的薄膜成膜的方法和处理装置。
本发明是一种成膜方法，其对在表面形成有具有凹部的绝缘层的被处理体形成薄膜，该成膜方法的特征在于，包括：薄膜形成工序，使用等离子体CVD法，在包含上述凹部内的表面的上述被处理体的表面，形成氮化钛膜的薄膜；和氮化工序，在氮化气体的存在下，通过进行使用等离子体的氮化处理对上述薄膜进行氮化。
通过本发明形成的薄膜，能够使全体的接触电阻维持为较小，另一方面，在阻挡性变高方面显著有用的情况，由本发明者实际确认过。
优选：在上述薄膜形成工序中，使用TiCl4作为原料气体。
另外，优选：在上述薄膜形成工序中，在上述凹部内的底部形成的上述薄膜的厚度在2～10nm的范围内。
另外，优选：上述氮化工序中的程序时间(工艺时间)在5～60sec的范围内。
另外，优选：上述薄膜形成工序中的程序压力(工艺压力)在400～667Pa的范围内。
另外，优选：在上述氮化工序所用的上述氮化气体是NH3气体。
另外，优选：作为上述薄膜形成工序的前工序，进行钛膜形成工序，其中，该钛膜形成工序为：使用等离子体CVD法，在包含上述凹部内的表面的上述被处理体形成由钛膜构成的薄膜。
在该情况下，优选：上述钛膜形成工序、上述薄膜形成工序和上述氮化工序，在同一处理容器内连续地进行。
或者，优选：在上述钛膜形成工序之后、且在上述薄膜形成工序之前，进行钛膜氮化工序，其中，该钛膜氮化工序为：在氮化气体的存在下，使用等离子体对上述由钛膜构成的薄膜进行氮化。
在该情况下，优选：上述钛膜形成工序、上述钛膜氮化工序、上述薄膜形成工序和上述氮化工序，在同一处理容器内连续地进行。
另外，优选：在上述氮化工序之后，进行以导电性材料埋入上述凹部内的埋入工序。
另外，优选：上述凹部的内径或宽度被设定为50nm以下。
另外，本发明为一种等离子体处理装置，其对在表面形成有具有凹部的绝缘层的被处理体形成薄膜，该等离子体处理装置的特征在于，包括：能够真空排气的处理容器；配置于上述处理容器内，载置上述被处理体并作为下部电极发挥功能的载置台；对上述被处理体进行加热的加热机构；配置于上述处理容器内，向该处理容器内导入规定的气体并作为上部电极发挥功能的气体导入机构；向上述气体导入机构供给上述规定的气体的气体供给机构；在上述载置台与上述气体导入机构之间形成等离子体的等离子体形成机构；和控制上述各机构实施具有上述方面中任一方面的特征的成膜方法的控制部。
另外，本发明为一种存储介质，其存储计算机能够读取的程序，上述程序控制等离子体处理装置具有上述方面中任一方面的特征的成膜方法，上述等离子体处理装置对在表面形成有具有凹部的绝缘层的被处理体形成薄膜，该等离子体处理装置包括：能够真空排气的处理容器；配置于上述处理容器内，载置上述被处理体并作为下部电极发挥功能的载置台；对上述被处理体进行加热的加热机构；配置于上述处理容器内，向该处理容器内导入规定的气体并作为上部电极发挥功能的气体导入机构；向上述气体导入机构供给上述规定的气体的气体供给机构；和在上述载置台与上述气体导入机构之间形成等离子体的等离子体形成机构。
附图说明
图1是表示实施本发明方法的等离子体处理装置的一个例子的结构概略图。
图2A是表示本发明的优选的一个实施方式的各工序的工序图。
图2B是表示本发明的优选的一个实施方式的各工序的工序图。
图2C是表示本发明的优选的一个实施方式的各工序的工序图。
图2D是表示本发明的优选的一个实施方式的各工序的工序图。
图2E是表示本发明的优选的一个实施方式的各工序的工序图。
图3是本发明的优选的一个实施方式的流程图。
图4是对未进行等离子体氮化处理的TiN膜和进行过等离子体氮化处理的TiN膜的阻挡性的评价进行说明的图表。
图5是关于对通过现有的成膜方法的热CVD法或SFD法成膜的TiN膜实施过无等离子体的退火处理时的阻挡性的评价进行说明的图表。
图6是表示等离子体氮化时间和该等离子体氮化处理的前后中的表面电阻(薄膜电阻)(Rs)的点增加率的关系的图。
图7是表示等离子体氮化时间和膜的表面电阻(Rs)的关系的图。
图8A是表示半导体晶片的表面的凹部的埋入时的成膜方法的工序图。
图8B是表示半导体晶片的表面的凹部的埋入时的成膜方法的工序图。
图8C是表示半导体晶片的表面的凹部的埋入时的成膜方法的工序图。
具体实施方式
以下，基于附图，对本发明涉及的成膜方法和等离子体处理装置的优选的一个实施方式进行详细说明。图1是表示实施本发明方法的等离子体处理装置的一个例子的结构概略图，图2A至图2E是表示本发明的优选的一个实施方式的各工序的工序图，图3是本发明的优选的一个实施方式的流程图。
如图示的方式，本实施方式的等离子体处理装置20具有例如由铝、铝合金、不锈钢等形成为圆筒体状的处理容器22。该处理容器22接地。在处理容器22的底部24设置有用于排出容器内的气氛的排气口26。该排气口26与真空排气***28相接。真空排气***28具有与上述排气口26相接的排气通路29，在该排气通路29，为了从其上游侧前往下游侧进行压力调整，依次设置有能够调整阀开度的压力调整阀30和真空泵32。由此，能够从其底部对处理容器22内均匀地进行抽真空。
在处理容器22内，隔着由导电性材料构成的支柱34，设置有圆板状的载置台36。在该载置台36上，载置有作为被处理体例如硅基板等的半导体晶片W。具体而言，载置台36由AlN等的陶瓷构成，其表面被导电性材料涂敷，兼作为等离子体用电极的一个即下部电极。该下部电极接地。在载置台36载置有例如300mm的半导体晶片W。另外，作为下部电极，有时在载置台36内埋入有例如网眼状的导电性部件。
在载置台36内，例如埋入有由电阻加热发热器构成的加热机构38，对导体晶片W进行加热并且能够将其维持于所期望的温度。另外，在载置台36设置有：按压半导体晶片W的周边部将其固定于载置台36的未图示的夹紧环；和在半导体晶片W的搬入搬出时抬起半导体晶片W使其升降的未图示的升降销。
在处理容器22的顶部设置有喷淋头40，作为兼用做等离子体用电极的另一个即上部电极的气体导入机构。该喷淋头40与顶板42一体地形成。该顶板42的周边部，对容器侧壁的上端部，隔着绝缘材料44气密地安装。该喷淋头40例如由铝或铝合金等的导电材料形成。
该喷淋头40形成为圆形形状，以覆盖上述载置台36的上表面的大致整个面的方式相对设置，在与载置台36之间形成有处理空间S。该喷淋头40向处理空间S喷淋状地导入各种气体，在喷淋头40的下表面的喷射面形成有用于喷射气体的多个喷射孔46。
而且，在该喷淋头40的上部设置有向该头内导入气体的气体导入口48，在该气体导入口48安装有供给各种气体的气体供给机构50。该气体供给机构50具有与上述气体导入通道48连接的供给通路52。
该供给通路52与多个分支管54连接，在各分支管54各自连接：作为成膜的原料气体例如存积TiCl4的TiCl4气体源56；存积H2气体的H2气体源58；作为等离子体例如存积Ar气体的Ar气体源60；作为氮化气体例如存积氨气的NH3气体源62；和作为清洗气体等例如存积N2气体的N2气体源64。而且，各气体的流量被在各自的分支管54设置的例如质量流量控制器那样的流量控制器66控制。另外，各分支管54的流量控制器66的上游侧和下游侧，按照需要，设置有进行所述个气体的供给和供给停止的开关阀68。
另外，在此，公开了通过一个供给通路52在混合状态下供给各气体的情况，但是并不限定于此。也可以采用将一部分的气体或全部的气体向各个不同的供给通路内供给，在喷淋头40内混合的方式。另外，基于供给的气体的种类，也使用使得各气体在供给通路52内或喷淋头40内部不混合，而在处理空间S混合(post mix)的气体输送方式。
另外，在处理容器22内的上述喷淋头40的外周和处理容器22的内壁之间，设置有例如由石英形成的环状的绝缘部件69，其下表面设定为与喷淋头40的喷射面同一水平程度。由此，等离子体(后述)变得均匀。另外，在上述喷淋头40的上面一侧设置有头加热发热器74，能够将喷淋头40调整至所期望的温度。
另外，该处理容器22具有在载置台36和喷淋头40之间的处理空间S形成等离子体的等离子体形成机构74。具体而言，等离子体形成机构74具有与上述喷淋头40的上部连接的导线76，该导线76在途中经由匹配电路78与例如450kHz的等离子体产生用电源即高频电源70连接。在此，对于该高频电源70，能够输出任意大小的电力，输出电力为可变。
另外，在处理容器22的侧壁设置有门阀80，其在半导体晶片W的搬入搬出时能够气密地打开和关闭。
而且，为了控制等离子体处理装置20的全体的动作，设置有例如由计算机等构成的控制部82。控制部82例如进行为了控制处理压力(工艺压力)、处理温度(工艺温度)、各气体的供给量的指示，含有高频电流的导通、断开的供给电力的指示等。而且，控制部82具有存储上述控制必须的计算机程序的存储介质84。该存储介质84例如由软盘、CD(Compact Disc)、硬盘、闪存或DVD等构成。
[成膜的方法]
接着，参照图1至图3，对使用以上方式构成的等离子体处理装置进行的本发明的成膜方法的一个实施方式，进行说明。在此，作为等离子体处理方法的一个例子，对使Ti膜和TiN膜成膜并且之后进行氮化处理的情况进行说明。
首先，向处理容器22内，经由开放的门阀80，例如搬入直径为300mm的半导体晶片W。在该半导体晶片W被载置于载置台36上之后，处理容器22内被密闭。该半导体晶片W的表面呈如图2A所示的方式。图2A所示的结构与图8A所示的结构相同。
即，在半导体晶片W的表面例如形成有成为配线层等的导电层2，以覆盖该导电层2的方式，在半导体晶片W的表面全体，例如以规定的厚度形成由SiO2膜等构成的绝缘膜4。导电层2例如由掺杂有杂质的硅层构成，具体而言，有时对应晶体管或电容器等的电极。特别是在对晶体管的接触的情况下，由NiSi(硅化镍)等形成。
而且，在上述绝缘层4，形成有用于实现相对上述导电层2电接触的贯通孔或通孔等的接触用的凹部6。凹部6的内径(凹部6为槽的情况时的宽度)例如为50nm以下(作为凹部6有时也形成有细长的沟(槽))。在该凹部6的底部呈导电层2的表面露出的状态。而且，在该凹部6的包括底面和侧面的半导体晶片W的表面全体，即绝缘层4的上表面全体应形成具有上述那样的功能的阻挡层。
<Ti膜的成膜>
如上述的方式，在搬入半导体晶片W之后将处理容器22内密封时，进行Ti膜的成膜(图3的S1)。首先，原料气体的TiCl4气体、还原气体的H2气体和等离子体用气体的Ar气体，各自从气体供给机构50以规定的流量向气体导入机构即喷淋头40流动，并且这些各气体从喷淋头40导入到处理容器22内，并且处理容器22内通过真空排气***28的真空泵32被进行抽真空，并被维持规定的压力。
与此同时，通过等离子体形成机构74的高频电源70，向上部电极即喷淋头40施加450kHz的高频，在喷淋头40和作为下部电极的载置台36之间被施加有高频电场(投入电力)。由此，Ar气体被等离子体化，TiCl4气体和的H2气体的还原反应被促进，如图2B所示的方式通过等离子体CVD(Chemical Vapor Deposition)法，在半导体晶片W的表面成膜有作为薄膜的Ti膜8。半导体晶片W的温度通过由埋入载置台36的电阻加热发热器构成的加热机构38，被加热维持在规定的温度。通过这样的方式，不仅在半导体晶片W的上表面，而且在凹部6内的底面和侧面也堆积有Ti膜8。
在此的处理的条件，例如，半导体晶片W的温度流为400～700℃左右，处理压力为667Pa(≈5Torr)左右。另外，关于气体流量，，TiCl4气体为6.7～12sccm左右，H2气体为1600sccm左右，Ar气体为800～4000sccm左右。另外，处理时间为30～50sec左右，得到的Ti膜厚度为10nm左右。另外，由等离子体产生用电源70供给的电力例如是800瓦特。
另外，若需要，则可以在同一的处理容器22内，在存在作为氮化气体的NH3气体和N2气体的条件下，对上述Ti膜8施加Ar气体产生等离子体，实施等离子体氮化处理(钛膜氮化处理)。
<等离子体TiN成膜(薄膜成膜工序)>
按照以上的方式进行完Ti膜8的成膜处理时，接着，使用等离子体，进行薄膜成膜工序(S2)，形成由TiN膜(氮化钛膜)构成的薄膜。该薄膜成膜工序在相同的处理容器22内，接着上述工序连续地进行。
首先，原料气体的TiCl4气体、N2气体、还原气体的H2气体和等离子体用气体的Ar气体，各自通过喷淋头40以规定的流量被导入到处理容器22内，并且处理容器22内被真空泵32抽真空，处理容器22内被维持规定的压力。
与此同时，在喷淋头40和载置台36之间被施加高频电力，由此产生Ar气体的等离子体，并且TiCl4气体和的N2气体反应，如图2C所示的方式，通过等离子体CVD法形成由TiN膜10构成的薄膜。此时，半导体晶片W通过由电阻加热发热器构成的加热机构38被加热维持为规定的温度。
由此，不仅在半导体晶片W的上表面，而且在凹部6内的底面和侧面也堆积有TiN膜10。该情况下，与通常的热CVD法相比，通过成膜的方向性较高的等离子体CVD法成膜TiN膜10，因此与现有技术中通过一般的热CVD法成膜的情况相比，在凹部6的底部堆积足够厚度的薄膜，另一方面，在凹部6内的侧面难以堆积薄膜，形成非常薄的TiN膜10。
此时的处理条件为，处理压力在300～800Pa的范围内，处理温度例如在400～700℃的范围内。另外，各气体的流量为，TiCl4气体例如在4～20sccm的范围内，Ar气体例如在500～2000sccm的范围内，H2气体例如在500～5000sccm的范围内，N2气体例如在10～1000sccm的范围内。另外，TiCl4气体和N2气体的分压为，TiCl4气体分压例如在0.3～6.0Pa的范围内，N2气体分压例如在1～150Pa的范围内。而且，施加的高频电力例如在400～1000W(瓦特)。在此，例如在凹部6的底部堆积的TiN膜10的厚度例如在2～10nm的范围内的方式，设定处理时间。
<氮化工序>
按照以上的方式进行完TiN膜的成膜处理时，接着，进行本发明的特征的使用等离子体的氮化工序(S3)。该氮化工序在相同的处理容器22内，接着上述前工序连续地进行。
首先，还原气体的H2气体、等离子体用气体的Ar气体、氮化气体的NH3气体，各自通过喷淋头40以规定的流量被导入到处理容器22内，并且被真空泵32抽真空，被维持规定的压力。与此同时，在喷淋头40和载置台36之间被施加高频电力而产生Ar气体的等离子体，产生NH3气体的激活原子团(活性種)。通过该激活原子团(NH3 *)对上述TiN膜10，实施如图2D所示的氮化处理。
由此，TiN膜10的氮化适当，膜质被改善并且稳定。由此，如后述的方式，阻挡性提高并且电阻率也降低。
此时的处理条件为，处理压力如后文所述在400～667Pa的范围内，处理温度例如在400～700℃的范围内。另外，各气体的流量为，Ar气体例如在500～2000sccm的范围内，H2气体例如在500～5000sccm的范围内，NH3气体例如在100～2000sccm的范围内。另外，NH3气体的分压例如在44～308Pa的范围内。而且，施加的高频电力例如在400～1000W(瓦特)的范围内。
还有，该氮化处理的处理时间，如后文所述，在5～60sec的范围内，优选在10～40sec的范围内，更加优选在15～30sec的范围内。当该处理时间短于5sec时，氮化处理的效果不充分，不仅阻挡性变得不充分而且电阻率也变高，因此不优选。另一方面，当处理时间长于60sec时，氮化被过度进行，还是不仅阻挡性变得不充分而且电阻率也变高，因此不优选。Ti膜8和被等离子体氮化处理过的TiN膜10构成的膜质特性，作为良好的阻挡层12是优选的。
<埋入工序>
按照以上的方式进行完TiN膜10的氮化工序时，接着，半导体晶片W被从处理容器22内搬出，进行埋入工序(S4)。在该埋入工序中，例如通过其他的成膜装置，在含有上述凹部6内的半导体晶片W的表面进行导电性材料的成膜。由此，如图2E所示的方式，在上述凹部6内埋入上述导电性材料(埋入工序)。
由此，上述凹部6内由导电性膜9埋入。在该埋入工序中，例如通过热CVD处理埋入有作为上述导电性材料的钨膜，或通过镀膜处理埋入作为上述导电性材料的铜。但是，该导电性材料并不限定于钨和铜。
以这样方式完成埋入工序后，半导体晶片W的上表面的不需要的导电性膜9被削掉并除去。作为该除去的方法，例如使用蚀刻处理或CMP(Chemical Mechanical Polishing，化学物理研磨)等。
另外，在上述方式中，在TiN膜10的下层形成有Ti膜8，但是也可以采用不形成Ti膜8而仅形成TiN膜10的方式。该情况下，阻挡层12为仅有TiN膜10的单层结构。
采用以上那样的本实施方式，在具有凹部6的被处理体例如半导体晶片W的表面形成薄膜例如TiN膜10时，在含有凹部6的表面的被处理体的表面采用等离子体CVD法形成氮化钛膜(TiN膜)10的薄膜，通过例如在NH3的存在下使用等离子体对该膜进行氮化，能够使全体的接触电阻维持为较小，另一方面能够使阻挡性显著变高。
<被等离子体氮化处理过的TiN膜的评价>
接着，按照上述实施方式进行被等离子体氮化处理过的TiN膜的评价。对该评价结果进行说明。
图4是对未进行等离子体氮化处理的TiN膜和进行过等离子体氮化处理的TiN膜的阻挡性的评价进行说明的图表。图5是关于对通过现有的成膜方法的热CVD法或SFD法成膜的TiN膜实施过无等离子体的退火处理时的阻挡性的评价进行说明的图表。图6是表示等离子体氮化时间和该等离子体氮化处理的前后中的表面电阻(Rs)的点增加率(测定点处的值的增加率)的关系的图。
在此，进行作为阻挡层未形成Ti膜的TiN膜的单层结构的评价。Ti膜改善与底部的密合性，因此该评价中的阻挡性可以说是与由Ti膜和TiN膜构成的双层结构的阻挡层的阻挡性大致相同的程度。
作为用于评价的具体的实验，在硅基板上通过等离子体CVD形成成为评价对象的TiN膜并使其为阻挡层，通过对该TiN膜进行等离子体氮化处理或不进行等离子体氮化处理，在那些TiN膜上通过喷镀形成Cu膜成为样本。在作成上述阻挡层时，制作实施例1～4的四个样本。而且，在作成这些样本之后和为了促进Cu的扩散对这些样板实施完退火处理(在400℃、10Torr的Ar气氛中30min)之后，各自在121个点的位置测定薄膜的表面电阻，求出Rs(表面电阻)的值的变化。
当在上述退火处理前后Rs值不变化时，阻挡性较高，因此可以说是良好。当通过退火处理Rs值上升变高时，因为意味着隔着由TiN膜构成的阻挡层，Si与Cu发生反应，阻挡性较低，因此可以说是不良。另外，铜(Cu)与钨(W)相比，热扩散性较大，因此，若在使用铜的评价中阻挡性良好，则相对钨，可以进一步说阻挡性良好。
作为比较例，在硅基板上，通过等离子体CVD形成TiN膜并使其为阻挡层，通过不对其实施等离子体氮化处理就形成Cu膜。在作成上述阻挡层时，改变作为原料气体的TiCl4气体的流量，改变处理压力，制作比较例1～3的3个样本。而且，对这些样本，在400℃、10Torr(1333Pa)的Ar气氛中实施30min的退火处理。评价的方法与实施例1～4的情况相同。即，测定退火处理前后的表面电阻，进行阻挡性的评价。另外，TiN膜的膜厚除了实施例4，都设定为10nm。
实施例1～4的各处理条件，即处理温度、处理压力、各气体流量、施加的高频电力、膜厚或处理时间如下(参照图4)。
[实施例1]
成膜时：550℃、667Pa、
                TiCl4/Ar/H2/N2
                ＝12/1600/4000/200sccm、
                800W、10nm(标准)
等离子体氮化时：550℃、667Pa、
                Ar/H2/NH3
                ＝1600/2000/1500sccm
                800W、30sec
[实施例2]
成膜时：与实施例1相同
等离子体氮化时：除了将处理时间缩短为15sec以外其他与实施例1相同
[实施例3]
成膜时：除了将处理压力降低为400Pa以外其他与实施例1相同
等离子体氮化时：与实施例1相同
[实施例4]
成膜时：除了将膜厚设定为2nm以外其他与实施例1相同
等离子体氮化时：与实施例1相同
比较例1～3(无等离子体氮化处理)的各处理条件，即处理温度、处理压力、各气体流量、施加的高频电力、膜厚或处理时间如下(参照图4)。
[比较例1]
成膜时：550℃、667Pa、
        TiCl4/Ar/H2/N2
        ＝12/1600/4000/200sccm、
        800W、10nm(标准)
[比较例2]
成膜时：除了将TiCl4增加至20sccm以外其他与实施例1相同
[比较例3]
成膜时：除了将处理压力减低至400Pa以外其他与实施例1相同。
比较例1～3和实施例1～4中30min(30分钟)退火后的Rs点增加率和其评价如图4所示。图4中的“×”表示NG(不良)，“○”表示良好。
据此，比较例1～3的Rs点增加率分别为15.7％、94.2％、32.2％，TiN膜的阻挡性不是那么良好。与此相对，在实施例1～4中为3.3％、8.3％、4.1％、0.0％，与作为基准值的10％相比均低，判断为阻挡性被大幅度提高。上述的各Rs点增加率(除了比较例2)在图6中也以图表示。根据以上情况，为了提高TiN膜的阻挡性，判断为需要在利用等离子体的TiN膜的成膜之后实施等离子体氮化处理。另外，根据图6，认为使等离子体氮化处理越长，Rs点增加率降低且能够提高阻挡性，但是如后文所述，该Rs点增加率被认为，以等离子体氮化时间为30sec左右附近为底部，之后转为上升。
对于任何一个，通过对TiN膜实施等离子体氮化处理，都能够提高阻挡性。特别是应注意的是，在由于薄膜化的要求而需要使TiN膜的厚度变薄的情况下，如实施例4的方式，即使在TiN膜的厚度为2nm的情况下，也能够发挥较高的阻挡性。即，本发明方法的阻挡性的提高，被判断为：在TiN膜的厚度为2～10nm的范围内是有效的。换言之，被判断为：即使使阻挡层薄至2nm，也能够得到足够的阻挡性。
另外，同样地，判断为：为了发挥本发明方法的阻挡性，在形成等离子体TiN膜的薄膜形成工序中，处理压力在400～667Pa的范围内是有效的。另外，在比较例1～3中，使用等离子体成膜TiN膜，但对于通过不使用等离子体仅通过热能成膜TiN膜的现有的一般进行的成膜方法形成的TiN膜进行了评价。对该评价结果进行说明。
在此，为了在硅基板上形成TiN膜，不使用等离子体而通过热CVD法或SFD法形成TiN膜作为阻挡层，对其不使用等离子体即等离子射线，而通过热实施NH3氮化处理，并进一步在TiN膜上通过喷涂形成Cu膜，使其为样本。在此，改变处理温度或膜厚，制作比较例4～7的四个样本。这些样本在400℃、10Torr(1333Pa)的Ar气氛中被实施30min的退火处理。而且，以之前的评价实验的方式对该退火处理的前后的表面电阻进行测定，进行阻挡性的评价。此时的结果在图5表示。
比较例4～7的各处理条件，即处理温度、处理压力、各气体流量、膜厚或处理时间如下。
[比较例4]
成膜时：650℃、667Pa、
        TiCl4/NH3/N2
        ＝60/60/100sccm、
        10nm(标准)
成膜后的氮化：650℃、667Pa、
              NH3/N2＝2000/500sccm
              25sec
[比较例5]
成膜时：除了使处理温度降低至550℃之外其他与比较例4相同
成膜后的氮化：除了使处理温度降低至550℃之外其他与比较例4相同
[比较例6](SFD成膜)
成膜时：550℃、260Pa、
        TiCl4/NH3/N2
        ＝60/60/340sccm、
氮化时：550℃、260Pa、
        NH3/N2＝4500/400sccm
        10个循环、膜厚10nm
[比较例7](SFD成膜)
成膜时：与比较例6相同
氮化时：除了2个循环、膜厚为2nm以外其他与比较例6相同
在此，SFD成膜，是边使上述的各气体流量流动，边交替重复进行沉积(堆积，淀积)和氮化，将薄膜叠层为多层的成膜方法，沉积和氮化为一个循环。
如图5所示，比较例4～7的Rs点增加率分别为4.1％、3.3％、5.0％、28.9％。在此，在比较例4～6中，采用现有一般使用的方法并采用与现有方法中采用的TiN膜的厚膜相同的膜厚即10nm的厚膜。而且，在这些情况下，均比作为基准值的10％低，因此得到良好的结果。但是，如比较例7的方式将膜厚设定薄至2nm时，Rs点增加率大幅增加至28.9％，阻挡性降低，所以不优选。此点，如上述的方式，如图4中的实施例4的方式采用本发明方法，即使使得膜厚薄至2nm，阻挡性也被充分较高地维持。即，通过本实验结果，能够确认本发明方法的有效性。
<膜的电阻(Rs)的评价>
但是，如上述的方式，即使阻挡性良好，但若等离子体氮化处理的结果、电阻率过度增加，则作为阻挡层不能采用。因此，关于Rs值对等离子体氮化时间的依存性，进行了实验。对该评价结果进行说明。
图7是表示等离子体氮化时间和膜的表面电阻(Rs)的关系的图。在此，在本发明的实施例1记载的处理条件下，通过等离子体CVD法形成TiN膜并使其为阻挡层，并对在实施例1记载的处理条件下改变时间对该TiN膜进行等离子体氮化处理时的阻挡层的Rs进行了测定。以这种方式对TiN膜进行氮化处理的理由是：将在膜中残留的Cl原子出去，使TiN膜的膜质提高。在此，将膜厚统一为10nm。因此，比较表面电阻Rs与比较膜的电阻率意义相同。
如图7所示的方式，在对TiN膜实施等离子体氮化处理时，Rs值最初开始减少，但是以15sec左右为底部。而且，被认为：该底部状态持续30sec左右，之后Rs值转为上升，与氮化时间的经过一起进一步上升的倾向(即描绘向下凸的特性曲线)。因此，氮化工序中的等离子体氮化处理的时间优选5～60sec的范围。在该时间短于5sec时，不仅Rs值较大，而且阻挡性也不能充分发挥。另一方面，当该时间长于60sec时，Rs值变得过大，还是不优选。另外，该情况，如以下所示的方式，被预想为如图6所示的图也描绘向下凸的特性曲线，即，被推测为阻挡性恶化。
即，如公知的方式，与TiN相比，Ti的电阻率较大，因此，只要进行等离子体氮化处理，促进TiN化，则随着该处理时间变长之后，表面电阻(电阻率)变小(参照图7的左半部分)，随此阻挡性也提高(参照图6)。另一方，在进一步进行等离子体氮化处理，该处理时间变得过长时，表面电阻(电阻率)转为增加(参照图7的右半部分)。该表面电阻增加的理由被认为是：TiN膜的表面粗糙度的增加或膜中的杂质的增加导致的膜质的恶化。而且，被预测为：在膜质恶化时，阻挡性也恶化。因此，在图6中使得等离子体氮化时间进一步变长时，如上述的方式，Rs点增加率转为上升。
通过以上的结果，对于等离子体氮化时间，更加优选的范围是在10～40sec的范围内。进一步优选的范围在曲线的底部部分即15～30sec的范围内。
另外，在上述实施方式中，作为等离子体气体使用Ar气体，但并未限定于此。也可以使用He、Ne等其他的稀有气体。另外，作为等离子体氮化工序中的氮化气体使用NH3气体，但并未限定于此。也可以使用N2气体、联氨(H2N-NH2)气体、磷酸二氢铵(CH3-NH-NH2)气体等。
还有，在此，作为原料气体使用TiCl4气体，但并未限定于此。TDMAT(Ti[N(CH3)2]4：四羟甲基二甲基钛)气体或TDEAT(Ti[N(C2H5)2]4：四羟甲基二乙钛)气体等。
另外，在此，以半导体晶片作为被处理为例进行了说明，但该半导体晶片包括：硅基板或GaAs、SiC、GaN等的化合物半导体基板。还有，并不限定于这些基板，对于液晶显示装置使用的玻璃基板或陶瓷基板等，本发明也能够应用。

Claims (14)

1.一种成膜方法，其对在表面形成有具有凹部的绝缘层的被处理体形成薄膜，该成膜方法的特征在于，包括：
薄膜形成工序，使用等离子体CVD法，在包含所述凹部内的表面的所述被处理体的表面，形成氮化钛膜的薄膜；和
氮化工序，在氮化气体的存在下，通过进行使用等离子体的氮化处理对所述薄膜进行氮化。
2.如权利要求1所述的成膜方法，其特征在于：
在所述薄膜形成工序中，使用TiCl4作为原料气体。
3.如权利要求1或2所述的成膜方法，其特征在于：
在所述薄膜形成工序中，在所述凹部内的底部形成的所述薄膜的厚度在2～10nm的范围内。
4.如权利要求1～3中任一项所述的成膜方法，其特征在于：
所述氮化工序中的处理时间在5～60sec的范围内。
5.如权利要求1～4中任一项所述的成膜方法，其特征在于：
所述薄膜形成工序中的处理压力在400～667Pa的范围内。
6.如权利要求1～5中任一项所述的成膜方法，其特征在于：
在所述氮化工序所用的所述氮化气体是NH3气体。
7.如权利要求1～6中任一项所述的成膜方法，其特征在于：
作为所述薄膜形成工序的前工序，进行钛膜形成工序，其中，该钛膜形成工序为：使用等离子体CVD法，在包含所述凹部内的表面的所述被处理体形成由钛膜构成的薄膜。
8.如权利要求7所述的成膜方法，其特征在于：
所述钛膜形成工序、所述薄膜形成工序和所述氮化工序，在同一处理容器内连续地进行。
9.如权利要求7所述的成膜方法，其特征在于：
在所述钛膜形成工序之后、且在所述薄膜形成工序之前，进行钛膜氮化工序，其中，该钛膜氮化工序为：在氮化气体的存在下，使用等离子体对所述由钛膜构成的薄膜进行氮化。
10.如权利要求9所述的成膜方法，其特征在于：
所述钛膜形成工序、所述钛膜氮化工序、所述薄膜形成工序和所述氮化工序，在同一处理容器内连续地进行。
11.如权利要求1～10中任一项所述的成膜方法，其特征在于：
在所述氮化工序之后，进行以导电性材料埋入所述凹部内的埋入工序。
12.如权利要求1～11中任一项所述的成膜方法，其特征在于：
所述凹部的内径或宽度被设定为50nm以下。
13.一种等离子体处理装置，对在表面形成有具有凹部的绝缘层的被处理体形成薄膜，该等离子体处理装置的特征在于，包括：
能够真空排气的处理容器；
配置于所述处理容器内，载置所述被处理体并作为下部电极发挥功能的载置台；
对所述被处理体进行加热的加热机构；
配置于所述处理容器内，向该处理容器内导入规定的气体并作为上部电极发挥功能的气体导入机构；
向所述气体导入机构供给所述规定的气体的气体供给机构；
在所述载置台与所述气体导入机构之间形成等离子体的等离子体形成机构；和
控制所述各机构实施权利要求1～12中任一项所述的成膜方法的控制部。
14.一种存储介质，其特征在于：
存储计算机能够读取的程序，所述程序控制等离子体处理装置实施权利要求1～12中任一项所述的成膜方法，
所述等离子体处理装置，对在表面形成有具有凹部的绝缘层的被处理体形成薄膜，该等离子体处理装置包括：
能够真空排气的处理容器；
配置于所述处理容器内，载置所述被处理体并作为下部电极发挥功能的载置台；
对所述被处理体进行加热的加热机构；
配置于所述处理容器内，向该处理容器内导入规定的气体并作为上部电极发挥功能的气体导入机构；
向所述气体导入机构供给所述规定的气体的气体供给机构；和
在所述载置台与所述气体导入机构之间形成等离子体的等离子体形成机构。
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