JP2990998B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に製造工程中にある出力バッファ回路等のトランジスタ
回路について、回路ノイズの抑制又は高速作動特性の各
用途に対応する選択を容易にした半導体装置及びその製
造方法に関する。
に製造工程中にある出力バッファ回路等のトランジスタ
回路について、回路ノイズの抑制又は高速作動特性の各
用途に対応する選択を容易にした半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】半導体装置の出力バッファ回路を構成す
るトランジスタでは、その出力負荷に対する大きな電流
供給能力又は回路ノイズの抑制をどのように選択するか
が問題となる。図４及び図５に基づいて従来の半導体装
置の出力バッファ回路について説明する。図４は、従来
の半導体装置における出力バッファ回路の基本的な回路
構成を示す。同図において、１、２は出力トランジスタ
を構成するＭＯＳトランジスタ、３、４は信号の入力
端、５は第一の電源、６は第二の電源（ＧＮＤ）、７は
出力端子、８は出力負荷容量を示している。
るトランジスタでは、その出力負荷に対する大きな電流
供給能力又は回路ノイズの抑制をどのように選択するか
が問題となる。図４及び図５に基づいて従来の半導体装
置の出力バッファ回路について説明する。図４は、従来
の半導体装置における出力バッファ回路の基本的な回路
構成を示す。同図において、１、２は出力トランジスタ
を構成するＭＯＳトランジスタ、３、４は信号の入力
端、５は第一の電源、６は第二の電源（ＧＮＤ）、７は
出力端子、８は出力負荷容量を示している。
【０００３】出力負荷容量８に電荷がなく、ＭＯＳトラ
ンジスタ２がオフになるとき又はオフの状態にあるとき
に、ＭＯＳトランジスタ１がオンすると、第一の電源５
よりＭＯＳトランジスタ１を経由して出力負荷容量８が
充電される。逆に出力負荷容量８に電荷が充電されてお
りＭＯＳトランジスタ１がオフになるとき又はオフの状
態にあるときに、ＭＯＳトランジスタ２がオンすると、
出力負荷容量８の充電電荷は、ＭＯＳトランジスタ２を
経由してＧＮＤ６に放電される。
ンジスタ２がオフになるとき又はオフの状態にあるとき
に、ＭＯＳトランジスタ１がオンすると、第一の電源５
よりＭＯＳトランジスタ１を経由して出力負荷容量８が
充電される。逆に出力負荷容量８に電荷が充電されてお
りＭＯＳトランジスタ１がオフになるとき又はオフの状
態にあるときに、ＭＯＳトランジスタ２がオンすると、
出力負荷容量８の充電電荷は、ＭＯＳトランジスタ２を
経由してＧＮＤ６に放電される。
【０００４】図４において、出力トランジスタ１、２の
電流供給能力を高く設定すると、出力負荷容量８を高速
に充・放電することができ、半導体装置の高速作動が可
能となる。しかし、この場合、短時間に大きな電流変化
が電源５或いはＧＮＤ６に生じるため、配線のインダク
タンス等により電源電圧又はグランドレベルに変動が生
じ、回路に大きなノイズが発生する。
電流供給能力を高く設定すると、出力負荷容量８を高速
に充・放電することができ、半導体装置の高速作動が可
能となる。しかし、この場合、短時間に大きな電流変化
が電源５或いはＧＮＤ６に生じるため、配線のインダク
タンス等により電源電圧又はグランドレベルに変動が生
じ、回路に大きなノイズが発生する。
【０００５】逆に、出力トランジスタ１、２の電流供給
能力を低く設定すると、回路ノイズを抑制することはで
きるが、出力負荷容量８を急速に充・放電することがで
きないため、半導体装置の動作速度が遅くなる。即ち、
一般に半導体装置では、回路ノイズの抑制と作動の高速
化とはいわばトレードオフの関係にある。
能力を低く設定すると、回路ノイズを抑制することはで
きるが、出力負荷容量８を急速に充・放電することがで
きないため、半導体装置の動作速度が遅くなる。即ち、
一般に半導体装置では、回路ノイズの抑制と作動の高速
化とはいわばトレードオフの関係にある。
【０００６】従来、ノイズ抑制が必要なユーザ用の製品
には、電流供給能力の小さな出力トランジスタを、高速
作動が必要なユーザ用の製品には電流供給能力の大きな
出力トランジスタを夫々選定する必要があった。このよ
うに、半導体装置の用途により出力バッファトランジス
タのサイズを選定することから、用途によりマスク等が
異なりその選択が煩雑になるため、生産効率の向上に障
害となっていた。
には、電流供給能力の小さな出力トランジスタを、高速
作動が必要なユーザ用の製品には電流供給能力の大きな
出力トランジスタを夫々選定する必要があった。このよ
うに、半導体装置の用途により出力バッファトランジス
タのサイズを選定することから、用途によりマスク等が
異なりその選択が煩雑になるため、生産効率の向上に障
害となっていた。
【０００７】特開平３ー１７１６４９号公報は、上記問
題を解決するための提案をしている。図５は、この公報
記載の回路を示す。１７ａ〜１７ｄは抵抗を、１６ａ〜
１６ｆはヒューズを夫々示す。例えば、抵抗１７ａは抵
抗１７ｂよりも、また、抵抗１７ｃは抵抗１７ｄより
も、夫々小さな抵抗値を有する。
題を解決するための提案をしている。図５は、この公報
記載の回路を示す。１７ａ〜１７ｄは抵抗を、１６ａ〜
１６ｆはヒューズを夫々示す。例えば、抵抗１７ａは抵
抗１７ｂよりも、また、抵抗１７ｃは抵抗１７ｄより
も、夫々小さな抵抗値を有する。
【０００８】図５において、まず、高速作動を目的とし
てヒューズ１６ａ及び１６ｄが接続されているときに
は、ヒューズ１６ａ及び１６ｄを経由して充・放電が行
われるので、充・放電時の電流が抵抗を経由せず出力負
荷容量８が急速に充・放電される。次に例えば、ヒュー
ズ１６ｂ、１６ｅのみが接続され、その他の全てのヒュ
ーズが切断されているときには、抵抗１７ａを経由して
出力負荷容量８が充電される。また、抵抗１７ｃを経由
して出力負荷容量８が放電される。
てヒューズ１６ａ及び１６ｄが接続されているときに
は、ヒューズ１６ａ及び１６ｄを経由して充・放電が行
われるので、充・放電時の電流が抵抗を経由せず出力負
荷容量８が急速に充・放電される。次に例えば、ヒュー
ズ１６ｂ、１６ｅのみが接続され、その他の全てのヒュ
ーズが切断されているときには、抵抗１７ａを経由して
出力負荷容量８が充電される。また、抵抗１７ｃを経由
して出力負荷容量８が放電される。
【０００９】このため、先の場合に比較すると回路時定
数が大きくなり、時間的に緩やかに充・放電されるの
で、回路ノイズの抑制が可能である。このように、大き
な電流供給能力を必要とする用途に使用される出力バッ
ファと、小さな電流容量で足りる用途に使用される出力
バッファとを、ヒューズの状態に基づいて選択すること
で、マスク等の主要工程を統一することができる。
数が大きくなり、時間的に緩やかに充・放電されるの
で、回路ノイズの抑制が可能である。このように、大き
な電流供給能力を必要とする用途に使用される出力バッ
ファと、小さな電流容量で足りる用途に使用される出力
バッファとを、ヒューズの状態に基づいて選択すること
で、マスク等の主要工程を統一することができる。
【００１０】
【発明が解決しようとする課題】上記公報記載の半導体
装置によると、回路ノイズの抑制に重点をおく用途に対
応する場合には、拡散工程の終了後に、別にヒューズを
切断する工程が必要になる。ヒューズ切断工程は、一般
にＲＯＭコードで順次行われる拡散工程とは別に行われ
るので、特別な工程を必要とすることとなり、そのため
の工数が余分にかかるという問題がある。
装置によると、回路ノイズの抑制に重点をおく用途に対
応する場合には、拡散工程の終了後に、別にヒューズを
切断する工程が必要になる。ヒューズ切断工程は、一般
にＲＯＭコードで順次行われる拡散工程とは別に行われ
るので、特別な工程を必要とすることとなり、そのため
の工数が余分にかかるという問題がある。
【００１１】本発明は、上記従来の半導体装置の問題に
鑑み、予め設定できるＲＯＭコードにより順次行うこと
が出来る拡散工程内の各工程の他に特別な工程を要する
ことなく、大きな電流供給能力又は回路ノイズ抑制の用
途に対応するための選択が可能となる半導体装置及びそ
の製造方法を提供することを目的とする。
鑑み、予め設定できるＲＯＭコードにより順次行うこと
が出来る拡散工程内の各工程の他に特別な工程を要する
ことなく、大きな電流供給能力又は回路ノイズ抑制の用
途に対応するための選択が可能となる半導体装置及びそ
の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、ゲートに共通の電源電圧が
印加されるとともに、ソース及びドレインが夫々共通に
接続される複数の電界効果トランジスタから成る並列電
流路を備え、前記並列電流路は、導通状態と非導通状態
の電界効果トランジスタにより構成されることを特徴と
する。また、本発明の半導体装置の製造方法は、ソース
・ドレイン領域を形成する工程と、ゲート領域を形成す
る工程と、複数の電界効果トランジスタのソース領域及
びドレイン領域を夫々接続するとともに、該複数の電界
効果トランジスタのゲート領域に共通の電源電圧が印加
された並列電流路を形成する配線工程と、前記複数の電
界効果トランジスタをエンハンスメント型又はディプリ
ーション型の何れかに選択的に形成する工程とを含むこ
とを特徴とする。
め、本発明の半導体装置は、ゲートに共通の電源電圧が
印加されるとともに、ソース及びドレインが夫々共通に
接続される複数の電界効果トランジスタから成る並列電
流路を備え、前記並列電流路は、導通状態と非導通状態
の電界効果トランジスタにより構成されることを特徴と
する。また、本発明の半導体装置の製造方法は、ソース
・ドレイン領域を形成する工程と、ゲート領域を形成す
る工程と、複数の電界効果トランジスタのソース領域及
びドレイン領域を夫々接続するとともに、該複数の電界
効果トランジスタのゲート領域に共通の電源電圧が印加
された並列電流路を形成する配線工程と、前記複数の電
界効果トランジスタをエンハンスメント型又はディプリ
ーション型の何れかに選択的に形成する工程とを含むこ
とを特徴とする。
【００１３】各並列電流路を構成する複数の電界効果ト
ランジスタは、相互に寸法構造を同じくするトランジス
タを採用することが好ましい。
ランジスタは、相互に寸法構造を同じくするトランジス
タを採用することが好ましい。
【００１４】
【作用】並列電流路を形成する複数の電界効果トランジ
スタの内の１つをディプリーション型トランジスタに形
成し、他の電界効果トランジスタをディプリーション型
トランジスタ又はエンハンスメント型トランジスタとし
て選択的に形成することにより、半導体装置の用途にお
いて電流供給能力の高いトランジスタ回路と、ノイズ抑
制を可能とするトランジスタ回路とを、拡散工程内の工
程の僅かな違いのみにより選択できるので、統一的な工
程で双方の何れも形成できると共に、その選択に際して
行われる工程が簡素である。
スタの内の１つをディプリーション型トランジスタに形
成し、他の電界効果トランジスタをディプリーション型
トランジスタ又はエンハンスメント型トランジスタとし
て選択的に形成することにより、半導体装置の用途にお
いて電流供給能力の高いトランジスタ回路と、ノイズ抑
制を可能とするトランジスタ回路とを、拡散工程内の工
程の僅かな違いのみにより選択できるので、統一的な工
程で双方の何れも形成できると共に、その選択に際して
行われる工程が簡素である。
【００１５】各並列電流路を構成する複数の電界効果ト
ランジスタが、相互に寸法構造を同じくするトランジス
タとして形成される場合には、用途の如何を問わずマス
クの統一が可能であり、更に生産効率の向上が可能とな
る。
ランジスタが、相互に寸法構造を同じくするトランジス
タとして形成される場合には、用途の如何を問わずマス
クの統一が可能であり、更に生産効率の向上が可能とな
る。
【００１６】
【実施例】図１は、本発明の第一の実施例の半導体装置
の出力バッファ回路の構成を示す。１、２はＭＯＳトラ
ンジスタから成るスイッチングトランジスタ、３、４は
信号入力端、５は第一の電源、６は第二の電源を成すＧ
ＮＤ、７は半導体装置のＩ／Ｏ端子、８は出力負荷容
量、９ａ、９ｂ、９ｄ、９ｅは夫々ディプリーション型
トランジスタ、９ｃ、９ｆはエンハンスメント型トラン
ジスタである。この実施例の場合には、並列電流路の各
トランジスタ９ａ〜９ｆは、いずれもＮチャネルトラン
ジスタ構造の電界効果トランジスタとして形成される。
の出力バッファ回路の構成を示す。１、２はＭＯＳトラ
ンジスタから成るスイッチングトランジスタ、３、４は
信号入力端、５は第一の電源、６は第二の電源を成すＧ
ＮＤ、７は半導体装置のＩ／Ｏ端子、８は出力負荷容
量、９ａ、９ｂ、９ｄ、９ｅは夫々ディプリーション型
トランジスタ、９ｃ、９ｆはエンハンスメント型トラン
ジスタである。この実施例の場合には、並列電流路の各
トランジスタ９ａ〜９ｆは、いずれもＮチャネルトラン
ジスタ構造の電界効果トランジスタとして形成される。
【００１７】第一の電源５にドレインが接続された３つ
のトランジスタ９ａ、９ｂ、９ｃはソース及びドレイン
が夫々共通に接続されて第一の並列電流路１０を形成し
ている。３つのトランジスタ９ａ、９ｂ、９ｃの各ゲー
トは共通に接続されて第二の電源を成すＧＮＤ６に接続
されている。この構成により、ディプリーション型トラ
ンジスタ９ａ、９ｂは常時導通、エンハンスメント型ト
ランジスタ９ｃは常時非導通の状態に形成される。
のトランジスタ９ａ、９ｂ、９ｃはソース及びドレイン
が夫々共通に接続されて第一の並列電流路１０を形成し
ている。３つのトランジスタ９ａ、９ｂ、９ｃの各ゲー
トは共通に接続されて第二の電源を成すＧＮＤ６に接続
されている。この構成により、ディプリーション型トラ
ンジスタ９ａ、９ｂは常時導通、エンハンスメント型ト
ランジスタ９ｃは常時非導通の状態に形成される。
【００１８】同様に、ＧＮＤ６にソースが接続された３
つのトランジスタ９ｄ、９ｅ、９ｆは、ソース及びドレ
インが夫々共通に接続されて第二の並列電流路１１を形
成している。また、３つのトランジスタ９ｄ、９ｅ、９
ｆの各ゲートは共通に接続されてＧＮＤ６に接続されて
いる。この構成によりディプリーション型トランジスタ
９ｄ、９ｅは導通、エンハンスメント型トランジスタ９
ｆは非導通の状態にある。
つのトランジスタ９ｄ、９ｅ、９ｆは、ソース及びドレ
インが夫々共通に接続されて第二の並列電流路１１を形
成している。また、３つのトランジスタ９ｄ、９ｅ、９
ｆの各ゲートは共通に接続されてＧＮＤ６に接続されて
いる。この構成によりディプリーション型トランジスタ
９ｄ、９ｅは導通、エンハンスメント型トランジスタ９
ｆは非導通の状態にある。
【００１９】第一の並列電流路１０、第一のスイッチン
グトランジスタ１、第二のスイッチングトランジスタ
２、第二の並列電流路１１は、第一の電源５とＧＮＤ６
との間にこの順に直列に接続される。第一及び第二のス
イッチングトランジスタ１、２は、そのゲートに夫々入
力される信号により制御されて、双方のスイッチングト
ランジスタ１、２の直列接続ノードを成すＩ／Ｏ端子７
から、ゲート入力に従うハイレベル又はロウレベルの信
号を出力し、出力負荷容量８を充・放電する。
グトランジスタ１、第二のスイッチングトランジスタ
２、第二の並列電流路１１は、第一の電源５とＧＮＤ６
との間にこの順に直列に接続される。第一及び第二のス
イッチングトランジスタ１、２は、そのゲートに夫々入
力される信号により制御されて、双方のスイッチングト
ランジスタ１、２の直列接続ノードを成すＩ／Ｏ端子７
から、ゲート入力に従うハイレベル又はロウレベルの信
号を出力し、出力負荷容量８を充・放電する。
【００２０】上記実施例において、各並列電流路１０、
１１に配設されるトランジスタ９ａ〜９ｆは、いずれも
同じ寸法構造を有し、チャネルの拡散濃度の選択によ
り、ディプリーション型トランジスタ又はエンハンスメ
ント型トランジスタとして構成される。各トランジスタ
の型式の選択は、マスクＲＯＭ上で用途毎に行われ、ま
た、製造時の実工程上では、ディプリーション型トラン
ジスタとして形成するトランジスタにおけるチャネル部
分の高エネルギーイオン注入工程の付加として行われ
る。従って、トランジスタ型式の選択のために必要な工
程増加は極めて僅かであり、そのために工数が増加する
ことがない。
１１に配設されるトランジスタ９ａ〜９ｆは、いずれも
同じ寸法構造を有し、チャネルの拡散濃度の選択によ
り、ディプリーション型トランジスタ又はエンハンスメ
ント型トランジスタとして構成される。各トランジスタ
の型式の選択は、マスクＲＯＭ上で用途毎に行われ、ま
た、製造時の実工程上では、ディプリーション型トラン
ジスタとして形成するトランジスタにおけるチャネル部
分の高エネルギーイオン注入工程の付加として行われ
る。従って、トランジスタ型式の選択のために必要な工
程増加は極めて僅かであり、そのために工数が増加する
ことがない。
【００２１】図１では、各並列電流路１０、１１を構成
するトランジスタの内２つをディプリーション型トラン
ジスタに、１つをエンハンスメント型トランジスタにし
た例を挙げた。この場合、各トランジスタのゲートが共
通に接続されてグランド電位に維持されているので、デ
ィプリーション型トランジスタは常時オン、エンハンス
メント型トランジスタは常時オフとなる。並列電流路１
０、１１は、ディプリーション型トランジスタの個数に
よりその電流供給能力が定まる。
するトランジスタの内２つをディプリーション型トラン
ジスタに、１つをエンハンスメント型トランジスタにし
た例を挙げた。この場合、各トランジスタのゲートが共
通に接続されてグランド電位に維持されているので、デ
ィプリーション型トランジスタは常時オン、エンハンス
メント型トランジスタは常時オフとなる。並列電流路１
０、１１は、ディプリーション型トランジスタの個数に
よりその電流供給能力が定まる。
【００２２】即ち、図３に示したように、ＭＯＳトラン
ジスタ９ａ〜９ｆを全てディプリーション型トランジス
タにした場合には、スイッチングトランジスタ１、２の
オン又はオフにより、出力負荷容量８の充電及び放電は
夫々、ディプリーション型トランジスタ１個の電流値を
Ｉとすると、電流値３Ｉで高速に行われる。次に、ディ
プリーション型トランジスタの個数を順次減らしてエン
ハンスメント型トランジスタの個数を増やすと、この出
力バッファ回路が出力負荷容量８を充電及び放電する電
流値は２Ｉ、Ｉと低下する。ディプリーション型トラン
ジスタの個数は、回路に接続される出力負荷容量８の大
きさ、必要な充・放電の速度及びノイズ抑制の必要性を
勘案して用途毎に選定される。
ジスタ９ａ〜９ｆを全てディプリーション型トランジス
タにした場合には、スイッチングトランジスタ１、２の
オン又はオフにより、出力負荷容量８の充電及び放電は
夫々、ディプリーション型トランジスタ１個の電流値を
Ｉとすると、電流値３Ｉで高速に行われる。次に、ディ
プリーション型トランジスタの個数を順次減らしてエン
ハンスメント型トランジスタの個数を増やすと、この出
力バッファ回路が出力負荷容量８を充電及び放電する電
流値は２Ｉ、Ｉと低下する。ディプリーション型トラン
ジスタの個数は、回路に接続される出力負荷容量８の大
きさ、必要な充・放電の速度及びノイズ抑制の必要性を
勘案して用途毎に選定される。
【００２３】なお、図１の実施例では、スイッチングト
ランジスタが夫々１つのＭＯＳトランジスタ１、２から
構成される場合を述べたが、各スイッチングトランジス
タ１、２を、夫々並列接続された複数のＭＯＳトランジ
スタから構成しても、同様な結果が得られる。このよう
にすると、例えば、各トランジスタのサイズを相互に同
じサイズとして形成できる等のメリットが得られる。
ランジスタが夫々１つのＭＯＳトランジスタ１、２から
構成される場合を述べたが、各スイッチングトランジス
タ１、２を、夫々並列接続された複数のＭＯＳトランジ
スタから構成しても、同様な結果が得られる。このよう
にすると、例えば、各トランジスタのサイズを相互に同
じサイズとして形成できる等のメリットが得られる。
【００２４】図２は、本発明の第二の実施例の半導体装
置の出力バッファ回路を示す。参照符号は図１と同様な
参照符号を採用した。電源５とグランド６との間にはＭ
ＯＳトランジスタ１及び２の直列電流路が接続され、Ｍ
ＯＳトランジスタ１、２の各ゲートには、並列電流路１
２、１３を介して夫々信号入力端３、４が接続される。
ＭＯＳトランジスタ１、２の直列接続ノードは、図１の
場合と同様にＩ／Ｏ端子７を介して負荷容量８を充・放
電する。第一及び第二の各並列電流路１２、１３を構成
する電界効果トランジスタ９ａ〜９ｆの夫々のゲート
は、並列電流路１２、１３毎に共通に接続されてＧＮＤ
６に接続される。
置の出力バッファ回路を示す。参照符号は図１と同様な
参照符号を採用した。電源５とグランド６との間にはＭ
ＯＳトランジスタ１及び２の直列電流路が接続され、Ｍ
ＯＳトランジスタ１、２の各ゲートには、並列電流路１
２、１３を介して夫々信号入力端３、４が接続される。
ＭＯＳトランジスタ１、２の直列接続ノードは、図１の
場合と同様にＩ／Ｏ端子７を介して負荷容量８を充・放
電する。第一及び第二の各並列電流路１２、１３を構成
する電界効果トランジスタ９ａ〜９ｆの夫々のゲート
は、並列電流路１２、１３毎に共通に接続されてＧＮＤ
６に接続される。
【００２５】図２の実施例では、並列電流路におけるデ
ィプリーション型又はエンハンスメント型トランジスタ
の選択により、ＭＯＳトランジスタ１、２のゲートを駆
動する際の電流値を変え、出力バッファ回路の高速作動
又は回路ノイズ抑制の選択を行う。なお、図２には、並
列電流路１２、１３におけるディプリーション型トラン
ジスタが２個、エンハンスメント型トランジスタが１個
の場合を例示した。
ィプリーション型又はエンハンスメント型トランジスタ
の選択により、ＭＯＳトランジスタ１、２のゲートを駆
動する際の電流値を変え、出力バッファ回路の高速作動
又は回路ノイズ抑制の選択を行う。なお、図２には、並
列電流路１２、１３におけるディプリーション型トラン
ジスタが２個、エンハンスメント型トランジスタが１個
の場合を例示した。
【００２６】並列電流路で、ＭＯＳトランジスタ９ａ〜
ｆを全てディプリーション型トランジスタにした場合に
は、入力信号３、４は、ディプリーション型トランジス
タ１つの電流値をＩとすると、電流値３Ｉで夫々ＭＯＳ
トランジスタ１および２のゲート端子を充・放電する。
これによりＭＯＳトランジスタ１、２は高速にスイッチ
ングし、出力バッファ回路の高速作動が可能となる。
ｆを全てディプリーション型トランジスタにした場合に
は、入力信号３、４は、ディプリーション型トランジス
タ１つの電流値をＩとすると、電流値３Ｉで夫々ＭＯＳ
トランジスタ１および２のゲート端子を充・放電する。
これによりＭＯＳトランジスタ１、２は高速にスイッチ
ングし、出力バッファ回路の高速作動が可能となる。
【００２７】並列電流路で、ディプリーション型トラン
ジスタの数を減らしていくと、対応するゲートに対する
各入力信号３、４の充・放電能力は２Ｉ、Ｉと落ちてい
き、ＭＯＳトランジスタ１および２のスイッチングに要
する時間は長くなる。この様子は、図３に示した場合と
同様であり、出力負荷容量８の充・放電が緩やかになる
に伴い、回路ノイズの抑制が可能である。 この並列電
流路におけるトランジスタ型式の選択も、第一の実施例
の場合と同様に行われ、ディプリーション型に形成する
場合のみ、拡散工程内に単に１つの工程が加わるのみで
あるから、工数の増加は殆ど生じない。
ジスタの数を減らしていくと、対応するゲートに対する
各入力信号３、４の充・放電能力は２Ｉ、Ｉと落ちてい
き、ＭＯＳトランジスタ１および２のスイッチングに要
する時間は長くなる。この様子は、図３に示した場合と
同様であり、出力負荷容量８の充・放電が緩やかになる
に伴い、回路ノイズの抑制が可能である。 この並列電
流路におけるトランジスタ型式の選択も、第一の実施例
の場合と同様に行われ、ディプリーション型に形成する
場合のみ、拡散工程内に単に１つの工程が加わるのみで
あるから、工数の増加は殆ど生じない。
【００２８】上記各実施例では、いずれも並列電流路に
おけるトランジスタの個数が３つの場合を図面上で例示
したが、並列電流路におけるトランジスタの個数は任意
に選定可能であり、その個数に従い、電流供給能力及び
回路ノイズ抑制の選択がよりきめ細かに行われる。
おけるトランジスタの個数が３つの場合を図面上で例示
したが、並列電流路におけるトランジスタの個数は任意
に選定可能であり、その個数に従い、電流供給能力及び
回路ノイズ抑制の選択がよりきめ細かに行われる。
【００２９】また、上記各実施例では、並列電流路の各
トランジスタとして、Ｎチャネル型トランジスタ構造の
場合を示したが、これらに代えてＰチャネル型トランジ
スタ構造を採用することも可能である。
トランジスタとして、Ｎチャネル型トランジスタ構造の
場合を示したが、これらに代えてＰチャネル型トランジ
スタ構造を採用することも可能である。
【００３０】
【発明の効果】以上説明したように、本発明の半導体装
置では、並列電流路中における複数の電界効果トランジ
スタをディプリーション型又はエンハンスメント型の何
れに形成するかの選択により、回路の電流供給能力を選
定する構成を採用したので、同一の製品仕様で、各用途
における回路ノイズの抑制又は高速作動の要請のいずれ
にも対応できる製品を供給でき、またその選択が同一拡
散工程内で行われるため、特に工数が増加する工程を必
要とせず、半導体装置の生産効率を向上させるという効
果を奏する。
置では、並列電流路中における複数の電界効果トランジ
スタをディプリーション型又はエンハンスメント型の何
れに形成するかの選択により、回路の電流供給能力を選
定する構成を採用したので、同一の製品仕様で、各用途
における回路ノイズの抑制又は高速作動の要請のいずれ
にも対応できる製品を供給でき、またその選択が同一拡
散工程内で行われるため、特に工数が増加する工程を必
要とせず、半導体装置の生産効率を向上させるという効
果を奏する。
【図１】本発明の第１の実施例の半導体装置における出
力バッファ部の回路図。
力バッファ部の回路図。
【図２】本発明の第２の実施例の半導体装置における出
力バッファ部の回路図。
力バッファ部の回路図。
【図３】図１の実施例の回路での並列電流路における選
択に伴う出力電圧波形図。
択に伴う出力電圧波形図。
【図４】従来の半導体装置における出力バッファ部の基
本回路を示す図。
本回路を示す図。
【図５】従来の半導体装置において、回路ノイズの抑制
又は高速作動の選択を可能とした出力バッファ回路を示
す図。
又は高速作動の選択を可能とした出力バッファ回路を示
す図。
１、２ ＭＯＳトランジスタ ３、４ 信号入力端 ５ 電源 ６ ＧＮＤ ７ Ｉ／Ｏ端子 ８ 出力負荷容量 ９ａ〜９ｆ 並列回路のＭＯＳトランジスタ １０〜１３ 並列電流路
Claims (5)
- 【請求項１】 ゲートへ共通に電源電圧が印加されると
共に、ソース及びドレインが夫々共通に接続される複数
の電界効果トランジスタから成る並列電流路を備え、前
記並列電流路は、導電状態と非導電状態の電界効果トラ
ンジスタにより構成されることを特徴とする半導体装
置。 - 【請求項２】 前記並列電流路は、エンハンスメント型
及びディプリーション型の電界効果トランジスタを有す
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 請求項１又は２に記載の並列電流路とし
て夫々構成される第１及び第２の並列電流路と、第１及
び第２のスイッチングトランジスタとを備え、第１の電
源と第２の電源との間に、前記第１の並列電流路、前記
第１のスイッチングトランジスタ、前記第２のスイッチ
ングトランジスタ、及び前記第２の並列電流路がこの順
に接続され、前記第１及び第２のスイッチングトランジ
スタの夫々のゲート又はベースが信号入力端を、前記第
１及び第２のスイッチングトランジスタの直列接続部が
信号出力端を、夫々構成することを特徴とする半導体装
置。 - 【請求項４】 請求項１又は２に記載の並列電流路の一
方のノードがゲート又はベースに接続されるスイッチン
グトランジスタを備え、前記並列電流路の他方のノード
が信号入力端を構成することを特徴とする半導体装置。 - 【請求項５】 半導体基板にソース・ドレイン領域を形
成する工程と、ゲート領域を形成する工程と、複数の電
界効果トランジスタのソース領域及びドレイン領域を夫
々接続するとともに、該複数の電界効果トランジスタの
ゲート領域に共通の電源電圧が印加された並列電流路を
形成する配線工程と、前記複数の電界効果トランジスタ
をエンハンスメント型又はディプリーション型の何れか
に選択的に形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112611A JP2990998B2 (ja) | 1993-05-14 | 1993-05-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112611A JP2990998B2 (ja) | 1993-05-14 | 1993-05-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326590A JPH06326590A (ja) | 1994-11-25 |
| JP2990998B2 true JP2990998B2 (ja) | 1999-12-13 |
Family
ID=14591072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5112611A Expired - Lifetime JP2990998B2 (ja) | 1993-05-14 | 1993-05-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990998B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2912174B2 (ja) * | 1994-12-27 | 1999-06-28 | 日本電気株式会社 | ライブラリ群及びそれを用いた半導体集積回路 |
| US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5838177A (en) * | 1997-01-06 | 1998-11-17 | Micron Technology, Inc. | Adjustable output driver circuit having parallel pull-up and pull-down elements |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272221A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | 化合物半導体集積回路 |
| JPH0490620A (ja) * | 1990-08-06 | 1992-03-24 | Seiko Epson Corp | 半導体装置 |
| JP2944277B2 (ja) * | 1991-10-08 | 1999-08-30 | 日本電気アイシーマイコンシステム株式会社 | バッファ回路 |
-
1993
- 1993-05-14 JP JP5112611A patent/JP2990998B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06326590A (ja) | 1994-11-25 |
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