CN114257221B - 一种信号沿检测延迟电路 - Google Patents

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Abstract

本发明公开了一种信号沿检测延迟电路，包括沿选择单元、延迟单元和输出单元；沿选择单元用于选择对数字输入信号施加上升沿或下降沿，生成上升沿信号或下降沿信号，并将上升沿信号或下降沿信号发送至延迟单元；延迟单元用于为上升沿信号或下降沿信号加入延迟，生成边沿检测信号，并将边沿检测信号发送至输出单元；输出单元用于接收并输出边沿检测信号。本发明通过简单的电路结构即可实现边沿检测功能，可实现EEPROM的边沿检测；将耗尽型第三NMOS管MN03接成二极管结构来控制数字信号的传输延迟，该二极管结构有效控制泄放电流，能够使得后级电荷泄放到零，从而生成边沿检测信号，结构简单。

Description

一种信号沿检测延迟电路
技术领域
本发明属于电子电路技术领域，具体涉及一种信号沿检测延迟电路。
背景技术
在电子电路技术领域，信号沿检测被广泛应用。例如在SPI（Serial PeripheralInterface，串行外设接口）接口的 EEPROM (Electrically Erasable Programmable readonly memory，带电可擦可编程只读存储器)中，需要多个边沿检测电路。如图1，图中示出了现有技术中利用数字方式实现信号边沿检测的电路结构，该电路结构至少需要两级D触发器和多个逻辑门，同时还需要晶体管40余个，电路结构十分复杂，硬件成本较高。
发明内容
本发明的目的是提供一种信号沿检测延迟电路，用于解决现有技术中信号沿检测电路电路复杂，硬件成本较高的技术问题。
为了实现上述目的，本发明采用以下技术方案：
本发明提供一种信号沿检测延迟电路，包括沿选择单元、延迟单元和输出单元；
所述沿选择单元的输入端接入数字输入信号，所述沿选择单元的输出端与所述延迟单元的输入端连接，所述延迟单元的输出端与所述输出单元的输入端连接，所述输出单元的输出端输出边沿检测信号；
所述沿选择单元用于选择对所述数字输入信号施加上升沿或下降沿，生成上升沿信号或下降沿信号，并将所述上升沿信号或下降沿信号发送至所述延迟单元；所述延迟单元用于为所述上升沿信号或所述下降沿信号加入延迟，生成所述边沿检测信号，并将所述边沿检测信号发送至所述输出单元；所述输出单元用于接收并输出所述边沿检测信号。
在一种可能的设计中，当选择对所述数字输入信号施加下降沿时，所述沿选择单元包括第一倒相器INV1，所述第一倒相器INV1包括第一PMOS管MP01和第一NMOS管MN01；
所述第一PMOS管MP01的源极和衬底与电源连接，所述第一PMOS管MP01的栅极与所述第一NMOS管MN01的栅极连接后接入所述数字输入信号，所述第一PMOS管MP01的漏极与所述第一NMOS管MN01的漏极连接后输出所述下降沿信号，所述第一NMOS管MN01的源极和衬底接地。
在一种可能的设计中，当选择对所述数字输入信号施加上升沿时，所述沿选择单元包括与所述延迟单元连接的导线。
在一种可能的设计中，所述延迟单元包括第二PMOS管MP02、第二NMOS管MN02、第三NMOS管MN03和第四NMOS管MN04；
所述第二PMOS管MP02的源极和衬底与电源连接，所述第二PMOS管MP02的栅极与所述第二NMOS管MN02的栅极连接后接收所述上升沿信号或下降沿信号，所述第二PMOS管MP02的漏极和所述第三NMOS管MN03的漏极分别与所述第四NMOS管MN04的栅极连接后输出所述边沿检测信号；
所述第二NMOS管MN02的源极和衬底接地，所述第二NMOS管MN02的漏极分别与所述第三NMOS管MN03的栅极以及所述第三NMOS管MN03的源极连接，所述第三NMOS管MN03的衬底接地；
所述第四NMOS管MN04的源极、漏极以及衬底连接后接地。
在一种可能的设计中，当所述上升沿信号或下降沿信号由高电平跳变至低电平时，电源通过所述第二PMOS管MP02向所述第四NMOS管MN04进行充电；
当所述上升沿信号或下降沿信号由低电平跳变至高电平时，所述第三NMOS管MN03和所述第二NMOS管MN02将所述第四NMOS管MN04栅极的电荷泄放到地。
在一种可能的设计中，延迟单元施加的延迟的计算公式为：
Figure 413073DEST_PATH_IMAGE001
其中，
Figure 413259DEST_PATH_IMAGE002
表示延迟，
Figure 442395DEST_PATH_IMAGE003
表示介电常数，W、L和tox分别表示所述第四NMOS管MN04的宽度、长度和栅氧厚度，
Figure 948462DEST_PATH_IMAGE004
表示所述第三NMOS管MN03的等效电阻。
在一种可能的设计中，所述输出单元包括第二倒相器INV2或与非门NAND1。
在一种可能的设计中，所述与非门NAND1包括第三PMOS管MP03、第四PMOS管MP04、第五NMOS管MN05和第六NMOS管MN06；
所述第三PMOS管MP03的源极和衬底与电源连接，所述第三PMOS管MP03的栅极与所述第五NMOS管MN05的栅极连接后接收上升沿检测信号，所述第三PMOS管MP03的漏极分别与所述第四PMOS管MP04的漏极和所述第六NMOS管MN06的漏极连接后输出所述上升沿检测信号；
所述第四PMOS管MP04的源极和衬底与电源连接，所述第四PMOS管MP04的栅极与所述第六NMOS管MN06的栅极连接后接收下降沿检测信号，所述第四PMOS管MP04的漏极与所述第六NMOS管MN06的漏极连接；
所述第六NMOS管MN06的源极与所述第五NMOS管MN05的漏极连接，所述第六NMOS管MN06的衬底接地，所述第五NMOS管MN05的源极和衬底接地。
有益效果：
本发明通过沿选择单元选择对数字输入信号施加上升沿或下降沿，生成上升沿信号或下降沿信号，并将上升沿信号或下降沿信号发送至延迟单元；通过延迟单元为上升沿信号或下降沿信号加入延迟，生成边沿检测信号，并将边沿检测信号发送至输出单元；通过输出单元接收并输出所述边沿检测信号。本发明通过简单的电路结构即可实现边沿检测功能，可应用于SPI接口的 EEPROM中，实现EEPROM的边沿检测；本申请将耗尽型第三NMOS管MN03接成二极管结构来控制数字信号的传输延迟，该二极管结构有效控制泄放电流，能够使得后级电荷泄放到零，从而生成边沿检测信号，结构简单，降低了硬件成本。
附图说明
图1为现有技术中边沿检测电路的结构示意图；
图2为本实施例中的信号沿检测延迟电路的结构框图；
图3为本实施例中的沿选择单元的电路结构图；
图4为本实施例中的延迟单元的电路结构图；
图5为本实施例中的输出单元的电路结构图；
图6为本实施例中的下降沿检测电路示意图；
图7为本实施例中的下降沿检测电路的信号时序图；
图8为本实施例中的上升沿检测电路示意图；
图9为本实施例中的上升沿检测电路的信号时序图；
图10为本实施例中的另一下降沿检测电路示意图；
图11为本实施例中的另一下降沿延迟电路的信号时序图；
图12为本实施例中的另一上升沿延迟电路示意图；
图13为本实施例中的另一上升沿延迟电路的信号时序图。
具体实施方式
为使本说明书实施例的目的、技术方案和优点更加清楚，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
为了解决现有技术中存在的边沿检测电路结构至少需要两级D触发器和多个逻辑门，同时还需要晶体管40余个，电路结构十分复杂，硬件成本较高的技术问题，本申请实施例提供了一种信号沿检测延迟电路，该电路能够通过简单的电路结构即可实现边沿检测功能，可应用于SPI接口的 EEPROM中，实现EEPROM的边沿检测。
结合图2-图13所示，本发明提供一种信号沿检测延迟电路，包括沿选择单元、延迟单元和输出单元；
所述沿选择单元的输入端接入数字输入信号，所述沿选择单元的输出端与所述延迟单元的输入端连接，所述延迟单元的输出端与所述输出单元的输入端连接，所述输出单元的输出端输出边沿检测信号；
所述沿选择单元用于选择对所述数字输入信号施加上升沿或下降沿，生成上升沿信号或下降沿信号，并将所述上升沿信号或下降沿信号发送至所述延迟单元；所述延迟单元用于为所述上升沿信号或所述下降沿信号加入延迟，生成所述边沿检测信号，并将所述边沿检测信号发送至所述输出单元；所述输出单元用于接收并输出所述边沿检测信号。
如图2所示，数字输入信号从所述沿选择单元的输入端IN进入，通过沿选择单元向数字输入信号施加上升沿或下降沿，以生成上升沿信号或下降沿信号，如图中A点处的信号，然后将A点处的信号从沿选择单元输出端发送至延迟单元，由延迟单元对上升沿信号或下降沿信加入延迟后，生成沿检测信号，如图中B点处的信号，然后B点处的信号从输出单元进行输出。
基于上述公开的内容，本实施例通过简单的电路结构即可实现边沿检测功能，可应用于SPI接口的EEPROM中，实现EEPROM的边沿检测，降低了电路设计的硬件成本。
结合图3、图6和图10所示，在一种具体的实施方式中，当选择对所述数字输入信号施加下降沿时，所述沿选择单元包括第一倒相器INV1，所述第一倒相器INV1包括第一PMOS管MP01和第一NMOS管MN01；
所述第一PMOS管MP01的源极和衬底与电源连接，所述第一PMOS管MP01的栅极与所述第一NMOS管MN01的栅极连接后通过输入端IN接入所述数字输入信号，所述第一PMOS管MP01的漏极与所述第一NMOS管MN01的漏极连接后输出所述下降沿信号，如图中A点处的信号为所述下降沿信号，所述第一NMOS管MN01的源极和衬底接地。
结合图8和图12所示，在一种具体的实施方式中，当选择对所述数字输入信号施加上升沿时，所述沿选择单元包括与所述延迟单元连接的导线，即无需对数字输入信号进行处理，直接通过导线将数字输入信号通过输入端IN输入到延迟单元中，此时该数字输入信号即为上升沿信号，如图中A点处的信号。
结合图4、图6、图8、图10和图12所示，在一种具体的实施方式中，所述延迟单元包括第二PMOS管MP02、第二NMOS管MN02、第三NMOS管MN03和第四NMOS管MN04；
所述第二PMOS管MP02的源极和衬底与电源连接，所述第二PMOS管MP02的栅极与所述第二NMOS管MN02的栅极连接后接收所述上升沿信号或下降沿信号，如图中A点处的信号，所述第二PMOS管MP02的漏极和所述第三NMOS管MN03的漏极分别与所述第四NMOS管MN04的栅极连接后输出所述边沿检测信号，如图中B点处的信号；
所述第二NMOS管MN02的源极和衬底接地，所述第二NMOS管MN02的漏极分别与所述第三NMOS管MN03的栅极以及所述第三NMOS管MN03的源极连接，所述第三NMOS管MN03的衬底接地；
所述第四NMOS管MN04的源极、漏极以及衬底连接后接地。
其中，在一种具体的实施方式中，当所述上升沿信号或下降沿信号由高电平跳变至低电平时，电源通过所述第二PMOS管MP02向所述第四NMOS管MN04进行充电；
当所述上升沿信号或下降沿信号由低电平跳变至高电平时，所述第三NMOS管MN03和所述第二NMOS管MN02将所述第四NMOS管MN04栅极的电荷泄放到地。
结合图6-图13所示，通过设置延迟单元，在输入数字信号IN的下降沿处产生一脉宽为
Figure 305625DEST_PATH_IMAGE005
的脉冲，当A点处信号由高跳变到低时，电源VDD通过所述第二PMOS管MP02向B点处作为电容应用的所述第四NMOS管MN04进行充电；当A点处信号由低电平跳变至高电平时，通过耗尽型的所述第三NMOS管MN03和增强型的所述第二NMOS管MN02将B点处的所述第四NMOS管MN04栅极的电荷泄放到地。由于耗尽型第三NMOS管MN03接成二极管结构，该结构可以很好的控制泄放电流，也可以使B点处的电荷泄放到零。由于第三NMOS管MN03的存在，当A点处信号由低跳变到高时，泄放电流受到控制，从而产生延迟
Figure 719289DEST_PATH_IMAGE005
。
其中，所述延迟单元施加的延迟的计算公式为：
Figure 993145DEST_PATH_IMAGE001
其中，
Figure 466851DEST_PATH_IMAGE002
表示延迟，
Figure 639207DEST_PATH_IMAGE003
表示介电常数，W、L和tox分别表示所述第四NMOS管MN04的宽度、长度和栅氧厚度，
Figure 466348DEST_PATH_IMAGE004
表示所述第三NMOS管MN03的等效电阻，其中，
Figure 470077DEST_PATH_IMAGE004
决定于工艺提供的耗尽型器件特性。
结合图6、图8、图10和图12所示，在一种具体的实施方式中，所述输出单元包括第二倒相器INV2或与非门NAND1，则本实施例中的边沿检测信号，如图中B点处的信号，既可以通过与非门NAND1进行输出，也可以通过第二倒相器INV2进行输出。其中，在通过与非门NAND1进行输出时，所述第二PMOS管MP02的栅极、所述第二PMOS管MP02的的漏极、所述第三NMOS管MN03的漏极以及所述第四NMOS管MN04的栅极分别连接至所述与非门NAND1的输入端。其中，在通过第二倒相器INV2进行输出时，所述第二PMOS管MP02的的漏极、所述第三NMOS管MN03的漏极以及所述第四NMOS管MN04的栅极分别连接至所述第二倒相器INV2的输入端。
其中，所述第二倒相器INV2采用现有的倒相器结构，具体电路结构于此不再赘述。
如图5所示，在一种具体的实施方式中，所述与非门NAND1包括第三PMOS管MP03、第四PMOS管MP04、第五NMOS管MN05和第六NMOS管MN06；
所述第三PMOS管MP03的源极和衬底与电源连接，所述第三PMOS管MP03的栅极与所述第五NMOS管MN05的栅极连接后接收上升沿检测信号，如图中B点处的信号，所述第三PMOS管MP03的漏极分别与所述第四PMOS管MP04的漏极和所述第六NMOS管MN06的漏极连接后输出所述上升沿检测信号，如图中B点处的信号；
所述第四PMOS管MP04的源极和衬底与电源连接，所述第四PMOS管MP04的栅极与所述第六NMOS管MN06的栅极连接后接收下降沿检测信号，如图中B点处的信号，所述第四PMOS管MP04的漏极与所述第六NMOS管MN06的漏极连接；
所述第六NMOS管MN06的源极与所述第五NMOS管MN05的漏极连接，所述第六NMOS管MN06的衬底接地，所述第五NMOS管MN05的源极和衬底接地。
本实施例中的信号沿检测延迟电路的工作原理具体如下：
首先，数字输入信号从沿选择单元的输入端IN进入，通过沿选择单元向数字输入信号施加上升沿或下降沿，以生成上升沿信号或下降沿信号，如图中A点处的信号，然后将上升沿信号或下降沿信号从沿选择单元输出端发送至延迟单元，由延迟单元对上升沿信号或下降沿信号加入延迟后，生成沿检测信号，如图中B点处的信号，然后将B点处的信号从输出单元进行输出。
然后，在输入数字信号的下降沿处产生一脉宽为
Figure 36056DEST_PATH_IMAGE007
的脉冲，当A点处信号由高跳变到低时，电源VDD通过所述第二PMOS管MP02向B点处作为电容应用的所述第四NMOS管MN04进行充电；当A点处信号由低电平跳变至高电平时，通过耗尽型的所述第三NMOS管MN03和增强型的所述第二NMOS管MN02将B点处的所述第四NMOS管MN04栅极的电荷泄放到地。由于耗尽型第三NMOS管MN03接成二极管结构，该结构可以很好的控制泄放电流，也可以使B点处的电荷泄放到零。由于第三NMOS管MN03的存在，当A点处信号由低跳变到高时，泄放电流受到控制，从而产生延迟
Figure 367811DEST_PATH_IMAGE008
，生成上升沿检测信号或下降沿检测信号。
最后，通过输出单元将上升沿检测信号或下降沿检测信号进行输出，可用于SPI接口的 EEPROM中进行边沿信号检测。
基于上述公开的内容，本实施例通过沿选择单元选择对数字输入信号施加上升沿或下降沿，生成上升沿信号或下降沿信号，并将上升沿信号或下降沿信号发送至延迟单元；通过延迟单元为上升沿信号或下降沿信号加入延迟，生成边沿检测信号，并将边沿检测信号发送至输出单元；通过输出单元接收并输出所述边沿检测信号。本发明通过简单的电路结构即可实现边沿检测功能，可应用于SPI接口的 EEPROM中，实现EEPROM的边沿检测；本申请将耗尽型第三NMOS管MN03接成二极管结构来控制数字信号的传输延迟，该二极管结构有效控制泄放电流，能够使得后级电荷泄放到零，从而生成边沿检测信号，结构简单，降低了硬件成本。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种信号沿检测延迟电路，其特征在于，包括沿选择单元、延迟单元和输出单元；
所述沿选择单元的输入端接入数字输入信号，所述沿选择单元的输出端与所述延迟单元的输入端连接，所述延迟单元的输出端与所述输出单元的输入端连接，所述输出单元的输出端输出边沿检测信号；
所述沿选择单元用于选择对所述数字输入信号施加上升沿或下降沿，生成上升沿信号或下降沿信号，并将所述上升沿信号或下降沿信号发送至所述延迟单元；所述延迟单元用于为所述上升沿信号或所述下降沿信号加入延迟，生成所述边沿检测信号，并将所述边沿检测信号发送至所述输出单元；所述输出单元用于接收并输出所述边沿检测信号；
当选择对所述数字输入信号施加上升沿时，所述沿选择单元包括与所述延迟单元连接的导线；
所述延迟单元包括第二PMOS管MP02、第二NMOS管MN02、第三NMOS管MN03和第四NMOS管MN04；
所述第二PMOS管MP02的源极和衬底与电源连接，所述第二PMOS管MP02的栅极与所述第二NMOS管MN02的栅极连接后接收所述上升沿信号或下降沿信号，所述第二PMOS管MP02的漏极和所述第三NMOS管MN03的漏极分别与所述第四NMOS管MN04的栅极连接后输出所述边沿检测信号；
所述第二NMOS管MN02的源极和衬底接地，所述第二NMOS管MN02的漏极分别与所述第三NMOS管MN03的栅极以及所述第三NMOS管MN03的源极连接，所述第三NMOS管MN03的衬底接地；
所述第四NMOS管MN04的源极、漏极以及衬底连接后接地；
所述输出单元包括第二倒相器INV2或与非门NAND1；
所述与非门NAND1包括第三PMOS管MP03、第四PMOS管MP04、第五NMOS管MN05和第六NMOS管MN06；
所述第三PMOS管MP03的源极和衬底与电源连接，所述第三PMOS管MP03的栅极与所述第五NMOS管MN05的栅极连接后接收上升沿检测信号，所述第三PMOS管MP03的漏极分别与所述第四PMOS管MP04的漏极和所述第六NMOS管MN06的漏极连接后输出所述上升沿检测信号；
所述第四PMOS管MP04的源极和衬底与电源连接，所述第四PMOS管MP04的栅极与所述第六NMOS管MN06的栅极连接后接收下降沿检测信号，所述第四PMOS管MP04的漏极与所述第六NMOS管MN06的漏极连接；
所述第六NMOS管MN06的源极与所述第五NMOS管MN05的漏极连接，所述第六NMOS管MN06的衬底接地，所述第五NMOS管MN05的源极和衬底接地。
2.根据权利要求1所述的信号沿检测延迟电路，其特征在于，当选择对所述数字输入信号施加下降沿时，所述沿选择单元包括第一倒相器INV1，所述第一倒相器INV1包括第一PMOS管MP01和第一NMOS管MN01；
所述第一PMOS管MP01的源极和衬底与电源连接，所述第一PMOS管MP01的栅极与所述第一NMOS管MN01的栅极连接后接入所述数字输入信号，所述第一PMOS管MP01的漏极与所述第一NMOS管MN01的漏极连接后输出所述下降沿信号，所述第一NMOS管MN01的源极和衬底接地。
3.根据权利要求1所述的信号沿检测延迟电路，其特征在于，当所述上升沿信号或下降沿信号由高电平跳变至低电平时，电源通过所述第二PMOS管MP02向所述第四NMOS管MN04进行充电；
当所述上升沿信号或下降沿信号由低电平跳变至高电平时，所述第三NMOS管MN03和所述第二NMOS管MN02将所述第四NMOS管MN04栅极的电荷泄放到地。
4.根据权利要求1所述的信号沿检测延迟电路，其特征在于，延迟单元施加的延迟的计算公式为：
Figure 653066DEST_PATH_IMAGE001
其中，
Figure 517117DEST_PATH_IMAGE002
表示延迟，
Figure 534751DEST_PATH_IMAGE003
表示介电常数，W、L和tox分别表示所述第四NMOS管MN04的宽度、长度和栅氧厚度，
Figure 826055DEST_PATH_IMAGE004
表示所述第三NMOS管MN03的等效电阻。
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