KR100271481B1 - 플라즈마 표시판넬의 음극 구동회로 - Google Patents

플라즈마 표시판넬의 음극 구동회로 Download PDF

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Abstract

본 발명은 플라즈마 표시판넬의 음극 구동회로를 공개한다. 그 회로는 제1, 제2, 제3저장수단, 제1, 제2, 제3논리곱수단, 제1트랜지스터, 제1다이오우드, 저항수단, 제1저항수단, 제2다이오우드, 제2, 제3트랜지스터, 제3, 제4다이오우드로 구성되어 있다. 따라서, 음극 구동회로의 구성이 간단해진다.

Description

플라즈마 표시판넬의 음극 구동회로
제1도는 직류형 메모리형 플라즈마 표시판넬의 구조를 나타내는 것이다.
제2a-d도는 직류형 메모리형 플라즈마 표시판넬의 구동파형을 나타내는 것이다.
제3도는 종래의 직류형 메모리 플라즈마 표시판넬의 음극 구동회로의 회로도이다.
제4도는 제3도에 나타낸 회로의 동작을 설명하기 위한 파형도이다.
제5도는 본 발명의 직류형 메모리 플라즈마 표시판넬의 음극 구동회로의 회로도이다.
제6a-e도는 제5도에 나타낸 회로의 구성을 설명하기 위한 것이다.
본 발명은 플라즈마 표시판넬의 구동회로에 관한 것으로, 특히 플라즈마 표시판넬의 음극 구동회로에 관한 것이다.
제1도는 종래의 직류형 메모리 플라즈마 표시판넬의 구조를 나타내는 것이다.
제1도에 있어서, 전면판(1), 후면판(2), 상기 전면판(1)에 가로방향으로 스트라이프 형태로 형성된 복수개의 양극들(3), 상기 후면판(2)위에 전면으로 형성된 트리거 전극(4), 상기 트리거 전극을 전면으로 덮고 있는 유전체(5), 상기 유전체(5)위에 격자형으로 형성된 격벽(6), 상기 격벽(6)의 왼쪽면에 스트라이프 형태로 형성된 복수개의 유지 양극들(7), 상기 격벽(7)의 오른쪽면에 스트라이프 형태로 형성된 복수개의 음극들(8)로 구성되어 있다.
제2a-2d도는 종래의 플라즈마 표시판넬의 구동파형을 나타내는 것으로, 제2a도는 데이타 전극에 인가되는 펄스를 나타내는 것이고, 제2b도는 유지양극에 인가되는 펄스를 나타내는 것이고, 제2c도는 트기거 전극에 인가되는 펄스를 나타내는 것이고, 제2d도는 음극에 인가되는 펄스를 나타내는 것이다.
상기 파형을 이용하여 제1도에 나타낸 것과같은 플라즈마 표시판넬의 구동방법을 설명하면 다음과 같다. 플라즈마 표시판넬의 동작은 트리거 셋팅단계, 트리거 방전단계, 주방전 단계, 유지단계, 소거단계로 이루어진다. 각 단계별 동작을 설명하여 보면 다음과 같다.
트리거 셋팅단계는 트리거 전극(4)에 트리1거전압(-Vr)을 인가하고 데이타 전극에 전압(Vu)를 인가하면 트리거 셋팅이 일어나서 유전체(5)상에 포지티브 전하가 축적된다.
트리거 방전단계는 제1음극(K1)에 전압(-Vx)가 인가되면 제1음극(K1)주위의 유전체(5)상에 축적된 포지티브 전하와 방전을 일으킨다.
주방전단계는 제1음극에 전압(-Vk)이 인가되고 양극(3)에 인가되는 데이타가 있으면 주방전이 일어난다.
유지단계는 유지양극(7)에 전압(VSA)가 인가되고 음극(8)에 전압(-VSK)가 인가되면 주방전에서 발생한 방전을 계속해서 유지할 수가 있게 된다.
소거단계는 음극(8)에 전압(-VB)를 인가함에 의해서 방전이 소거된다.
일반적인 플라즈마 표시판넬의 특성인 두개의 전극사이에 인가되는 전압의 차이가 방전개시전압이상이 되면 방전이 개시되고 방전 유지전압이상이 되면 방전이 유지되고 방전 유지전압보다 낮은 전압차이가 되면 방전이 소거하게 된다.
상기와 같은 동작을 위해서는 상기 제2도에 나타낸 것과 같은 각 전극에 인가되는 펄스를 발생하기 위한 회로가 필요하다. 그중에서 음극 구동회로의 구성에 대하여 설명하기로 한다.
제3도는 종래의 플라즈마 표시판넬의 음극 구동회로의 회로도이다.
제3도에 있어서, 클럭신호(클럭1, 클럭2, 클럭3, 클럭4)에 의해서 데이타신호(데이타1, 데이타2, 데이타3, 데이타4)를 각각 저장하고 출력하기 위하 쉬프트 레지스터들(10,20,30,40), 상기 쉬프트 레지스터들(10,20,30,40)의 출력신호과 인에이블 신호들(인에이블1, 인에이블2, 인에이블3, 인에이블4)을 각각 입력하여 논리곱하기 위한 AND게이트들(50,60,70,80), 상기 AND게이트들(50)의 출력신호를 입력하는 게이트 전극과 전압(-VBIAS)이 인가되는 소오스 전극를 가진 PMOS트랜지스터 (90), 상기 PMOS트랜지스터(90)의 드레인 전극과 출력단자(KN)에 연결된 애노우드 전극을 가진 다이오우드(130), 상기 AND게이트들(60)의 출력신호를 입력하는 게이트 전극과 상기 다이오우드(130)의 캐소우드 전극에 연결된 드레인 전극과 전압(-VSK)가 인가되는 소오스 전극을 가진 NMOS트랜지스터(100), 상기 AND게이트들 (70,80)의 출력신호를 입력하는 게이트 전극들과 상기 PMOS트랜지스터(90)의 드레인 전극에 연결된 드레인 전극들과 전압(-VK)가 인가되는 소오스 전극을 가진 NMOS트랜지스터(110,120), 및 상기 PMOS트랜지스터로 구성되어 있다.
제4도는 제3도에 나타낸 회로의 동작을 설명하기 위한 것으로 출력단자(KN)을 통하여 출력되는 파형을 나타내는 것이다.
제3도와 제4도를 이용하여 음극 구동회로의 동작을 설명하면 다음과 같다.
제1기간(①)은 NMOS트랜지스터(120)이 온되고 PMOS트랜지스터(90)과 NMOS트랜지스터(100,110)이 오프된 경우의 파형으로 전압(-VK)를 출력한다.
제2기간(②)은 PMOS트랜지스터(90)이 온되고 NMOS트랜지스터들(100,110,120)이 오프되는 경우의 파형으로 전압(-VBIAS)를 출력 한다.
제3기간(③)은 NMOS트랜지스터(110)가 온되고 PMOS트랜지스터(90)과 NMOS트랜지스터(100,120)이 오프되는 경우의 파형으로 전압(-VK)를 출력한다.
제4기간(④)은 NMOS트랜지스터(110)가 온되고 PMOS트랜지스터(90)과 NMOS트랜지스터(100,120)이 오프되는 경우의 파형으로 전압(-VSK)를 출력한다.
그런데 종래의 음극구동회로는 그 회로구성이 복잡하여 집적화시에 칩면적을 많이 차지한다는 문제점이 있었다.
본 발명의 목적은 회로구성이 간단한 플라즈마 표시판넬의 음극 구동회로를 제공하는데 있다.
본 발명의 다른 목적은 집적화시에 칩면적을 줄일 수 있는 음극 구동회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 플라즈마 표시판넬의 음극구동회로는 제1, 제2, 제3클럭신호에 응답하여 데이타를 저장하고 출력하기 위한 제1, 제2, 제3저장수단, 상기 제1, 제2, 제3저장수단의 출력신호와 제1, 제2, 제3인에이블신호를 각각 입력하여 논리곱하기 위한 제1, 제2, 제3논리곱수단, 상기 제1논리곱수단의 출력신호를 입력하는 게이트 전극과 제1전압이 인가되는 소오스 전극을 가진 제1트랜지스터, 제2전압이 인가되는 일측과 상기 출력단자에 연결된 타측을 가진 바이어스 저항수단, 상기 바이어스 저항수단의 타측에 연결된 일측과 상기 제1트랜지스터의 드레인 전극에 연결된 제1저항수단, 상기 저항수단의 일측과 타측에 각각 연결된 애노우드 전극과 캐소우드 전극을 가진 다이오우드, 상기 제2, 제3논리곱수단의 출력신호가 각각 인가되는 게이트 전극과 상기 출력단자에 각각 연결된 드레인 전극과 제3전압이 인가되는 소오스 전극을 가진 제2, 제3트랜지스터를 구비하여 플라즈마 표시판넬의 각각의 음극을 구동하는 것을 특징으로 한다.
첨부된 도면을 참고로하여 본 발명의 플라즈마 표시판넬의 음극구동회로를 설명하면 다음과 같다.
제5도는 본 발명의 플라즈마 표시판넬의 음극구동회로의 회로도이다.
제5도에 있어서, 클럭신호(클럭1,클럭2,클럭3)에 응답하여 데이타 (데이타1,데이타2,데이타3)를 저장하고 출력하기 위한 쉬프트 레지스터들(200,210,220), 상기 쉬프트 레지스터들(200,210,220)의 출력신호와 인에이블신호(인에이블1, 인에이블2, 인에이블3)를 각각 입력하여 논리곱하기 위한 AND게이트들 (230,240,250), 상기 AND게이트들(230,240,250)의 출력신호가 인가되는 게이트 전극과 전압(-VSK)가 인가되는 소오스 전극을 가진 NMOS트랜지스터(260), 전압(-VBIAS)가 인가되는 일측과 출력단자(KN)에 연결된 타측을 가진 저항(RBIAS), 상기 저항 (RBIAS)의 타측에 연결된 일측과 상기 NMOS트랜지스터(260)의 드레인 전극에 연결된 타측을 가진 저항(rn), 상기 저항(rn)의 일측과 타측사이에 연결된 다이오우드(310), 상기 NMOS트랜지스터 (260)의 소소스 전극에 연결된 애노우드 전극과 상기 NMOS트랜지스터(260)의 드레인 전극에 연결된 캐소우드 전극을 가진 다이오우드(320), 상기 AND게이트(240)의 출력신호가 인가되는 게이트 전극과 상기 출력단자(KN)에 연결된 드레인 전극과 전압(-VK)가 인가되는 소오스 전극을 가진 NMOS트랜지스터(270), 상기 NMOS트랜지스터 (270)의 소오스 전극에 연결된 애노우드 전극과 상기 NMOS트랜지스터(270)의 드레인 전극에 연결된 캐소우드 전극을 가진 다이오우드(330), 상기 AND게이트(250)의 출력신호가 인가되는 게이트 전극과 상기 출력단자(KN)에 연결된 드레인 전극과 전압(-VK)가 인가되는 소오스 전극을 가진 NMOS트랜지스터(280), 및 상기 NMOS트랜지스터(280)의 소오스 전극에 연결된 애노우드 전극과 상기 NMOS트랜지스터(280)의 드레인 전극에 연결된 캐소우드 전극을 가진 다이오우드(340)으로 구성되어 있다.
상기 구성에서 어느한개의 음극의 트리거 방전기간 또는 라이팅기간은 서로 다른 한개의 음극의 트리거 방전기간 또는 라이팅기간과 서로 중첩되어서는 안되므로 쉬프트 레지스터들(210,220)과 NMOS트랜지스터들(270,280)을 별도로 두었다. 만약 두개의 AND게이트들(240,250)의 출력이 OR게이트를 거친다면 한개의 NMOS트랜지스터로 구성하는 것도 가능하다.
또한, NMOS트랜지스터(260,270,280)의 드레인 전극과 소오스 전극간에는 다이오우드들(320,330,340)이 있으므로 다이오우드(310)과 저항(300)이 없이 NMOS트랜지스터(260)의 드레인 전극과 NMOS트랜지스터(270,280)의 드레인 전극을 연결하면 NMOS트랜지스터(270,280)이 온될때 전압(-VSK)와 전압(-VK)간에 단락이 일어나게 된다. 제6a도는 이러한 단락현상이 일어나는 경우를 나타낸 것이다. 다이오우드 (310)은 이와같은 단락현상을 방지하기 위한 것이다. 저항(rn)은 출력단자(KN)이 전압(-VK)에서 전압(-VB)로 천이할때 전압(-VK)에서 전압(-VSK)로 천이할때 저항(RBIAS)때문에 발생하는 지연을 줄이기 위한 것이다.
제6b-6e도는 제5도에 나타낸 회로의 각 동작시의 간략화된 회로도와 시간에 따른 출력전압의 변화를 나타내는 그래프이다.
각 음극파형의 전압레벨은 트리거 방전레벨과 라이텡 레벨의 전압을 -VK라고 하고 유지레벨을 -VSK라고 하고 소거레벨을 -VB라고 하면 다음의 식을 만족해야 한다.
제6b도는 저항(rn)과 다이오우드(310)이 없을때의 지연현상을 설명하기 위한 것이다.
제6b도에 있어서, 출력전압(VKN)의 지연을 계산하여 보면 다음과 같다.
출력전압(VKN)은 전압(-VBIAS)를 유지하다가 트랜지스터가 온되면 출력전압을 전압(-VK)을 유지하고 트랜지스터가 오프되면 전압이 상기식(1)에 나타낸 것과 같이 서서히 지연되어 전압(-VBIAS)로 증가한다.
제6c도는 저항(rn)이 없을때의 지연현상을 설명하기 위한 것이다.
제6c도에 있어서, 출력전압(VKN)을 지연을 계산하여 보면 다음과 같다.
출력전압(VKN)은 전압(-VBIAS)을 유지하다가 트랜지스터들(270,280)중의 하나가 온되고 트랜지스터(260)이 오프되면 전압(-VK)로 되고 트랜지스터(260)이 온되고 트랜지스터들(270,280)중의 하나가 오프되면 출력전압은 상기 식(2)에 나타낸 것과 같이 지연되어 전압(-VSK)로 상승한다.
결과적으로, 제6b도와 제6c도에 나타낸 것처럼, 저항(rn)이 없다면 출력단자 (KN)이 전압(-VK)에서 전압(-VB)로 천이할 때, 전압(-VK)에서 전압(-VSK)로 천이할 때, 저항(RBIAS)때문에 상당한 지연이 발생한다.
제6d도와 제6e도는 저항(rn)을 연결한 경우의 지연특성을 나타내는 것이다.
제6d도는 저항(rn)과 다이오우드(310)이 직렬로 연결된 경우의 지연현상을 설명하기 위한 것이다.
제6d도에 있어서, 출력전압(VKN)의 지연을 계산하여 보면 다음과 같다.
출력전압(VKN)은 전압(-VB)를 유지하다가 트랜지스터(260)이 온되면 전압(-VK)로 감소하고 트랜지스터(260)이 오프되면 상기 식(3)에 나타낸 것과 같이 지연되어 전압(-VB)로 증가한다.
제6e도는 저항(rn)과 다이오우드(310)이 병렬로 연결된 경우의 지연현상을 설명하기 위한 것이다.
제6e도에 있어서, 출력전압(VKN)의 지연을 계산하여 보면 다음과 같다.
출력전압(VKN)은 전압(-VB)를 유지하다가 트랜지스터(270,280)중의 하나가 온되고 트랜지스터(260)이 온프되면 전압(-VK)로 감소하고 트랜지스터(270,280)중의 하나가 오프되고 트랜지스터(260)이 온되면 상기 식(4)에 나타낸 것과 같이 지연하다가 전압(-VSK)로 증가한다.
따라서, 상기 설명으로 부터 알 수 있는 것처럼, 제6e도에 나타낸 경우가 지연이 가장 작고 음극 구동회로의 파형을 발생할 수가 있다.
그래서 본 발명에서는 저항(rn)과 다이오우드(310)을 병렬로 연결하여 구성하였다.
트랜지스터(260)이 온되어 트랜지스터(260)으로 장시간 방전전류가 유입되어지나 대부분의 전류는 다이오우드(310)을 통하여 유입되므로 저항(rn)에서 소모되는 전력은 작다. 또한, 트랜지스터(270,280)중의 하나가 온될때에만 전압(-VSK)에서 저항(rn)을 통하여 전압(-VK)로 전류가 흐르므로 이때에도 저항(rn)에서 소모되는 전력도 작아진다.
즉, 본 발명의 플라즈마 표시판넬의 음극 구동회로는 제3도에 나타낸 것과 같은 소오스 구동 트랜지스터(90)대신에 제5도에 나타낸 저항(RBIAS)로 대체함으로써 구동회로의 비용이 절감된다.
저항(RBIAS)에 의한 지연은 제5도에 나타낸 것과 같이 저항(rn)을 삽입함으로써 출력신호의 지연을 감소할 수가 있다.
따라서, 본 발명의 플라즈마 표시판넬의 음극구동회로는 종래의 회로에 비해서 회로구성이 간단하여 집적화시에 칩면적을 줄일수 있다.

Claims (6)

  1. 제1, 제2, 제3클럭신호에 응답하여 데이타를 저장하고 출력 하기 위한 제1, 제2, 제3저장수단; 상기 제1, 제2, 제3저장수단의 출력신호와 제1, 제2, 제3인에이블신호를 각각 입력하여 논리곱하기 위한 제1, 제2, 제3논리곱수단; 상기 제1논리곱수단의 출력신호를 입력하는 게이트 전극과 제1전압이 인가되는 소오스 전극을 가진 제1트랜지스터; 제2전압이 인가되는 일측과 상기 출력단자에 연결된 타측을 가진 바이어스 저항수단; 상기 바이어스 저항수단의 타측에 연결된 일측과 상기 제1트랜지스터의 드레인 전극에 연결된 제1저항수단; 상기 저항수단의 일측과 타측에 각각 연결된 애노우드 전극과 캐소우드 전극을 가진 다이오우드; 및 상기 제2, 제3논리곱수단의 출력신호가 각각 인가되는 게이트 전극과 상기 출력단자에 각각 연결된 드레인 전극과 제3전압이 인가되는 소오스 전극을 가진 제2, 제3트랜지스터를 구비하여 하나의 음극을 구동하는 것을 특징으로 하는 플라즈마 표시판넬의 음극 구동회로.
  2. 제1항에 있어서, 상기 제1전압은 상기 제2전압보다 큰 것을 특징으로 하는 플라즈마 표시판넬의 음극 구동회로.
  3. 제2항에 있어서, 상기 제2전압은 상기 제3전압보다 큰 것을 특징으로 하는 플라즈마 표시판넬의 음극 구동회로.
  4. 복수개의 양극들, 복수개의 음극들, 트리거 전극, 및 유지양극을 구비한 플라즈마 표시판넬의 구동회로에 있어서, 제1, 제2, 제3클럭신호에 응답하여 데이타를 저장하고 출력 하기 위한 제1, 제2, 제3저장수단; 상기 제1, 제2, 제3저장수단의 출력신호와 제1, 제2, 제3인에이블신호를 각각 입력하여 논리곱하기 위한 제1, 제2, 제3논리곱수단; 상기 제1논리곱수단의 출력신호를 입력하는 게이트 전극과 제1전압이 인가되는 소오스 전극을 가진 제1트랜지스터; 제2전압이 인가되는 일측과 상기 출력단자에 연결된 타측을 가진 바이어스 저항수단; 상기 바이어스 저항수단의 타측에 연결된 일측과 상기 제1트랜지스터의 드레인 전극에 연결된 제1저항수단; 상기 저항수단의 일측과 타측에 각각 연결된 애노우드 전극과 캐소우드 전극을 가진 다이오우드; 및 상기 제2, 제3논리곱수단의 출력신호가 각각 인가되는 게이트 전극과 상기 출력단자에 각각 연결된 드레인 전극과 제3전압이 인가되는 소오스 전극을 가진 제2, 제3트랜지스터를 구비한 구동회로를 상기 복수개의 음극들 각각에 연결한 것을 특징으로 하는 플라즈마 표시판넬의 음극 구동회로.
  5. 제4항에 있어서, 상기 제1전압은 상기 제2전압보다 큰 것을 특징으로 하는 플라즈마 표시판넬의 음극 구동회로.
  6. 제5항에 있어서, 상기 제2전압은 상기 제3전압보다 큰 것을 특징으로 하는 플라즈마 표시판넬의 음극 구동회로.
KR1019930016538A 1993-08-25 1993-08-25 플라즈마 표시판넬의 음극 구동회로 KR100271481B1 (ko)

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