JPH07152343A - プラズマ表示パネルの陰極駆動回路 - Google Patents
プラズマ表示パネルの陰極駆動回路Info
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- JPH07152343A JPH07152343A JP6198609A JP19860994A JPH07152343A JP H07152343 A JPH07152343 A JP H07152343A JP 6198609 A JP6198609 A JP 6198609A JP 19860994 A JP19860994 A JP 19860994A JP H07152343 A JPH07152343 A JP H07152343A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【目的】回路構成が簡単で、かつ、集積化の際にチップ
面積が減らすことのできるプラズマ表示パネルの陰極駆
動回路を提供する。 【構成】本回路は、第１，第２，第３シフトレジスタ２
００，２１０，２２０と、第１，第２，第３アンドゲー
ト２３０，２４０，２５０と、第１，第２，第３トラン
ジスタＱ5 ，Ｑ6 ，Ｑ6 と、抵抗ＲB ，ｒn と、ダイオ
ード２６０，２７０，２８０，３１０とから構成されて
いる。そして、ソース駆動トランジスタの代わりに設け
た抵抗ＲB により、駆動回路のコストが低くなると共
に、回路構成が簡単となり、集積化の際のチップ面積を
減らすことができる。また、抵抗ＲBによる出力信号の
遅延は、抵抗ｒn により減少できる。
面積が減らすことのできるプラズマ表示パネルの陰極駆
動回路を提供する。 【構成】本回路は、第１，第２，第３シフトレジスタ２
００，２１０，２２０と、第１，第２，第３アンドゲー
ト２３０，２４０，２５０と、第１，第２，第３トラン
ジスタＱ5 ，Ｑ6 ，Ｑ6 と、抵抗ＲB ，ｒn と、ダイオ
ード２６０，２７０，２８０，３１０とから構成されて
いる。そして、ソース駆動トランジスタの代わりに設け
た抵抗ＲB により、駆動回路のコストが低くなると共
に、回路構成が簡単となり、集積化の際のチップ面積を
減らすことができる。また、抵抗ＲBによる出力信号の
遅延は、抵抗ｒn により減少できる。
Description
【０００１】
【産業上の利用分野】本発明は、プラズマ表示パネルの
駆動回路に係り、特にプラズマ表示パネルの陰極駆動回
路に関する。
駆動回路に係り、特にプラズマ表示パネルの陰極駆動回
路に関する。
【０００２】
【従来の技術】図６は、従来の直流型メモリプラズマ表
示パネルの構造を示すものである。
示パネルの構造を示すものである。
【０００３】図６において、プラズマ表示パネルは、前
面板１、背面板２、前記前面板１に横方向へストライプ
形に形成された複数個の陽極３、前記背面板２の上に全
面に形成されたトリガ電極４、前記トリガ電極を全面で
覆っている誘電体５、前記誘電体５上に格子形に形成さ
れた隔壁６、前記隔壁６の一面に形成されたストライプ
形に複数個の維持陽極７、および前記隔壁の他面に形成
されたストライプ形体の複数個の陰極８から構成されて
いる。
面板１、背面板２、前記前面板１に横方向へストライプ
形に形成された複数個の陽極３、前記背面板２の上に全
面に形成されたトリガ電極４、前記トリガ電極を全面で
覆っている誘電体５、前記誘電体５上に格子形に形成さ
れた隔壁６、前記隔壁６の一面に形成されたストライプ
形に複数個の維持陽極７、および前記隔壁の他面に形成
されたストライプ形体の複数個の陰極８から構成されて
いる。
【０００４】図７（Ａ）〜（Ｄ）は、従来の直流型のプ
ラズマ表示パネルの駆動波形を示している。
ラズマ表示パネルの駆動波形を示している。
【０００５】具体的には、図７（Ａ）はデータ電極に印
加されるパルスを示し、図７（Ｂ）は維持陽極に印加さ
れるパルスを示し、図７（Ｃ）はトリガ電極に印加され
るパルスを示し、図７（Ｄ）は陰極に印加されるパルス
を示すものである。
加されるパルスを示し、図７（Ｂ）は維持陽極に印加さ
れるパルスを示し、図７（Ｃ）はトリガ電極に印加され
るパルスを示し、図７（Ｄ）は陰極に印加されるパルス
を示すものである。
【０００６】以下、図７に示す波形を利用して図６に示
したプラズマ表示パネルの駆動方法を説明する。
したプラズマ表示パネルの駆動方法を説明する。
【０００７】プラズマ表示パネルの動作は、トリガセッ
ティング段階、トリガ放電段階、主放電段階、維持段
階、消去段階からなる。各段階別の動作を説明すれば次
のようである。
ティング段階、トリガ放電段階、主放電段階、維持段
階、消去段階からなる。各段階別の動作を説明すれば次
のようである。
【０００８】トリガセッティング段階は、トリガ電極４
にトリガ電圧−ＶT を印加しデータ電極に電圧ＶW を印
加すればトリガセッティングが生じて誘電体５上にポジ
ティブ電荷が蓄積される。
にトリガ電圧−ＶT を印加しデータ電極に電圧ＶW を印
加すればトリガセッティングが生じて誘電体５上にポジ
ティブ電荷が蓄積される。
【０００９】トリガ放電段階は、第１陰極に電圧−ＶK
が印加されれば第１陰極Ｋ１の周囲の誘電体５上にポジ
ティブ電荷と放電を起こす。
が印加されれば第１陰極Ｋ１の周囲の誘電体５上にポジ
ティブ電荷と放電を起こす。
【００１０】主放電段階は、第１陰極に電圧−ＶK が印
加され陽極３に印加されるデータがあれば主放電が生じ
る。
加され陽極３に印加されるデータがあれば主放電が生じ
る。
【００１１】維持段階は、維持陽極７に電圧ＶSAが印加
され、陰極８に電圧−ＶSKが印加されれば主放電で発生
した放電を維持し続けられる。
され、陰極８に電圧−ＶSKが印加されれば主放電で発生
した放電を維持し続けられる。
【００１２】消去段階は、陰極８に電圧−ＶB を印加す
ることにより放電が消去される。
ることにより放電が消去される。
【００１３】一般的なプラズマ表示パネルの特性である
２つの電極の間に印加される電圧の差が放電開示電圧以
上なら放電が開始され、放電維持電圧以上なら放電が維
持され、放電維持電圧より低いと放電が消去される。
２つの電極の間に印加される電圧の差が放電開示電圧以
上なら放電が開始され、放電維持電圧以上なら放電が維
持され、放電維持電圧より低いと放電が消去される。
【００１４】前記のような動作のためには図７に示した
ような各電極に印加されるパルスを発生するための回路
が必要である。
ような各電極に印加されるパルスを発生するための回路
が必要である。
【００１５】次に、その回路のうち陰極駆動回路の構成
について説明する。
について説明する。
【００１６】図８は、従来のプラズマ表示パネルの陰極
駆動回路の回路図である。
駆動回路の回路図である。
【００１７】図８において、シフトレジスタ１０，２
０，３０，４０は、クロック信号ＣＫ１，ＣＫ２，ＣＫ
３，ＣＫ４によりデータ信号Ｄ１，Ｄ２，Ｄ３，Ｄ４を
それぞれ貯蔵し出力するためのもので、アンドゲート５
０，６０，７０，８０は、前記シフトレジスタ１０，２
０，３０，４０の出力信号とイネーブル信号ＥＮ１，Ｅ
Ｎ２，ＥＮ３，ＥＮ４とをそれぞれ入力して論理積をと
るものである。
０，３０，４０は、クロック信号ＣＫ１，ＣＫ２，ＣＫ
３，ＣＫ４によりデータ信号Ｄ１，Ｄ２，Ｄ３，Ｄ４を
それぞれ貯蔵し出力するためのもので、アンドゲート５
０，６０，７０，８０は、前記シフトレジスタ１０，２
０，３０，４０の出力信号とイネーブル信号ＥＮ１，Ｅ
Ｎ２，ＥＮ３，ＥＮ４とをそれぞれ入力して論理積をと
るものである。
【００１８】ＰＭＯＳトランジスタＱ1 は、前記アンド
ゲート５０の出力信号を入力するゲート電極と電圧−Ｖ
B が印加されるソース電極を有するもので、ダイオード
９０は、前記ＰＭＯＳトランジスタＱ1 のソース電極に
連結された陰極と前記ＰＭＯＳトランジスタＱ1 のドレ
イン電極に連結された陽極を有するものである。
ゲート５０の出力信号を入力するゲート電極と電圧−Ｖ
B が印加されるソース電極を有するもので、ダイオード
９０は、前記ＰＭＯＳトランジスタＱ1 のソース電極に
連結された陰極と前記ＰＭＯＳトランジスタＱ1 のドレ
イン電極に連結された陽極を有するものである。
【００１９】ダイオード１３０は、前記ＰＭＯＳトラン
ジスタＱ1 のドレイン電極に連結された陰極と出力端子
ＫN に連結された陽極を有するもので、ＮＭＯＳトラン
ジスタＱ2 は、前記アンドゲート６０の出力信号を入力
するゲート電極と前記ダイオード１３０の陰極に連結さ
れたドレイン電極と電圧−ＶSKが印加されるソース電極
を有するもの、ダイオード１００は、前記ＮＭＯＳトラ
ンジスタＱ2 のソース電極に連結された陽極と前記前記
ＮＭＯＳトランジスタＱ2 のドレイン電極に連結された
陰極を有するものである。
ジスタＱ1 のドレイン電極に連結された陰極と出力端子
ＫN に連結された陽極を有するもので、ＮＭＯＳトラン
ジスタＱ2 は、前記アンドゲート６０の出力信号を入力
するゲート電極と前記ダイオード１３０の陰極に連結さ
れたドレイン電極と電圧−ＶSKが印加されるソース電極
を有するもの、ダイオード１００は、前記ＮＭＯＳトラ
ンジスタＱ2 のソース電極に連結された陽極と前記前記
ＮＭＯＳトランジスタＱ2 のドレイン電極に連結された
陰極を有するものである。
【００２０】ＮＭＯＳトランジスタＱ3 ，Ｑ4 は、前記
アンドゲート７０，８０の出力信号を入力するゲート電
極と前記ＰＭＯＳトランジスタＱ1 のドレイン電極に連
結されたドレイン電極と電圧−ＶK が印加されるソース
電極を有するもので、ダイオード１１０は、前記ＮＭＯ
ＳトランジスタＱ3 のソース電極に連結された陽極と前
記ＮＭＯＳトランジスタＱ3 のドレイン電極に連結され
た陰極を有するもの、ダイオード１２０は、前記ＮＭＯ
ＳトランジスタＱ4 のソース電極に連結された陽極と前
記ＮＭＯＳトランジスタＱ4 のドレイン電極に連結され
た陰極を有するものである。
アンドゲート７０，８０の出力信号を入力するゲート電
極と前記ＰＭＯＳトランジスタＱ1 のドレイン電極に連
結されたドレイン電極と電圧−ＶK が印加されるソース
電極を有するもので、ダイオード１１０は、前記ＮＭＯ
ＳトランジスタＱ3 のソース電極に連結された陽極と前
記ＮＭＯＳトランジスタＱ3 のドレイン電極に連結され
た陰極を有するもの、ダイオード１２０は、前記ＮＭＯ
ＳトランジスタＱ4 のソース電極に連結された陽極と前
記ＮＭＯＳトランジスタＱ4 のドレイン電極に連結され
た陰極を有するものである。
【００２１】図９は、図８に示した回路の動作を説明す
るためのものであり、出力端子Ｋnを通じて出力される
波形を示している。
るためのものであり、出力端子Ｋnを通じて出力される
波形を示している。
【００２２】以下、図８と図９を利用して従来のプラズ
マ表示パネルの陰極駆動回路の動作を説明すれば次の通
りである。
マ表示パネルの陰極駆動回路の動作を説明すれば次の通
りである。
【００２３】第１期間（１）は、ＮＭＯＳトランジスタ
Ｑ4 がオンし、ＰＭＯＳトランジスタＱ1 とＮＭＯＳト
ランジスタＱ2 ，Ｑ3 がオフする場合の波形であり、電
圧−ＶK を出力する。
Ｑ4 がオンし、ＰＭＯＳトランジスタＱ1 とＮＭＯＳト
ランジスタＱ2 ，Ｑ3 がオフする場合の波形であり、電
圧−ＶK を出力する。
【００２４】第２期間（２）は、ＰＭＯＳトランジスタ
Ｑ1 がオンし、ＮＭＯＳトランジスタＱ2 ，Ｑ3 ，Ｑ4
がオフする場合の波形であり、電圧−ＶB を出力する。
Ｑ1 がオンし、ＮＭＯＳトランジスタＱ2 ，Ｑ3 ，Ｑ4
がオフする場合の波形であり、電圧−ＶB を出力する。
【００２５】第３期間（３）は、ＮＭＯＳトランジスタ
Ｑ3 がオンし、ＰＭＯＳトランジスタＱ1 とＮＭＯＳト
ランジスタＱ2 ，Ｑ4 がオフする場合の波形であり、電
圧−ＶK を出力する。
Ｑ3 がオンし、ＰＭＯＳトランジスタＱ1 とＮＭＯＳト
ランジスタＱ2 ，Ｑ4 がオフする場合の波形であり、電
圧−ＶK を出力する。
【００２６】第４期間（４）は、ＮＭＯＳトランジスタ
Ｑ2 がオンし、ＰＭＯＳトランジスタＱ1 とＮＭＯＳト
ランジスタＱ3 ，Ｑ4 がオフする場合の波形であり、電
圧−ＶSKを出力する。
Ｑ2 がオンし、ＰＭＯＳトランジスタＱ1 とＮＭＯＳト
ランジスタＱ3 ，Ｑ4 がオフする場合の波形であり、電
圧−ＶSKを出力する。
【００２７】
【発明が解決しようとする課題】しかし、上述の従来の
プラズマ表示パネルの陰極駆動回路では、図８に示すよ
うにその回路構成が複雑となり、集積化の際に回路がチ
ップ面積を多く占めてしまう、という問題点があった。
プラズマ表示パネルの陰極駆動回路では、図８に示すよ
うにその回路構成が複雑となり、集積化の際に回路がチ
ップ面積を多く占めてしまう、という問題点があった。
【００２８】そこで、本発明は、回路構成が簡単で、か
つ、集積化の際にチップ面積を減らすことのできるプラ
ズマ表示パネルの陰極駆動回路を提供することを目的と
する。
つ、集積化の際にチップ面積を減らすことのできるプラ
ズマ表示パネルの陰極駆動回路を提供することを目的と
する。
【００２９】
【課題を解決するための手段】前記目的を達成するため
に本発明のプラズマ表示パネルの陰極駆動回路は、第
１、第２、第３クロック信号に応答してデータを貯蔵し
出力するための第１、第２、第３貯蔵手段と、前記第
１、第２、第３貯蔵手段の出力信号と第１、第２、第３
イネーブル信号とをそれぞれ入力して論理積をとる第
１、第２、第３論理積手段と、前記第１論理積手段の出
力信号を入力するゲート電極と第１電圧が印加されるソ
ース電極を有する第１トランジスタと、第２電圧が印加
される一方側と出力端子に連結された他方側を有するバ
イアス抵抗手段と、前記バイアス抵抗手段の他方側に連
結された一方側と前記第１トランジスタのドレイン電極
に連結された他方側を有する第１抵抗手段と、前記第１
抵抗手段の一方側と他方側にそれぞれ連結された陽極と
陰極を有するダイオードと、前記第２、第３論理積手段
の出力信号がそれぞれ印加されるゲート電極と前記出力
端子にそれぞれ連結されたドレイン電極と第３電圧が印
加されるソース電極とを有する第２、第３トランジスタ
とを具備して、プラズマ表示パネルのそれぞれの陰極を
駆動することを特徴とする。
に本発明のプラズマ表示パネルの陰極駆動回路は、第
１、第２、第３クロック信号に応答してデータを貯蔵し
出力するための第１、第２、第３貯蔵手段と、前記第
１、第２、第３貯蔵手段の出力信号と第１、第２、第３
イネーブル信号とをそれぞれ入力して論理積をとる第
１、第２、第３論理積手段と、前記第１論理積手段の出
力信号を入力するゲート電極と第１電圧が印加されるソ
ース電極を有する第１トランジスタと、第２電圧が印加
される一方側と出力端子に連結された他方側を有するバ
イアス抵抗手段と、前記バイアス抵抗手段の他方側に連
結された一方側と前記第１トランジスタのドレイン電極
に連結された他方側を有する第１抵抗手段と、前記第１
抵抗手段の一方側と他方側にそれぞれ連結された陽極と
陰極を有するダイオードと、前記第２、第３論理積手段
の出力信号がそれぞれ印加されるゲート電極と前記出力
端子にそれぞれ連結されたドレイン電極と第３電圧が印
加されるソース電極とを有する第２、第３トランジスタ
とを具備して、プラズマ表示パネルのそれぞれの陰極を
駆動することを特徴とする。
【００３０】
【作用】本発明では、図８に示すソース駆動トランジス
タＱ1 をバイアス抵抗手段で代替することにより、駆動
回路の構成が簡単になる。
タＱ1 をバイアス抵抗手段で代替することにより、駆動
回路の構成が簡単になる。
【００３１】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。
を詳細に説明する。
【００３２】図１は、本発明のプラズマ表示パネルの陰
極駆動回路の回路図である。
極駆動回路の回路図である。
【００３３】図１において、シフトレジスタ２００，２
１０，２２０は、クロック信号ＣＫ１，ＣＫ２，ＣＫ３
に応答してデータＤ１，Ｄ２，Ｄ３を貯蔵して出力する
ためのものである。
１０，２２０は、クロック信号ＣＫ１，ＣＫ２，ＣＫ３
に応答してデータＤ１，Ｄ２，Ｄ３を貯蔵して出力する
ためのものである。
【００３４】アンドゲート２３０，２４０，２５０は、
前記シフトレジスタ２００，２１０，２２０の出力信号
とイネーブル信号ＥＮ１，ＥＮ２，ＥＮ３とをそれぞれ
入力して論理積をとりその結果を出力するものである。
前記シフトレジスタ２００，２１０，２２０の出力信号
とイネーブル信号ＥＮ１，ＥＮ２，ＥＮ３とをそれぞれ
入力して論理積をとりその結果を出力するものである。
【００３５】ＮＭＯＳトランジスタＱ5 は、前記アンド
ゲート２３０の出力信号が印加されるゲート電極と、電
圧−ＶSKが印加されるソース電極とを有するものであ
る。
ゲート２３０の出力信号が印加されるゲート電極と、電
圧−ＶSKが印加されるソース電極とを有するものであ
る。
【００３６】抵抗ＲB は、電圧−ＶB が印加される一方
側と、出力端子Ｋn に連結された他方側を有するもので
ある。
側と、出力端子Ｋn に連結された他方側を有するもので
ある。
【００３７】抵抗ｒn は、前記抵抗ＲB の他方側に連結
された一方側と、前記ＮＭＯＳトランジスタＱ5 のドレ
イン電極に連結された他方側とを有するものである。
された一方側と、前記ＮＭＯＳトランジスタＱ5 のドレ
イン電極に連結された他方側とを有するものである。
【００３８】ダイオード３１０は、前記抵抗ｒn の一方
側と他方側との間に連結されたもので、ダイオード２６
０は、前記ＮＭＯＳトランジスタＱ5 のソース電極に連
結された陽極と、前記ＮＭＯＳトランジスタＱ5 のドレ
イン電極に連結された陰極とを有するものである。
側と他方側との間に連結されたもので、ダイオード２６
０は、前記ＮＭＯＳトランジスタＱ5 のソース電極に連
結された陽極と、前記ＮＭＯＳトランジスタＱ5 のドレ
イン電極に連結された陰極とを有するものである。
【００３９】ＮＭＯＳトランジスタＱ6 は、前記アンド
ゲート２４０の出力信号が印加されるゲート電極と、前
記出力端子Ｋn に連結されたドレイン電極と、電圧−Ｖ
K が印加されるソース電極とを有するもので、ダイオー
ド２７０は、前記ＮＭＯＳトランジスタＱ6 のソース電
極に連結された陽極と、前記ＮＭＯＳトランジスタＱ6
のドレイン電極に連結された陰極とを有するものであ
る。
ゲート２４０の出力信号が印加されるゲート電極と、前
記出力端子Ｋn に連結されたドレイン電極と、電圧−Ｖ
K が印加されるソース電極とを有するもので、ダイオー
ド２７０は、前記ＮＭＯＳトランジスタＱ6 のソース電
極に連結された陽極と、前記ＮＭＯＳトランジスタＱ6
のドレイン電極に連結された陰極とを有するものであ
る。
【００４０】ＮＭＯＳトランジスタＱ7 は、前記アンド
ゲート２５０の出力信号が印加されるゲート電極と、前
記出力端子Ｋn に連結されたドレイン電極と、電圧−Ｖ
K が印加されるソース電極とを有するもので、ダイオー
ド２８０は、前記ＮＭＯＳトランジスタＱ7 のソース電
極に連結された陽極と、前記ＮＭＯＳトランジスタＱ7
のドレイン電極に連結された陰極とを有するものであ
る。
ゲート２５０の出力信号が印加されるゲート電極と、前
記出力端子Ｋn に連結されたドレイン電極と、電圧−Ｖ
K が印加されるソース電極とを有するもので、ダイオー
ド２８０は、前記ＮＭＯＳトランジスタＱ7 のソース電
極に連結された陽極と、前記ＮＭＯＳトランジスタＱ7
のドレイン電極に連結された陰極とを有するものであ
る。
【００４１】なお、前記構成でいずれか一つの陰極のト
リガ放電期間またはライティング期間は、相異なる一つ
の陰極のトリガ放電期間またはライティング期間と互い
に重なってはならないため、シフトレジスタ２１０，２
２０とＮＭＯＳトランジスタＱ6 ，Ｑ7 とを別においた
が、２つのアンドゲート２４０，２５０の出力がオアゲ
ートを経る場合には、一つのＮＭＯＳトランジスタで構
成することも可能である。
リガ放電期間またはライティング期間は、相異なる一つ
の陰極のトリガ放電期間またはライティング期間と互い
に重なってはならないため、シフトレジスタ２１０，２
２０とＮＭＯＳトランジスタＱ6 ，Ｑ7 とを別においた
が、２つのアンドゲート２４０，２５０の出力がオアゲ
ートを経る場合には、一つのＮＭＯＳトランジスタで構
成することも可能である。
【００４２】また、ＮＭＯＳトランジスタＱ5 ，Ｑ6 ，
Ｑ7 のドレイン電極とソース電極との間にはダイオード
２６０，２７０，２８０があるため、ダイオード３１０
と抵抗ｒn を設けずに、ＮＭＯＳトランジスタＱ5 のド
レイン電極とＮＭＯＳトランジスタＱ6 ，Ｑ7 のドレイ
ン電極とを連結すれば、ＮＭＯＳトランジスタＱ6 ，Ｑ
7 がオンする際に、電圧−ＶSKと電圧−ＶK の間に短絡
が発生する。
Ｑ7 のドレイン電極とソース電極との間にはダイオード
２６０，２７０，２８０があるため、ダイオード３１０
と抵抗ｒn を設けずに、ＮＭＯＳトランジスタＱ5 のド
レイン電極とＮＭＯＳトランジスタＱ6 ，Ｑ7 のドレイ
ン電極とを連結すれば、ＮＭＯＳトランジスタＱ6 ，Ｑ
7 がオンする際に、電圧−ＶSKと電圧−ＶK の間に短絡
が発生する。
【００４３】図２（Ａ），（Ｂ）、図３（Ａ），
（Ｂ）、図４（Ａ），（Ｂ）および図５（Ａ），（Ｂ）
は、各動作時の図１に示した回路の簡略化された回路図
と時間の経過による出力電圧の変化を示すグラフであ
る。また、各図の（Ａ）に示すその簡略化された回路図
は、トランジスタＱ5 とトランジスタＱ6 に関する回路
図である。
（Ｂ）、図４（Ａ），（Ｂ）および図５（Ａ），（Ｂ）
は、各動作時の図１に示した回路の簡略化された回路図
と時間の経過による出力電圧の変化を示すグラフであ
る。また、各図の（Ａ）に示すその簡略化された回路図
は、トランジスタＱ5 とトランジスタＱ6 に関する回路
図である。
【００４４】各陰極波形の電圧レベルは、トリガ放電レ
ベルとライティングレベルの電圧を−ＶK とし、維持レ
ベルを−ＶSKとし、消去レベルを−ＶB とすれば、次の
式を満足すべきである。
ベルとライティングレベルの電圧を−ＶK とし、維持レ
ベルを−ＶSKとし、消去レベルを−ＶB とすれば、次の
式を満足すべきである。
【００４５】−ＶK ≦−ＶSK≦−ＶB
【００４６】図２（Ａ），（Ｂ）は、抵抗ｒn またはダ
イオード３１０がない場合の遅延現象を説明するための
ものであり、トランジスタＱ5 がターンオンした後ター
ンオフする場合である。
イオード３１０がない場合の遅延現象を説明するための
ものであり、トランジスタＱ5 がターンオンした後ター
ンオフする場合である。
【００４７】トランジスタＱ6 のドレインとソースの間
のキャパシターをＣ1 と仮定し、トランジスタＱ5 がオ
ン状態からオフ状態に遷移する場合の出力電圧ＶKnの遅
延は下記のように計算される。
のキャパシターをＣ1 と仮定し、トランジスタＱ5 がオ
ン状態からオフ状態に遷移する場合の出力電圧ＶKnの遅
延は下記のように計算される。
【００４８】
【数１】
【００４９】前記式（１）をグラフに示すと、図２
（Ｂ）の通りである。
（Ｂ）の通りである。
【００５０】図２（Ｂ）より、出力電圧ＶKnは、電圧−
ＶB を維持した状態でトランジスタＱ5 がオンすれば出
力電圧ＶKnが電圧−ＶK を維持し、ターンオフによりト
ランジスタＱ5 がオフすれば出力電圧ＶKnが前記（１）
式に示したように遅延されて電圧−ＶB に増加すること
が分かる。
ＶB を維持した状態でトランジスタＱ5 がオンすれば出
力電圧ＶKnが電圧−ＶK を維持し、ターンオフによりト
ランジスタＱ5 がオフすれば出力電圧ＶKnが前記（１）
式に示したように遅延されて電圧−ＶB に増加すること
が分かる。
【００５１】図３（Ａ），（Ｂ）は、抵抗ｒn がない時
の遅延現象を説明するためのものであり、トランジスタ
Ｑ5 とトランジスタＱ6 は図３（Ａ）のように簡略化さ
れうる。
の遅延現象を説明するためのものであり、トランジスタ
Ｑ5 とトランジスタＱ6 は図３（Ａ）のように簡略化さ
れうる。
【００５２】ここで、トランジスタＱ6 がオン、トラン
ジスタＱ5 がオフの状態から、トランジスタＱ5 がオ
ン、トランジスタＱ6 がオフとなる場合に、トランジス
タＱ6のドレインーソース間のキャパシターをＣ1 と
し、トランジスタＱ5 のドレインーソース間のキャパシ
ターをＣ2 と仮定し、出力電圧ＶKnの遅延を計算して見
ると、次の通りである。
ジスタＱ5 がオフの状態から、トランジスタＱ5 がオ
ン、トランジスタＱ6 がオフとなる場合に、トランジス
タＱ6のドレインーソース間のキャパシターをＣ1 と
し、トランジスタＱ5 のドレインーソース間のキャパシ
ターをＣ2 と仮定し、出力電圧ＶKnの遅延を計算して見
ると、次の通りである。
【００５３】
【数２】
【００５４】図３（Ｂ）より、出力電圧ＶKnは、電圧−
ＶB を維持した状態でトランジスタＱ6 ，Ｑ7 のうちの
いずれか一つがオンして、トランジスタＱ5 がオフする
と、電圧Knは−ＶK となる。トランジスタＱ5 がオンし
て、トランジスタＱ6 ，Ｑ7のうちのいずれか一つがオ
フすれば、出力電圧ＶKnは前記式（２）に示したように
遅延され電圧−ＶSKに上昇することが分かる。
ＶB を維持した状態でトランジスタＱ6 ，Ｑ7 のうちの
いずれか一つがオンして、トランジスタＱ5 がオフする
と、電圧Knは−ＶK となる。トランジスタＱ5 がオンし
て、トランジスタＱ6 ，Ｑ7のうちのいずれか一つがオ
フすれば、出力電圧ＶKnは前記式（２）に示したように
遅延され電圧−ＶSKに上昇することが分かる。
【００５５】その結果、図２（Ｂ）および図３（Ｂ）に
示したように、抵抗ｒn がなければ、出力端子ＫN が電
圧−ＶK から電圧−ＶB に遷移する際と電圧−ＶK から
電圧−ＶSKに遷移する際に、抵抗ＲB のために相当な遅
延が発生することがわかる。
示したように、抵抗ｒn がなければ、出力端子ＫN が電
圧−ＶK から電圧−ＶB に遷移する際と電圧−ＶK から
電圧−ＶSKに遷移する際に、抵抗ＲB のために相当な遅
延が発生することがわかる。
【００５６】図４（Ａ），（Ｂ）と図５（Ａ），（Ｂ）
とは、抵抗ｒn を連結した場合の遅延特性を示すもので
ある。
とは、抵抗ｒn を連結した場合の遅延特性を示すもので
ある。
【００５７】図４（Ａ），（Ｂ）は、抵抗ｒn とダイオ
ード３１０が直列に連結された場合の遅延現象を説明す
るためのものであり、トランジスタＱ6 がオンした後に
オフする場合を示すものである。
ード３１０が直列に連結された場合の遅延現象を説明す
るためのものであり、トランジスタＱ6 がオンした後に
オフする場合を示すものである。
【００５８】図４（Ｂ）において、トランジスタＱ6 の
ドレイン・ソース間のキャパシターをＣ1 とし、出力電
圧ＶKnの遅延を計算して見ると次の通りである。
ドレイン・ソース間のキャパシターをＣ1 とし、出力電
圧ＶKnの遅延を計算して見ると次の通りである。
【００５９】−ＶSK≦−ＶKn≦−ＶB ；
【００６０】
【数３】
【００６１】−ＶK ≦−ＶKn≦−ＶSK；
【００６２】
【数４】
【００６３】式（４）はトランジスタＱ6 がオンした後
オフする際に、電圧−ＶK から電圧−ＶSKへの変化を示
す式であり、式（３）は電圧−ＶSKから電圧−ＶB への
変化を示すものである。
オフする際に、電圧−ＶK から電圧−ＶSKへの変化を示
す式であり、式（３）は電圧−ＶSKから電圧−ＶB への
変化を示すものである。
【００６４】図４（Ｂ）より、出力電圧ＶKnは，電圧−
ＶB を維持した状態でトランジスタＱ5 がオンすれば電
圧−ＶK に減少し、トランジスタＱ5 がオフすれば前記
式（３）に示したように遅延されて電圧−ＶB に増加す
ることが判る。
ＶB を維持した状態でトランジスタＱ5 がオンすれば電
圧−ＶK に減少し、トランジスタＱ5 がオフすれば前記
式（３）に示したように遅延されて電圧−ＶB に増加す
ることが判る。
【００６５】図５（Ａ），（Ｂ）は、抵抗ｒn とダイオ
ード３１０が並列に連結された場合の遅延現象を説明す
るためのものである。
ード３１０が並列に連結された場合の遅延現象を説明す
るためのものである。
【００６６】トランジスタＱ5 ，Ｑ6 のドレイン・ソー
ス間のキャパシターをそれぞれＣ2，Ｃ1 とし、トラン
ジスタＱ6 がオン、トランジスタＱ5 がオフの状態か
ら、トランジスタＱ6 がオフ、トランジスタＱ5 がオン
状態に遷移する場合の出力電圧ＶKnの遅延を計算して見
ると、次の通りである。
ス間のキャパシターをそれぞれＣ2，Ｃ1 とし、トラン
ジスタＱ6 がオン、トランジスタＱ5 がオフの状態か
ら、トランジスタＱ6 がオフ、トランジスタＱ5 がオン
状態に遷移する場合の出力電圧ＶKnの遅延を計算して見
ると、次の通りである。
【００６７】
【数５】
【００６８】図５（Ｂ）より、出力電圧ＶKnは電圧−Ｖ
B を維持した状態でトランジスタＱ6 ，Ｑ7 のうちのい
ずれか一つがオンし、トランジスタＱ5 がオフすると、
電圧−ＶK に減少し、トランジスタＱ6 ，Ｑ7 のうちの
いずれか一つがオフし、トランジスタＱ5 がオンする
と、前記式（５）に示したように遅延した状態から電圧
−ＶSKに増加することが判る。
B を維持した状態でトランジスタＱ6 ，Ｑ7 のうちのい
ずれか一つがオンし、トランジスタＱ5 がオフすると、
電圧−ＶK に減少し、トランジスタＱ6 ，Ｑ7 のうちの
いずれか一つがオフし、トランジスタＱ5 がオンする
と、前記式（５）に示したように遅延した状態から電圧
−ＶSKに増加することが判る。
【００６９】したがって、前記説明から判るように、図
５（Ｂ）に示した場合が、遅延が最も小さい状態で、陰
極駆動回路の波形が発生しうる。
５（Ｂ）に示した場合が、遅延が最も小さい状態で、陰
極駆動回路の波形が発生しうる。
【００７０】そこで、本発明では、図１に示すように、
抵抗ｒn とダイオード３１０とを並列に連結して構成し
たものである。
抵抗ｒn とダイオード３１０とを並列に連結して構成し
たものである。
【００７１】このように構成すれば、トランジスタＱ5
がオンすると、トランジスタＱ5 に放電電流が流入され
るが、大部分の電流はダイオード３１０を通じて流入さ
れるため、抵抗ｒn で消耗される電力は小さい。また、
トランジスタＱ6 ，Ｑ7 のうちのいずれか一つがオンす
る時のみ、電圧−ＶSKから抵抗ｒn を通じて電圧−ＶK
に電流が流れるので、この時にも抵抗ｒn で消耗される
電力は小さくなる。
がオンすると、トランジスタＱ5 に放電電流が流入され
るが、大部分の電流はダイオード３１０を通じて流入さ
れるため、抵抗ｒn で消耗される電力は小さい。また、
トランジスタＱ6 ，Ｑ7 のうちのいずれか一つがオンす
る時のみ、電圧−ＶSKから抵抗ｒn を通じて電圧−ＶK
に電流が流れるので、この時にも抵抗ｒn で消耗される
電力は小さくなる。
【００７２】すなわち、本発明のプラズマ表示パネルの
陰極駆動回路は、図８に示すようなソース駆動トランジ
スタＱ1 の代わりに図１に示したような抵抗ＲB を設け
ることにより、駆動回路のコストが低くなると共に、回
路構成が簡単となり、集積化の際のチップ面積を減らす
ことができる。
陰極駆動回路は、図８に示すようなソース駆動トランジ
スタＱ1 の代わりに図１に示したような抵抗ＲB を設け
ることにより、駆動回路のコストが低くなると共に、回
路構成が簡単となり、集積化の際のチップ面積を減らす
ことができる。
【００７３】また、抵抗ＲB による出力信号の遅延は、
図１に示したように抵抗ｒn を挿入することにより減少
できる。
図１に示したように抵抗ｒn を挿入することにより減少
できる。
【００７４】
【発明の効果】以上説明したように、本発明のプラズマ
表示パネルの陰極駆動回路では、ソース駆動トランジス
タの代わりにバイアス抵抗手段を設けたため、従来の回
路に比べて回路構成が簡単となり、集積化時にチップ面
積を減らすことができる。
表示パネルの陰極駆動回路では、ソース駆動トランジス
タの代わりにバイアス抵抗手段を設けたため、従来の回
路に比べて回路構成が簡単となり、集積化時にチップ面
積を減らすことができる。
【００７５】また、バイアス抵抗手段による出力信号の
遅延は、第１抵抗手段を挿入したことにより減少でき
る。
遅延は、第１抵抗手段を挿入したことにより減少でき
る。
【図１】本発明の直流型メモリプラズマ表示パネルの陰
極駆動回路を示す回路図。
極駆動回路を示す回路図。
【図２】図１において抵抗とダイオードのない時の遅延
現象を示す説明図。
現象を示す説明図。
【図３】図１において抵抗のない時の遅延現象を示す説
明図。
明図。
【図４】図１において抵抗とダイオードが直列に連結さ
れた場合の遅延現象を示す説明図。
れた場合の遅延現象を示す説明図。
【図５】図１において抵抗とダイオードが並列に連結さ
れた場合の遅延現象を示す説明図。
れた場合の遅延現象を示す説明図。
【図６】直流型メモリプラズマ表示パネルの構造を示す
説明図。
説明図。
【図７】直流型メモリプラズマ表示パネルの駆動波形を
示す波形図。
示す波形図。
【図８】従来の直流型メモリプラズマ表示パネルの陰極
駆動回路を示す回路図。
駆動回路を示す回路図。
【図９】図８に示した回路の動作を説明するための波形
図。
図。
２００ 第１シフトレジスタ（第１貯蔵手段） ２１０ 第２シフトレジスタ（第２貯蔵手段） ２２０ 第３シフトレジスタ（第３貯蔵手段） ２３０ アンドゲート（第１論理積手段） ２４０ アンドゲート（第２論理積手段） ２５０ アンドゲート（第３論理積手段） ３１０ ダイオード Ｑ5 第１トランジスタ Ｑ6 第２トランジスタ Ｑ7 第３トランジスタ ＲB 抵抗（バイアス抵抗手段） ｒn 抵抗（第１抵抗手段）
Claims (6)
- 【請求項１】第１、第２、第３クロック信号に応答して
データを貯蔵し出力するための第１、第２、第３貯蔵手
段と、 前記第１、第２、第３貯蔵手段の出力信号と第１、第
２、第３イネーブル信号とをそれぞれ入力して論理積を
とる第１、第２、第３論理積手段と、 前記第１論理積手段の出力信号を入力するゲート電極と
第１電圧が印加されるソース電極を有する第１トランジ
スタと、 第２電圧が印加される一方側と出力端子に連結された他
方側を有するバイアス抵抗手段と、 前記バイアス抵抗手段の他方側に連結された一方側と前
記第１トランジスタのドレイン電極に連結された他方側
を有する第１抵抗手段と、 前記第１抵抗手段の一方側と他方側にそれぞれ連結され
た陽極と陰極を有するダイオードと、 前記第２、第３論理積手段の出力信号がそれぞれ印加さ
れるゲート電極と前記出力端子にそれぞれ連結されたド
レイン電極と第３電圧が印加されるソース電極とを有す
る第２、第３トランジスタとを具備して、 一つの陰極を駆動することを特徴とするプラズマ表示パ
ネルの陰極駆動回路。 - 【請求項２】前記第１電圧は、前記第２電圧より大きい
ことを特徴とする請求項１記載のプラズマ表示パネルの
陰極駆動回路。 - 【請求項３】前記第２電圧は、前記第３電圧より大きい
ことを特徴とする請求項２記載のプラズマ表示パネルの
陰極駆動回路。 - 【請求項４】複数個の陽極、複数個の陰極、トリガ電極
および維持陽極を具備したプラズマ表示パネルの駆動回
路において、 前記複数個の陰極を駆動するための駆動回路が、第１、
第２、第３クロック信号に応答してデータを貯蔵し出力
するための第１、第２、第３貯蔵手段と、 前記第１、第２、第３貯蔵手段の出力信号と第１、第
２、第３イネーブル信号をそれぞれ入力して論理積をと
る第１、第２、第３論理積手段と、 前記第１論理積手段の出力信号を入力するゲート電極と
第１電圧が印加されるソース電極を有する第１トランジ
スタと、 第２電圧が印加される一方側と出力端子に連結された他
方側を有するバイアス抵抗手段と、 前記バイアス抵抗手段の他方側に連結された一方側と前
記第１トランジスタのドレイン電極に連結された第１抵
抗手段と、 前記第１抵抗手段の一方側と他方側にそれぞれ連結され
た陽極と陰極を有するダイオードと、 前記第２、第３論理積手段の出力信号がそれぞれ印加さ
れるゲート電極と前記出力端子にそれぞれ連結されたド
レイン電極と第３電圧が印加されるソース電極とを有す
る第２、第３トランジスタとを具備したことを特徴とす
るプラズマ表示パネルの陰極駆動回路。 - 【請求項５】前記第１電圧は、前記第２電圧より大きい
ことを特徴とする請求項４記載のプラズマ表示パネルの
陰極駆動回路。 - 【請求項６】前記第２電圧は、前記第３電圧より大きい
ことを特徴とする請求項５記載のプラズマ表示パネルの
陰極駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930016538A KR100271481B1 (ko) | 1993-08-25 | 1993-08-25 | 플라즈마 표시판넬의 음극 구동회로 |
| KR1993-16538 | 1993-08-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152343A true JPH07152343A (ja) | 1995-06-16 |
| JP2974913B2 JP2974913B2 (ja) | 1999-11-10 |
Family
ID=19361896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198609A Expired - Lifetime JP2974913B2 (ja) | 1993-08-25 | 1994-08-23 | プラズマ表示パネルの陰極駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5424612A (ja) |
| JP (1) | JP2974913B2 (ja) |
| KR (1) | KR100271481B1 (ja) |
| FR (1) | FR2709372B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3364066B2 (ja) * | 1995-10-02 | 2003-01-08 | 富士通株式会社 | Ａｃ型プラズマディスプレイ装置及びその駆動回路 |
| KR100277407B1 (ko) * | 1998-06-30 | 2001-01-15 | 전주범 | 플라즈마 디스플레이 패널 텔레비전의 전력 회수방법 및 그 회로 |
| JP2001109432A (ja) * | 1999-10-06 | 2001-04-20 | Pioneer Electronic Corp | アクティブマトリックス型発光パネルの駆動装置 |
| KR101133469B1 (ko) * | 2009-04-22 | 2012-04-10 | 박원철 | 발사부 고저각 구동장치 |
| US9754931B2 (en) * | 2015-07-24 | 2017-09-05 | Semiconductor Components Industries, Llc | Circuit and an integrated circuit including a transistor and another component coupled thereto |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592909B2 (ja) * | 1972-02-04 | 1984-01-21 | 日本電気株式会社 | 外部電極形放電表示板駆動方式 |
| JPS5961886A (ja) * | 1982-09-30 | 1984-04-09 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 駆動回路 |
| DE3724086A1 (de) * | 1986-07-22 | 1988-02-04 | Sharp Kk | Treiberschaltung fuer eine duennschichtige elektrolumineszenzanzeige |
| KR910008438B1 (ko) * | 1989-03-31 | 1991-10-15 | 삼성전관 주식회사 | 플라즈마 디스플레이 패널의 스캔라인 구동 분리방법 |
-
1993
- 1993-08-25 KR KR1019930016538A patent/KR100271481B1/ko not_active IP Right Cessation
-
1994
- 1994-08-23 JP JP6198609A patent/JP2974913B2/ja not_active Expired - Lifetime
- 1994-08-24 US US08/295,098 patent/US5424612A/en not_active Expired - Fee Related
- 1994-08-24 FR FR9410254A patent/FR2709372B1/fr not_active Expired - Fee Related
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|---|---|
| JP2974913B2 (ja) | 1999-11-10 |
| KR100271481B1 (ko) | 2000-11-15 |
| FR2709372B1 (fr) | 1998-05-22 |
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| FR2709372A1 (fr) | 1995-03-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990215 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |