JPS5961886A - 駆動回路 - Google Patents
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- JPS5961886A JPS5961886A JP58102956A JP10295683A JPS5961886A JP S5961886 A JPS5961886 A JP S5961886A JP 58102956 A JP58102956 A JP 58102956A JP 10295683 A JP10295683 A JP 10295683A JP S5961886 A JPS5961886 A JP S5961886A
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
- G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
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- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＡＣ（交流）プラズマ・ディスプレイ装置の導
体配列への駆動回路に関する。
体配列への駆動回路に関する。
従来のＡＣプラズマ・ディスプレイ装置ではガスの封入
されたパネル内面に平行な導体配列が対面して直交配置
され導体の交点がガス・セルを形成している。放電電圧
を加えてガス・セルを選択的にイオン化して、特定形状
や情報の視覚表示を発生できる。放電の際、セルは低レ
ベル保持信号と結合される聖霊荷電ＦＥを発生する。
されたパネル内面に平行な導体配列が対面して直交配置
され導体の交点がガス・セルを形成している。放電電圧
を加えてガス・セルを選択的にイオン化して、特定形状
や情報の視覚表示を発生できる。放電の際、セルは低レ
ベル保持信号と結合される聖霊荷電ＦＥを発生する。
プラズマ・ディスプレイ装置には、周期的電圧よりなり
、放電を保持するのに十分な周波数でガス・セルの放電
を維持する保持室Ｅ’を発生する回路が備えられている
。これにより、特許の形や情報が視覚表示として、現状
のま捷に保持される。
、放電を保持するのに十分な周波数でガス・セルの放電
を維持する保持室Ｅ’を発生する回路が備えられている
。これにより、特許の形や情報が視覚表示として、現状
のま捷に保持される。
護持電圧は、書込や消去動作全規制するためにも用いら
れる。護持電圧のピークは２００■程度である。
れる。護持電圧のピークは２００■程度である。
この島田保持信号の発生は、外部のプロセッサ又はコン
トローラからのディジタル論理信号に応答する低圧回路
により制御され、この論理信号はプラズマ装置で行なわ
せる動作に依る。保持信号と論理信号は電圧レベルがち
がうのでプラズマ装置全動作させるには、これらの間の
通信のだめの装置が必要である。例えば米国特許第３９
７３２５６号、第４０９７８５６号等は低圧と高圧の各
回路間の絶縁を保ちつつ、信号送受させるのにパルス・
トランスフォーマを用いている。このパルス・トランス
フォーマを低コストの半導体回路で代替することが望ま
れている。
トローラからのディジタル論理信号に応答する低圧回路
により制御され、この論理信号はプラズマ装置で行なわ
せる動作に依る。保持信号と論理信号は電圧レベルがち
がうのでプラズマ装置全動作させるには、これらの間の
通信のだめの装置が必要である。例えば米国特許第３９
７３２５６号、第４０９７８５６号等は低圧と高圧の各
回路間の絶縁を保ちつつ、信号送受させるのにパルス・
トランスフォーマを用いている。このパルス・トランス
フォーマを低コストの半導体回路で代替することが望ま
れている。
プラズマ装置における一問題は、保持電圧等のスイッチ
ングする波形の変位時間を制御することである。低い変
化率で変位時間を制御する技術は既にあるが、変化率と
電圧が増大するとこれは急激に困難化する。プラズマ装
置の駆動回路に高出力の垂直フィールド効果トランジス
タ（ＶＦＥＴ）を用いている時には、特に困難になる。
ングする波形の変位時間を制御することである。低い変
化率で変位時間を制御する技術は既にあるが、変化率と
電圧が増大するとこれは急激に困難化する。プラズマ装
置の駆動回路に高出力の垂直フィールド効果トランジス
タ（ＶＦＥＴ）を用いている時には、特に困難になる。
高出力ＶＦＥＴは広いバンド幅特性を示し、それらのゲ
ート駆動回路が更に高い周波数特性を持っていないと発
振する傾向をもつ、ＶＦＥＴは更に高い入力キャパシタ
ンス（ｆｌＪえば１２００ｐＦ ）を持ち、低インピー
ダンスの駆動回路の使用を要する。又、装置間の利得の
相違もあり、同じ出力変化率を得るためには、個々の装
置によって別々のゲート・ソース間入力を必要とする。
ート駆動回路が更に高い周波数特性を持っていないと発
振する傾向をもつ、ＶＦＥＴは更に高い入力キャパシタ
ンス（ｆｌＪえば１２００ｐＦ ）を持ち、低インピー
ダンスの駆動回路の使用を要する。又、装置間の利得の
相違もあり、同じ出力変化率を得るためには、個々の装
置によって別々のゲート・ソース間入力を必要とする。
従来のプラズマ装置駆動回路は変化時間即ち保持電圧等
スイッチ波形の立上りと下シの制御には大した関心を払
っていなかった。変位時間の高速化のみ考えていた。大
型のプラズマ装置では高速の変位時間は素子内での大電
流をひき起す。スイッチ波形の変位時間を固定した時間
或は固定した変化率に制御することが望捷しい。
スイッチ波形の立上りと下シの制御には大した関心を払
っていなかった。変位時間の高速化のみ考えていた。大
型のプラズマ装置では高速の変位時間は素子内での大電
流をひき起す。スイッチ波形の変位時間を固定した時間
或は固定した変化率に制御することが望捷しい。
本発明の目的は、コストの安い半導体回路を用いて、ス
イッチ波形の変位時間が一定時間又は−示度化率に制御
され、高圧パルス回路を低圧制御回路から隔離するのに
トランスフォーマヲ用いずに、ディジタル信号を低電圧
制御回路にその遊動的な境界をこえて伝達する、改良さ
れたプラズマ・ディスプレイ装置駆動回路を提供するこ
とである。
イッチ波形の変位時間が一定時間又は−示度化率に制御
され、高圧パルス回路を低圧制御回路から隔離するのに
トランスフォーマヲ用いずに、ディジタル信号を低電圧
制御回路にその遊動的な境界をこえて伝達する、改良さ
れたプラズマ・ディスプレイ装置駆動回路を提供するこ
とである。
本発明においては、保持電圧波形の変位が一定の時間に
なるよう制御されたプラズマ装置駆動回路が提供される
。変位時間は回路が動作中変動する電工変化から独立し
て一定時間に規定される。
なるよう制御されたプラズマ装置駆動回路が提供される
。変位時間は回路が動作中変動する電工変化から独立し
て一定時間に規定される。
ガス・セルへの保持電圧を作る為の出力スイッチとして
ＶＦＥＴが用いられる。ＶＦＥＴの一部のソースはＶＦ
ＥＴが使用されない時に、上下に浮動（フロート）シ、
そのゲートはＶＦＥＴの不使用時にそれらのソースに接
続されたま捷である。ｖＦＢＴを駆動するのに用いられ
ている低電圧回路も、ソース電位につれて浮動する。
ＶＦＥＴが用いられる。ＶＦＥＴの一部のソースはＶＦ
ＥＴが使用されない時に、上下に浮動（フロート）シ、
そのゲートはＶＦＥＴの不使用時にそれらのソースに接
続されたま捷である。ｖＦＢＴを駆動するのに用いられ
ている低電圧回路も、ソース電位につれて浮動する。
外部コントローラやプロセッサからのディジタル論理信
号を、浮動性の低電圧駆動回路に通すため従来使われて
きたトランスフォーマはコストノ低い半導体回路により
置きかえられた。この方式により、トランスフォーマな
しに、高圧部分の境界をこえて論理信号が低圧駆動回路
に送られる。
号を、浮動性の低電圧駆動回路に通すため従来使われて
きたトランスフォーマはコストノ低い半導体回路により
置きかえられた。この方式により、トランスフォーマな
しに、高圧部分の境界をこえて論理信号が低圧駆動回路
に送られる。
本発明の曲の形態は、保持電圧波形の変位時間が一定の
変化率に制御された形式である。
変化率に制御された形式である。
第１図において、本発明の駆動回路２０は、外部コント
ローラ１１又は池のプロセッサ（凹路）からディジタル
論理信号（主としてＴ ’ｌ’ Ｌレベル）を受けるだ
めのスイッチ回路１２を有する。これら論理回路はプラ
ズマ装置の保持動作の制御にのみ用いられる。プラズマ
装置で表示する情報を与、えるものではない。
ローラ１１又は池のプロセッサ（凹路）からディジタル
論理信号（主としてＴ ’ｌ’ Ｌレベル）を受けるだ
めのスイッチ回路１２を有する。これら論理回路はプラ
ズマ装置の保持動作の制御にのみ用いられる。プラズマ
装置で表示する情報を与、えるものではない。
スイッチ回路１２は論理信号をうけその情報を制御回路
１３に流す。ＶＦＥＴ １４からセル１６に与えられる
保持波形の変位時間を決めるのは制御回路１３である。
１３に流す。ＶＦＥＴ １４からセル１６に与えられる
保持波形の変位時間を決めるのは制御回路１３である。
制御回路１３はＶＦＥＴ１４のゲートヲ駆動する低電圧
ゲート駆動回路と、電流源と、低電圧ゲート駆動回路を
高圧源１５から隔離するゲート隔離回路からなる。これ
らの機能は後に第６図〜第７図により詳述する。
ゲート駆動回路と、電流源と、低電圧ゲート駆動回路を
高圧源１５から隔離するゲート隔離回路からなる。これ
らの機能は後に第６図〜第７図により詳述する。
セル１６へＶＦＥＴ出力１４から送られる保持波形の１
例が第２図にみられる。米国特許第４２６３５３４号に
も示されているように、プラズマ・パネルで使える特性
で２００ｖのＶＦＥＴはなかなか得られない。そこでピ
ークからピークまでで２００ｖの波形ｋ ’ｆｌるため
に各段１００ｖのＶＦＥＴで２段にして回路全設計しな
ければならない。第１の段が第２図の波形で点１７から
点１８迄ピークからピークで１００の幅で動く。第１の
段の出力が第２の段の入力に接続され、第２の段が第２
図の点１８から点１９迄の１００ｖから２００■の幅を
与える。合計してこの２段回路がピークからピークで２
００ｖの波形を作る。
例が第２図にみられる。米国特許第４２６３５３４号に
も示されているように、プラズマ・パネルで使える特性
で２００ｖのＶＦＥＴはなかなか得られない。そこでピ
ークからピークまでで２００ｖの波形ｋ ’ｆｌるため
に各段１００ｖのＶＦＥＴで２段にして回路全設計しな
ければならない。第１の段が第２図の波形で点１７から
点１８迄ピークからピークで１００の幅で動く。第１の
段の出力が第２の段の入力に接続され、第２の段が第２
図の点１８から点１９迄の１００ｖから２００■の幅を
与える。合計してこの２段回路がピークからピークで２
００ｖの波形を作る。
変位時間とは、ここでは立上シ時間又は下り時間を意味
する。本発明によって制御される立上り時間は各段の立
上り時間で、即ち第１の段での０〜１００Ｖと第２の段
での１００〜２００の立上り時間である。この立上り時
間はその波形において最大値の１０係のところから９０
係の高さに至る迄の時間である。同様に本願にいう下り
時間は各段の下り時間で、振幅最大値の９０係から１０
係になる迄の時間である。
する。本発明によって制御される立上り時間は各段の立
上り時間で、即ち第１の段での０〜１００Ｖと第２の段
での１００〜２００の立上り時間である。この立上り時
間はその波形において最大値の１０係のところから９０
係の高さに至る迄の時間である。同様に本願にいう下り
時間は各段の下り時間で、振幅最大値の９０係から１０
係になる迄の時間である。
立上り端と下降端とは、信号のそれぞれ前端の立上り部
分と＠端の下り部分を示す。立上り端は波形の最下点か
ら最高点に至る部分をいい、下降端は最高点から最下点
に至る部分である。立」二り端は正の傾きをもち、下降
端は負の傾きをもつ。
分と＠端の下り部分を示す。立上り端は波形の最下点か
ら最高点に至る部分をいい、下降端は最高点から最下点
に至る部分である。立」二り端は正の傾きをもち、下降
端は負の傾きをもつ。
第６図はスイッチング波形の下り時間を一定時間に制御
する回路の計画図である。ＶＦＥＴ ２６の電源は接地
電位に、ドレインは出力端子２８に核続されている。ト
ランジスタ２５のベー スが低電位の時は、トランジス
タ２３がオンになり、ＶＦＥＴ２６のゲートを駆動し、
この装置をオンにする。トランジスタ２５０ベースが高
電位になるとオンになり、トランジスタ２６のベースが
ほぼ接地電位に下げられオフにされ、ＶＦＥＴ２６のケ
ートへの駆動電流を外しこれもオフになる。スイッチ２
７は第８図の回路への接続で後に述べる。
する回路の計画図である。ＶＦＥＴ ２６の電源は接地
電位に、ドレインは出力端子２８に核続されている。ト
ランジスタ２５のベー スが低電位の時は、トランジス
タ２３がオンになり、ＶＦＥＴ２６のゲートを駆動し、
この装置をオンにする。トランジスタ２５０ベースが高
電位になるとオンになり、トランジスタ２６のベースが
ほぼ接地電位に下げられオフにされ、ＶＦＥＴ２６のケ
ートへの駆動電流を外しこれもオフになる。スイッチ２
７は第８図の回路への接続で後に述べる。
ＶＦＥＴ２６のゲートを駆動するため用いる電流は高圧
電源Ｖｓ（例１００Ｖ）とほぼ接地電位との間に接続さ
れた抵抗２１からなる電流源から得られる。高圧電源Ｖ
ｓＯ値は変動することが多いので電流源の値も変動する
。抵抗２１の第２の端子はトランジスタ２３のベースに
接続され、このためこの端子がトランジスタ２３０ベー
ス・エミッタ間電圧とＶＦＥＴ２乙のトランスコンダク
タンスｇｍに依る成る（直との和だけ、接地電位より高
くなる。ＶＦＥＴ２６のｇｍが変れば、ゲート・ソース
間電圧も変る。ｇｍはＶＦＥＴ２乙の利得であり、ゲー
ト・ソース電圧に依存する項を含む。ゲート・ソース電
圧が変ると抵抗２１の両端の電圧が変シ、そこ金変れる
電流も変る。１゜Ｏｖ等の高圧源に比べればこの変動は
無視できる。
電源Ｖｓ（例１００Ｖ）とほぼ接地電位との間に接続さ
れた抵抗２１からなる電流源から得られる。高圧電源Ｖ
ｓＯ値は変動することが多いので電流源の値も変動する
。抵抗２１の第２の端子はトランジスタ２３のベースに
接続され、このためこの端子がトランジスタ２３０ベー
ス・エミッタ間電圧とＶＦＥＴ２乙のトランスコンダク
タンスｇｍに依る成る（直との和だけ、接地電位より高
くなる。ＶＦＥＴ２６のｇｍが変れば、ゲート・ソース
間電圧も変る。ｇｍはＶＦＥＴ２乙の利得であり、ゲー
ト・ソース電圧に依存する項を含む。ゲート・ソース電
圧が変ると抵抗２１の両端の電圧が変シ、そこ金変れる
電流も変る。１゜Ｏｖ等の高圧源に比べればこの変動は
無視できる。
この電流源からの電流はトランジスタ２３のベースとキ
ャパシタ２２により分割される。出力点２８が接地に近
づくと、キャパシタ２２はトランジスタ２６のベースか
らより多くの電流を引き出す。こうして、キャパシタ２
２を流れる電流は、ＶＦＥＴ２６のゲートに送られる駆
動電流の量を規制するフィードバック制御として働らく
。このフィードバック電流は、キャパシタ２２の１直Ｃ
に電圧の時間変化率を乗じたものに等しく、即ちＩ＝Ｃ
トそである。
ャパシタ２２により分割される。出力点２８が接地に近
づくと、キャパシタ２２はトランジスタ２６のベースか
らより多くの電流を引き出す。こうして、キャパシタ２
２を流れる電流は、ＶＦＥＴ２６のゲートに送られる駆
動電流の量を規制するフィードバック制御として働らく
。このフィードバック電流は、キャパシタ２２の１直Ｃ
に電圧の時間変化率を乗じたものに等しく、即ちＩ＝Ｃ
トそである。
キャパシタ２２の値Ｃは一定である。供給される電流は
電源電圧ＶＳの関数で、抵抗２１のＲｆｉ ｆｒ−Ｒと
してＶ ｓ ／ Ｒである。トランジスタ２６の利得は
極めて高く選ばれているので、トランジスタ２６に送ら
ｈるベース電流値は、キャパシタ２２により流される電
流に比べて小さい。良く近似できる形は、抵抗２１の電
流がキャパシタ２２を流れる電流と等しい形である。上
記の式で抵抗２１の電流値を置換すると、Ｖｓ／Ｒ＝Ｃ
−となる。
電源電圧ＶＳの関数で、抵抗２１のＲｆｉ ｆｒ−Ｒと
してＶ ｓ ／ Ｒである。トランジスタ２６の利得は
極めて高く選ばれているので、トランジスタ２６に送ら
ｈるベース電流値は、キャパシタ２２により流される電
流に比べて小さい。良く近似できる形は、抵抗２１の電
流がキャパシタ２２を流れる電流と等しい形である。上
記の式で抵抗２１の電流値を置換すると、Ｖｓ／Ｒ＝Ｃ
−となる。
ｔ
ここでｄｖがＶｓの全範囲での変°位を示すとするとｄ
ｖ ＝ Ｖ ｓとなりｄｔ＝Ｒｘｃとなる。（ｌｔｆ
、出力電圧の立上り時間がその回路が受ける電圧の変動
直に対して独立した一定時間にセットされた。
ｖ ＝ Ｖ ｓとなりｄｔ＝Ｒｘｃとなる。（ｌｔｆ
、出力電圧の立上り時間がその回路が受ける電圧の変動
直に対して独立した一定時間にセットされた。
第４図は第６図の下降時間制御回路の改変形式で、外部
プロセッサ等からターミナル３１を介してディジタル論
理信号をうけとるスイッチング回路１２全有している。
プロセッサ等からターミナル３１を介してディジタル論
理信号をうけとるスイッチング回路１２全有している。
ｌ・ランジスタロ４．６５は第３図のトランジスタ２３
．２５と同じ働うキヲし、抵抗４６、キャパシタ４２は
抵抗２１、キャパシタ２２と同じ働らきをする。トラン
ジスタ３４の利得は小さくなりがちなので、その利得全
ブーストスるためトランジスタ３６が付加されている。
．２５と同じ働うキヲし、抵抗４６、キャパシタ４２は
抵抗２１、キャパシタ２２と同じ働らきをする。トラン
ジスタ３４の利得は小さくなりがちなので、その利得全
ブーストスるためトランジスタ３６が付加されている。
この方式で、この装置をオンにするために十分な電流が
ＶＦ ＥＴ ３０のゲートに供給される。
ＶＦ ＥＴ ３０のゲートに供給される。
ＶＦＥＴ ３０のソースは出力ターミナル４５である。
はぼ電源電圧ｖｓを持つキャパシタ４４と抵抗４６は、
ｖｓを抵抗４６のｔ直で割った直の電流源を作る。実際
には、抵抗４６はターミナルの１つをキャパシタ４４に
接続され、他のターミナルをトランジスタ６６のベース
に接続され、このベースが抵抗４６の電圧の基漁点にな
る、。スイッチ２９はｒ＋ｏ、の回路への接続のためで
、これは後に第８図に関して説明する。
ｖｓを抵抗４６のｔ直で割った直の電流源を作る。実際
には、抵抗４６はターミナルの１つをキャパシタ４４に
接続され、他のターミナルをトランジスタ６６のベース
に接続され、このベースが抵抗４６の電圧の基漁点にな
る、。スイッチ２９はｒ＋ｏ、の回路への接続のためで
、これは後に第８図に関して説明する。
第４あのスイッチング回路１２は、共通ベース形式で接
続されたインバータ６２とトランジスタ３３からなシ、
装置が不使用の際にはＶＦＥＴ３０のソースは浮動する
。この浮動は０ポル）、！：ＶＢボルトの間で起り、こ
の時ＶＦＥＴ ３０を駆動する制御回路も浮動する。そ
こで、ディジタル論理信号は浮動の境界をこえて伝達さ
れねばならない。
続されたインバータ６２とトランジスタ３３からなシ、
装置が不使用の際にはＶＦＥＴ３０のソースは浮動する
。この浮動は０ポル）、！：ＶＢボルトの間で起り、こ
の時ＶＦＥＴ ３０を駆動する制御回路も浮動する。そ
こで、ディジタル論理信号は浮動の境界をこえて伝達さ
れねばならない。
この例ではインバータが用いられているが、入力３１に
ディジタル信号を受けるのにはどんな論理ゲートでも用
い得る。
ディジタル信号を受けるのにはどんな論理ゲートでも用
い得る。
トランジスタ３３は、ディジタル論理信号（例、接地を
基漁にしたＴＴＬレベル）を浮動する立」二９時間制御
回路に送るだめのスイッチング電流源として働らく。高
いレベルの信号がインノく一タ６２のターミナル３１に
印加さｆｌ−ると、トランジスタろ６がオンになる、こ
れは次に、トランジスタ３５をオフにし、抵抗５９の十
分な電流をトランジスタ３４のベースに向け、−装置を
オンにする。
基漁にしたＴＴＬレベル）を浮動する立」二９時間制御
回路に送るだめのスイッチング電流源として働らく。高
いレベルの信号がインノく一タ６２のターミナル３１に
印加さｆｌ−ると、トランジスタろ６がオンになる、こ
れは次に、トランジスタ３５をオフにし、抵抗５９の十
分な電流をトランジスタ３４のベースに向け、−装置を
オンにする。
これにより、装置をオンにするのに十分外駆動電流がＶ
ＦＥＴ３０のゲートに与えられる。
ＦＥＴ３０のゲートに与えられる。
第５図は、スイッチ波形の下降端金一定の変化率に制御
する回路の計画図である。ＶＦＥＴ５１のソースは接地
電位に接続され、ドレインは出力ターミナル５７として
働らく。トランジスタ５５０ベースが低く保たれている
際、トランジスタ５４がオンになり、ＶＦＥＴ５１のゲ
ートを駆動しオンにする、トランジスタ５５０ベースが
高レベルになるとこれはオンになる。これによりトラン
ジスタ５４のベースはほぼ接地電位に引き下げられトラ
ンジスタ５４はオフになり、ＶＦＥＴ５１のゲートへの
駆動電流はなくなる。変化率ｄｖは、ｄｔ ターミナル５７での出力電圧の時間当９変化値であり、
ＶＦＥＴ５１のゲート駆動回路へのフィードバック電流
全キャパシタ５６の１直で割ったものに等しい。ＶＦＥ
Ｔ５１への駆動電流は定電流源５２から与えられる。キ
ャパシタ５６の１直は固定している。ＶＦＥＴ５１のゲ
ート制御回路に与えら几る電流の直は一定なので、変化
率ｄｖは一定ｔ である。これは、出力電圧、１１］ち保持電圧の下降端
が一定の変化率において制御されることを意味する。こ
うして、下降端も一定の変化率に固定され、出力電ＩＥ
直が変っても一定の傾斜を持つ。ｄｖの増分はｄｔの増
分で相殺され一定のＬヱ値が保ｔ たれる。
する回路の計画図である。ＶＦＥＴ５１のソースは接地
電位に接続され、ドレインは出力ターミナル５７として
働らく。トランジスタ５５０ベースが低く保たれている
際、トランジスタ５４がオンになり、ＶＦＥＴ５１のゲ
ートを駆動しオンにする、トランジスタ５５０ベースが
高レベルになるとこれはオンになる。これによりトラン
ジスタ５４のベースはほぼ接地電位に引き下げられトラ
ンジスタ５４はオフになり、ＶＦＥＴ５１のゲートへの
駆動電流はなくなる。変化率ｄｖは、ｄｔ ターミナル５７での出力電圧の時間当９変化値であり、
ＶＦＥＴ５１のゲート駆動回路へのフィードバック電流
全キャパシタ５６の１直で割ったものに等しい。ＶＦＥ
Ｔ５１への駆動電流は定電流源５２から与えられる。キ
ャパシタ５６の１直は固定している。ＶＦＥＴ５１のゲ
ート制御回路に与えら几る電流の直は一定なので、変化
率ｄｖは一定ｔ である。これは、出力電圧、１１］ち保持電圧の下降端
が一定の変化率において制御されることを意味する。こ
うして、下降端も一定の変化率に固定され、出力電ＩＥ
直が変っても一定の傾斜を持つ。ｄｖの増分はｄｔの増
分で相殺され一定のＬヱ値が保ｔ たれる。
第６図は、第５あの下降端制御回路の変形しｌで外部プ
ロセッサ等からのディジタル論理信号音うけるスイッチ
ング回路１２を有している。トランジスタ７３．７８は
第５図のトランジスタ５４．５５と同様に働らき、ＶＦ
ＥＴ６１のゲートに十分な電流を流しオンにする。ＶＦ
ＥＴ６１のソースは出力ターミナル６２である。第６図
のスイッチング回路１２の働らきは第４図についてした
説明と同じである。
ロセッサ等からのディジタル論理信号音うけるスイッチ
ング回路１２を有している。トランジスタ７３．７８は
第５図のトランジスタ５４．５５と同様に働らき、ＶＦ
ＥＴ６１のゲートに十分な電流を流しオンにする。ＶＦ
ＥＴ６１のソースは出力ターミナル６２である。第６図
のスイッチング回路１２の働らきは第４図についてした
説明と同じである。
第６図の回路は、第４図にて用いられた電流源とは異る
定電流源（Ｖｃｃ）ｉ有する。トランジスタ７８がオン
になると（ＶＦＥＴ６１’５オフに保ち）、ＶＦＥＴ６
１のソースが接地であるので、キャパシタ６８はダイオ
ード６７．７２’ｚブトして、Ｖｃ＋・からダイオード
６７．７２の電位降下とトランジスタ７８の飽和電圧を
減じた百のＤＣレベルに充電される。トランジスタ７３
がオンになると、キャパシタ６８の電荷がトランジスタ
７３のエミッタにより駆動さ九、抵抗６９の電流はキャ
パシタ６８の電子用くトランジスタ７７のベース・エミ
ッタ電圧足すトランジスタ７３のベース・エミッタ電圧
側る抵抗６９の直となる。トランジスタフ３と７７のベ
ース・エミッタ電圧はほぼ等しいから、これはキャパシ
タ６８の電圧を抵抗６９の直で除した値となる。この方
法で、一定電流源が作られる。
定電流源（Ｖｃｃ）ｉ有する。トランジスタ７８がオン
になると（ＶＦＥＴ６１’５オフに保ち）、ＶＦＥＴ６
１のソースが接地であるので、キャパシタ６８はダイオ
ード６７．７２’ｚブトして、Ｖｃ＋・からダイオード
６７．７２の電位降下とトランジスタ７８の飽和電圧を
減じた百のＤＣレベルに充電される。トランジスタ７３
がオンになると、キャパシタ６８の電荷がトランジスタ
７３のエミッタにより駆動さ九、抵抗６９の電流はキャ
パシタ６８の電子用くトランジスタ７７のベース・エミ
ッタ電圧足すトランジスタ７３のベース・エミッタ電圧
側る抵抗６９の直となる。トランジスタフ３と７７のベ
ース・エミッタ電圧はほぼ等しいから、これはキャパシ
タ６８の電圧を抵抗６９の直で除した値となる。この方
法で、一定電流源が作られる。
第７図の回路は第６図の回路の変形で、低電圧ゲート制
御回路を高子電源からはなす、ゲート制御隔離回路を有
する。ＶＦＥＴ８２のドレインは出力ターミナル９３で
ある。スイッチ９２がｖＳ位置にあると、ダイオード８
７が逆バイアスされ、高圧Ｖｓと、トランジスタ８３．
８４．８５からなる低田駆動回路及び電源Ｖｓとトラン
ジスタ８４のベースの間に接続された抵抗８１からなる
電流源との間の隔離をする。この時、ＶＦＥＴ８２をオ
フに医つことが望ましく、これはＶＦＥＴ８２のゲート
ヲそれがオンになる電圧にならないよう医つことを要す
る。ＶＦＥＴ８２のゲート電圧はそのソースの電圧、ト
ランジスタ８９のベース・エミッタ電圧、抵抗９１の電
圧の和である。この中で制御できる項目は、抵抗９１の
電圧である。
御回路を高子電源からはなす、ゲート制御隔離回路を有
する。ＶＦＥＴ８２のドレインは出力ターミナル９３で
ある。スイッチ９２がｖＳ位置にあると、ダイオード８
７が逆バイアスされ、高圧Ｖｓと、トランジスタ８３．
８４．８５からなる低田駆動回路及び電源Ｖｓとトラン
ジスタ８４のベースの間に接続された抵抗８１からなる
電流源との間の隔離をする。この時、ＶＦＥＴ８２をオ
フに医つことが望ましく、これはＶＦＥＴ８２のゲート
ヲそれがオンになる電圧にならないよう医つことを要す
る。ＶＦＥＴ８２のゲート電圧はそのソースの電圧、ト
ランジスタ８９のベース・エミッタ電圧、抵抗９１の電
圧の和である。この中で制御できる項目は、抵抗９１の
電圧である。
抵抗館の低い抵抗の両端の電圧を低くして、ＶＦＥＴ’
８２’！にオフに保つのに十分カ程度にすることは不可
能に近い。ダイオード８Ｂは逆バイアスされているので
、抵抗９１中の電流はトランジスタ８９のベース電流が
殆んどすべてである。エミッタ電流は利得とベース電流
の積であるから、抵抗９１の電圧は、トランジスタ８９
のエミッタ電流×抵抗９１の値÷利得である。トランジ
スタ８９の利得を十分大きくすれば、抵抗９１の１直を
不可能な程小さくしなくても、その電圧を低レベルに保
てる。
８２’！にオフに保つのに十分カ程度にすることは不可
能に近い。ダイオード８Ｂは逆バイアスされているので
、抵抗９１中の電流はトランジスタ８９のベース電流が
殆んどすべてである。エミッタ電流は利得とベース電流
の積であるから、抵抗９１の電圧は、トランジスタ８９
のエミッタ電流×抵抗９１の値÷利得である。トランジ
スタ８９の利得を十分大きくすれば、抵抗９１の１直を
不可能な程小さくしなくても、その電圧を低レベルに保
てる。
スイッチ９２が接地位置にあると、ダイオード８７．８
８が順バイアスされ、トランジスタ８９がオフにさ八る
。この時、この回路は第６図の回路のように働らく。
８が順バイアスされ、トランジスタ８９がオフにさ八る
。この時、この回路は第６図の回路のように働らく。
第８図はピークからビークＩＩｆ２０［］’ｙの保持電
圧に一定の立上り時間を与える駆動システムを示す。こ
のシステムは第６図、第４図、第７図の回路を包括して
いる。
圧に一定の立上り時間を与える駆動システムを示す。こ
のシステムは第６図、第４図、第７図の回路を包括して
いる。
当初、回路１１０．１３０がオフで、回路１２０１．１
４０がオンである。この時、ライン９６が接地に引下げ
られる。キャパシタ９４０両端は１００ボルトで、ライ
ン９７ば１００ボルトにある。
４０がオンである。この時、ライン９６が接地に引下げ
られる。キャパシタ９４０両端は１００ボルトで、ライ
ン９７ば１００ボルトにある。
プラズマ・セルへの出力であるライン９５は接地電位に
ある。回路１２０がオフで、回路１１０がオンになると
、ライン９６は１００ボルトになり、キャパシタ９４の
上１則のライン９７が２００ボルトに上がる。ライン９
７は回路１６０への２００ボルト電源となる。すると、
ライン９５がセルに１００ボルトヲ与える。回路１４０
がオフ、回路１３０がオンになった時、ライン９５は２
００ポル）ｋセルに与える。このようにして、第８図の
回路は、０〜１００ボルトの出力信号を出す第１の段と
、この段の出力に基準ヲおいて０〜１００ボルトの出力
信号を出す第２の段を有し、出力ライン９５に０〜２０
０ボルトの接地を基糸にした電１１’を発生しガス・セ
ルに与える。
ある。回路１２０がオフで、回路１１０がオンになると
、ライン９６は１００ボルトになり、キャパシタ９４の
上１則のライン９７が２００ボルトに上がる。ライン９
７は回路１６０への２００ボルト電源となる。すると、
ライン９５がセルに１００ボルトヲ与える。回路１４０
がオフ、回路１３０がオンになった時、ライン９５は２
００ポル）ｋセルに与える。このようにして、第８図の
回路は、０〜１００ボルトの出力信号を出す第１の段と
、この段の出力に基準ヲおいて０〜１００ボルトの出力
信号を出す第２の段を有し、出力ライン９５に０〜２０
０ボルトの接地を基糸にした電１１’を発生しガス・セ
ルに与える。
第１図は本発明のプラズマ・パネル・ディスプレイ駆動
装置の計画図、第２図は本発明にて得られる波形の図、
第６図から第８図は本発明のプラズマ・セル駆動波形の
立上り又は下降時間を制御する１回路の実施例全示す図
である。 １１・・・・外部プロセッサ、１２・・・・スイッチン
グ回路、１３・・・・制御回路、１４・・・・ＶＦＥＴ
出力、１５・・・・高圧源、１６・・・・プラズマ・セ
／ｌｚ。 ２２．４４．５３．６８・・・・キャパシタ、２１．３
９．６９．８１．９１・・・・抵抗、３０，５１．６１
．８２・・・・ＶＦＥＴ、２３．２５．３３．６４．３
５．３６．５４．５５．６３．７３．７７．７８．８３
．８４．８５．８９・・・・トランジスタ。 出願人 インターテシｙル・ビジネス・マンーンズ・
コーポレー／ヨン代理人 弁理士 山 本
仁 朗（外１名〕 １ し−−−−一一−−−−−−−−− ＦＩＧ、 Ｉ ＦＩＧ ２ ＦＩＧ、４
装置の計画図、第２図は本発明にて得られる波形の図、
第６図から第８図は本発明のプラズマ・セル駆動波形の
立上り又は下降時間を制御する１回路の実施例全示す図
である。 １１・・・・外部プロセッサ、１２・・・・スイッチン
グ回路、１３・・・・制御回路、１４・・・・ＶＦＥＴ
出力、１５・・・・高圧源、１６・・・・プラズマ・セ
／ｌｚ。 ２２．４４．５３．６８・・・・キャパシタ、２１．３
９．６９．８１．９１・・・・抵抗、３０，５１．６１
．８２・・・・ＶＦＥＴ、２３．２５．３３．６４．３
５．３６．５４．５５．６３．７３．７７．７８．８３
．８４．８５．８９・・・・トランジスタ。 出願人 インターテシｙル・ビジネス・マンーンズ・
コーポレー／ヨン代理人 弁理士 山 本
仁 朗（外１名〕 １ し−−−−一一−−−−−−−−− ＦＩＧ、 Ｉ ＦＩＧ ２ ＦＩＧ、４
Claims (1)
- プラズマ・セルを有するプラズマ・パネル・ディスプレ
イ装置に駆動電流を供給する駆動回路において、上記セ
ルにパルス波形電圧を供給するためのＶＦ、ＥＴスイッ
チと、上記ＶＦＥＴスイッチに高電圧を供給する電源と
、上記ＶＦＥＴスイッチのソース電位に基準電位をとっ
た回路で上記パルス波形電圧の変位時間を一定になるよ
う制御する制御回路と、ディジタル論理信号を受は上記
制御回路を駆動し一定の変位時間を有するパルス波形電
圧を上記セルに供給するスイッチング装置とよシなる駆
動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43186482A | 1982-09-30 | 1982-09-30 | |
| US431864 | 1982-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961886A true JPS5961886A (ja) | 1984-04-09 |
| JPH0377997B2 JPH0377997B2 (ja) | 1991-12-12 |
Family
ID=23713777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58102956A Granted JPS5961886A (ja) | 1982-09-30 | 1983-06-10 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0106942A3 (ja) |
| JP (1) | JPS5961886A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426732B1 (en) | 1997-05-30 | 2002-07-30 | Nec Corporation | Method of energizing plasma display panel |
| US7468714B2 (en) | 1998-09-04 | 2008-12-23 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571527A (en) * | 1982-09-30 | 1986-02-18 | International Business Machines Corporation | VFET Driving circuits for plasma panel display systems |
| JP2902019B2 (ja) * | 1989-12-05 | 1999-06-07 | 日本放送協会 | 気体放電表示パネルの駆動方法および装置 |
| KR100271481B1 (ko) * | 1993-08-25 | 2000-11-15 | 김순택 | 플라즈마 표시판넬의 음극 구동회로 |
| JP2891280B2 (ja) * | 1993-12-10 | 1999-05-17 | 富士通株式会社 | 平面表示装置の駆動装置及び駆動方法 |
| US5929656A (en) * | 1997-05-16 | 1999-07-27 | Motorola, Inc. | Method and apparatus for driving a capacitive display device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171635A (en) * | 1974-12-18 | 1976-06-21 | Fujitsu Ltd | Gasuhodenpaneruno kudohoshiki |
| JPS51115734A (en) * | 1975-04-03 | 1976-10-12 | Fujitsu Ltd | Gas electricity discharge panel drive method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4180762A (en) * | 1978-05-05 | 1979-12-25 | Interstate Electronics Corp. | Driver circuitry for plasma display panel |
| US4200822A (en) * | 1978-05-15 | 1980-04-29 | Owens-Illinois, Inc. | MOS Circuit for generating a square wave form |
| DE3176916D1 (en) * | 1980-07-07 | 1988-11-24 | Interstate Electronics Corp | Plasma display panel drive |
-
1983
- 1983-06-10 JP JP58102956A patent/JPS5961886A/ja active Granted
- 1983-07-07 EP EP83106653A patent/EP0106942A3/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171635A (en) * | 1974-12-18 | 1976-06-21 | Fujitsu Ltd | Gasuhodenpaneruno kudohoshiki |
| JPS51115734A (en) * | 1975-04-03 | 1976-10-12 | Fujitsu Ltd | Gas electricity discharge panel drive method |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7468714B2 (en) | 1998-09-04 | 2008-12-23 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7649511B2 (en) | 1998-09-04 | 2010-01-19 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7652643B2 (en) | 1998-09-04 | 2010-01-26 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7683859B2 (en) | 1998-09-04 | 2010-03-23 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7701418B2 (en) | 1998-09-04 | 2010-04-20 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7701417B2 (en) | 1998-09-04 | 2010-04-20 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7705807B2 (en) | 1998-09-04 | 2010-04-27 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7724214B2 (en) | 1998-09-04 | 2010-05-25 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7728793B2 (en) | 1998-09-04 | 2010-06-01 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7728794B2 (en) | 1998-09-04 | 2010-06-01 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7728795B2 (en) | 1998-09-04 | 2010-06-01 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377997B2 (ja) | 1991-12-12 |
| EP0106942A2 (en) | 1984-05-02 |
| EP0106942A3 (en) | 1985-05-02 |
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