KR960012793B1 - 반도체 메모리장치의 결함구제방법 및 그 회로 - Google Patents

Abstract

요약없음

Description

반도체 메모리장치의 결함구제방법 및 그 회로

제1도는 본 발명에 따른 결함구제회로를 가지는 메모리장치의 개략적 블럭도.

제2도는 제1도에 도시된 메모리블록의 일부를 상세히 보이는 도면.

제3도는 제1도에 도시한 테스트 제어회로(26)의 구체회로도.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 메모리장치 내부에서 발생된 결함을 구제하는 방법 및 그 회로에 관한 것이다.

일반적으로, 반도체 메모리장치가 고집적화되어감에 따라 결함이 발생될 가능성은 점점 높아지게 되고, 그에 따라 제조공정의 수율이 저하되는 문제점을 가지게 된다. 그래서 반도체 메모리장치가 고집적화됨에 따라 제조공정의 수율을 높일 목적으로, 결함이 발생된 메모리셀을 대체하기 위한 리던던트셀을 채용하여 왔다.

플립플롭(Fli-Fiop) 형태의 셀을 사용하는 스태이틱 메모리셀(static memory cell : 이하 스테이틱셀이라 함)을 가지고 있는 메모리장치에서는 리던던트셀을 채용한 메모리장치에서 결함이 발생된 메모리셀을 리던던트셀로 치환하는 과정이외에 결함셀의 DC결함을 제거해야 한다. 즉, 결함이 발생된 메모리셀을 리던던트셀로 치환함으로써 결함구제는 이루어지지만, 결함셀 내부에서 흐르는 직류전류에 의하여 불필요한 전류의 흐름이 발생되기 때문에 이를 제거하기 위해서는 상기 결함셀에 전원전압의 공급을 차단하는 동작이 반드시 필요하게 된다. 이러한 문제점을 해결하기 위한 종래 기술이 1988년 오사무 쿠라카미(Osamu Kurakami)에게 특허허여된 미합중국 특허번호 4,780,851호에 개시되어 있다.

스테이틱셀이 가지는 고유한 특징중의 하나는 동작대기전류(standby current)가 다른 종류의 메모리셀 예컨대 디램셀(DRAM cell)에 비하여 작다는 잇점이 있다. 동작대기전류는 메모리장치의 신뢰성을 결정하는 중요한 요소며, 더욱이, 저전력에서 동작가능하며 아울러 배터리동작시스템에 적합한 저전력소비형 메모리장치의 개발이 절실히 요구되는 추세에서 동작대기전류는 메모리장치의 품질을 좌우하는 커다란 요인이 된다. 따라서 대부분의 스테이틱셀 메모리장치에서는 동작대기전류 정격치를 제품규격으로 제시하고 있다. 상기한 오사무의 특허에 따르면 결함발생된 메모리셀의 치환 및 DC 결함은 제할 수 있지만, 동작대기전류의 불량 즉 과다한 동작대기전류를 소비하는 등의 문제점을 가진 메모리셀을 파악하기가 어렵고, 그에 따라 동작대기전류의 불량을 가진 메모리셀을 리던던트셀로 치환할 수 없다는 문제점을 가지고 있다.

따라서 본 발명의 목적은 동작대기전류결함을 제거할 수 있는 반도체 메모리장치의 결함구제방법 및 그 회로를 제공하는데 있다.

상기한 목적에 따라 본 발명은, 행방향으로 배열되며 워드라인을 공유하는 다수개의 스테이틱셀들로 이루어진 다수개의 메모리블록들로 구성된 메모리셀 어레이와, 상기 메모리블록에 일대일로 제공되며 메모리블록내에 위치하는 스테이틱셀들의 전원전압입력단에 공통접속되어 있는 전원전압공급선들을 가지는 반도체 메모리 장치에 있어서, 메모리장치 외부에서 인가되는 블록선택신호들을 받아들여 그 디코딩 결과를 블록선택신호로 출력하는 블록프리디코더와, 외부에서 인가되는 테스트 제어신호를 입력하는 테스트패드와, 상기 테스트 제어신호와 블록선택신호를 조합하여 선택된 메모리블록에 대응하는 전원전압선을 전원전압레벨로 충전하는 블록로우디코더를 더 구비하여, 테스트모드시 선택된 메모리블록에만 전원전압을 공급함을 특징으로 한다.

또한 본 발명은, 행방향으로 배열되며 워드라인을 공유하는 다수개의 스테이틱셀들로 이루어진 다수개의 메모리블록들로 구성된 메모리셀 어레이와, 상기 메모리블록에 일대일로 제공되며 메모리블록내에 위치하는 스테이틱셀들의 전원전압입력단에 공통접속되어 있는 전원전압공급선들을 가지는 반도체 메모리장치의 동작대기 전류 결함구제방법에 있어서, 테스트패드를 통하여 메모리장치 외부에서 테스트제어 신호를 인가하는 1과정과, 상기 테스트제어신호에 제어되어 메모리장치 외부에서 인가되는 블록선택신호들을 받아들여 그 디코딩 결과를 블록선택신호로 출력하는 제2과정과, 상기 블록선택신호와 테스트제어신호를 조합하여 선택된 메모리블록에 대응하는 전원전압선을 전원전압레벨로 충전하는 3과정과, 상기 선택된 메모리블록의 전원전압공급선과 접지전압 사이에 흐르는 전류를 측정하여 동작대기전류 결함을 판단하는 4과정과, 미리 설정된 규정치를 벗어나는 메모리블록의 전원전압공급선에 전원전압공급을 차단하는 5과정을 구비함을 특징으로 한다.

이하 본 발명의 전반적인 이해를 돕기 위하여, 첨부된 도면들을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.

제1도는 본 발명에 따른 결합구제회로를 가지는 반도체 메모리장치의 개략적 블럭도이다. 제1도를 참조하면, 메모리셀 어레이는 BK1∼BKi로 구겅되는 i개의 메모리블록들을 가지고 있다. 각 메모리블록은 미리 설정된 갯수의 메모리셀들을 가지며, 각각에 일대일로 제공되는 공통전압선 Vcc를 통하여 전원전압을 인가받는다.

제2도는 제1도에 도시된 메모리블록의 일부를 상세히 보이는 도면이다. 제2도를 참조하면 스테이틱셀은, 전원전압선 Vcc와 데이타 저장노드 N1, N2에 각각 접속되어 있는 로드저항 R1, R2와, 서로 래치되도록 게이트 단자가 상대방의 데이타 저장 노드에 접속되며 각각의 채널이 상기 데이타저장노드와 접지전압선에 접속된 구동트랜지스터 T1, T2 및, 데이타저장노드 N1 및 N2와 비트라인쌍 BL 및에 각각 채널이 접속되고 게이트단자가 워드라인에 공통제어되는 2개의 전달 트랜지스터 T3, T4로 구성되어 있다. 상기 전원전압선 Vcc는 행방향으로 배열된 2개의 스테이틱 셀군들에 전원전압을 공급하고 있다.

다시 제1도로 돌아가서, 각 블록들을 선택하기 위한 블록선택 어드레스를 Ai가 어드레스버퍼(12)에 입력된다. 어드레스버퍼(12)는 제어신호 Mi가 로우레벨로 입력될 때에 활성화되어 브록어드레스들을 받아들여 정형된 어드레스신호 Ai 및를 블록프리디코더(14)에 출력한다. 블록프리디코더(14)는 입력되는 어드레스신호들을 조합하여 블록선택신호들를 블록디코더(16)에 출력한다. 블록디코더(16)는 상기 블록선택신호에 의해 어느 하나가 로우신호를 출력하는 i개의 난드게이트(18)와, 각 난드게이트(18)의 출력노드에 접속된 인버터들(20)과, 테스트패드(22)를 통하여 인가되는 테스트제어신호 øTE를 각각의 제1입력단자에 공통입력하고 상기 인버터들(120)의 출력을 각각의 제2입력단자에 입력하는 i개의 난드게이트들(24)로 구성되어 있다. 상기 난드게이트들(24) 각각의 출력은 대응하는 퓨즈 f1∼fi를 통하여 각 메모리블럭 BK1∼BKi의 전원전압선 Vcc에 일대일로 접속된다.

상기 테스트패드(22)를 통하여 입력되는 테스트 제어신호 øTE는 테스트 제어회로에 입력하고, 테스트 제어회로는 상기 테스트 제어신호 øTE와 외부에서 인가되는 칩선택신호를 조합하여 어드레스버퍼(12)의 활성화를 결정하는 제어신호 Mi를 출력한다. 상기 테스트패드(22)는 저항 R1을 통하여 접지전압에 연결되어 있으며, 그에 따라 테스트패드(22)에 아무런 입력이 없을 때에는 테스트 제어신호 øTE는 접지전압 레벨을 갖게 된다.

제3도는 제1도에 도시한 테스트 제어회로(26)의 구체회로도가 개시되어 있다. 제2도를 참조하면 테스트 제어회로(26)는, 외부에서 인가되는 칩선택신호와 테스트패드(22)에서 인가되는 테스트 제어신호 øTE를 부논리곱하는 난드게이트(28) 및 부논리합하는 노아게이트(30)와, 상기 난드게이트(28) 및 노아게이트(30) 각각의 출력을 부논리곱하는 난드게이트(32)와, 상기 난드게이트(28)의 출력과 상기 난드게이트(32)의 출력을 부논리 곱하는 난드게이트(34) 및 그 출력을 반전시켜 제어신호 Mi로 출력하는 인버터(36)으로 구성되어 있다. 따라서 제3도에 도시한 테스트 제어회로는, 아래의 식(1)에 보이는 바와 같이, 외부에서 인가되는 칩선택신호와 테스트패드(22)에서 인가되는 테스트 제어신호 øTE를 배타적 논리합하는 수단으로 동작함을 알 수 있다.

따라서 제어신호 Mi는 칩선택신호또는 테스트 제어신호 øTE가 서로 상보적인 레벨을 유지할 때에만 하이레벨로 인에이블된다.

이제 제2도 내지 제3도를 참조하여 제1도의 동작을 살펴 본다.

테스트모드를 제외하고는 상기 테스트패드(22)에서 출력되는 제어신호 øTE는 로우레벨을 유지하므로, 이때에는 칩선택신호의 논리레벨에 따라 제어신호 Mi가 결정된다. 즉,가 로우레벨로 인에이블(즉, 액세스동작 모드)되면 Mi는 로우레벨이 되므로, 이때에는 어드레스버퍼(12)가 활성화되어 블록선택 어드레스를 입력하게 되고 그에 따라 정형된 어드레스신호들이 블록프리디코더에 입력되어 정상적인 액세스동작이 수행되어진다. 반면에가 하이레벨로 인가되면(즉, 동작대기모드) Mi가 하이레벨이 되므로, 이때에는 어드레스버퍼(12)가 비활성화되어 블록선택 어드레스를 입력하지 않게 되고, 그에 따라 하고 메모리장치는 동작대기상태에 놓이게 된다.

다음, 테스트모드를 살펴 본다. 테스트모드는 테스트패드(22)에 하이레벨의 øTE신호를 인가하고 칩선택신호를 하이레벨로 인가함으로써 개시된다. 이때 제어신호 Mi는 로우레벨을 갖게 되고, 그에 따라 어드레스 버퍼(12)가 활성화된다. 또한 øTE가 하이레벨로 인가됨에 따라 블록디코더회로(16)의 난드게이트들(24)의 출력은 블록선택신호들 P Q R /에 지배되므로, 상기 블록선택신호에 의해 선택된 어느 하나의 메모리블록만이 전원전압 Vcc를 인가받고 나머지 메모리블록들에는 전원전압이 인가되지 않는다. 이때 선택된 메모리블록의 전원전압단에서 접지전압단으로 흐르는 전류를 측정하게 되면 동작대기모드에서의 소비전류를 정확히 측정할 수 있다. 이때 상기 블록어드레스들을 순차적으로 변환하여 전 메모리블록 BK1∼BKi를 순차적으로 선택하면서 동작대기 전류를 측정하면 전 메모리블록의 동작대기전류를 모두 측정할 수 있다. 측정된 메모리블록이 동작대기전류가 설계된 규정치에 적합한지를 판단하여 만일 불량이라고 판단될 때에는 이 메모리블록을 리던던트 메모리블록(도시하지 않음)으로 대체함으로써 동작대기전류의 결함을 구제할 수 있다. 이때 리던던트 메모리블록으로 치환되는 메모리블록의 전원전압 공급용 퓨즈를 절단하여 DC결함을 제거한다.

상술한 바와 같이 본 발명에 따르게 되면 동작대기전류 결함을 구제하여 신뢰성이 우수한 메모리장치가 제공된다.

Claims (6)

1. 행방향으로 배열되며 워드라인을 공유하는 다수개의 스테이틱셀들로 이루어진 다수개의 메모리블록들로 구성된 메모리셀 어레이와 상기 메모리블럭마다 공통접속되어 있는 전원전압공급선을 가지는 반도체 메모리장치에 있어서, 메모리장치 외부에서 인가되는 블록선택신호들을 받아들여 그 디코딩 결과를 블록선택신호로 출력하는 블록프리디코더와, 외부에서 인가되는 테스트제어신호를 입력하는 테스트패드와, 상기 테스트 제어신호와 블록선택신호를 조합하여 선택된 메모리블록에 대응하는 전원전압선을 전원전압레벨로 충전하는 블록 로우디코더를 더 구비하여, 테스트모드시 선택된 메모리블록에만 전원전압을 공브함을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 테스트용 패드는 저항을 통하여 접지전압에 접속되어 있음을 특징으로 하는 반도체 메모리장치.
3. 제1항에 있어서, 상기 전원전압선은 절단가능한 퓨즈를 통하여 블록로우디코더로부터 전원전압을 공급받음을 특징으로 하는 반도체 메모리장치.
4. 행방향으로 배열되며 워드라인을 공유하는 다수개의 스테이틱셀들로 이루어진 다수개의 메모리블록들로 구성된 메모리셀 어레이와, 상기 메모리 블럭마다 공통 접속되어 있는 전원전압공급선들을 가지는 반도체 메모리장치의 동작대기전류 결함구제방법에 있어서, 테스트패드를 통하여 메모리장치 외부에서 테스트제어신호를 인가하는 1과정과, 상기 테스트제어신호에 제어되어 메모리장치 외부에서 인가되는 어드레스신호들을 받아들여 그 디코딩 결과를 블록선택신호로 출력하는 2과정과, 상기 블럭선택신호와 테스트제어신호를 조합하여 선택된 메모리블록에 대응하는 전원전압선을 전원전압레벨로 충전하는 3과정과, 상기 선택된 메모리블록의 전원전압공급선과 접지전압 사이에 흐르는 전류를 측정하여 동작대기전류 결함을 판단하는 4과정과, 미리 설정된 규정치를 벗어나는 메모리블록의 전원전압공급선에 전원전압공급을 차단하는 5과정을 구비함을 특징으로 하는 반도체 메모리장치의 동작대기전류 결함구제방법.
5. 제4항에 있어서, 상기 2과정이, 메모리장치의 액세스동작을 활성화시키는 칩선택신호와 상기 테스트제어신호의 배타적 논리합에 의해 제어됨을 특징으로 하는 반도체 메모리장치의 동작대기전류 결함구제방법.
6. 제4항에 있어서, 상기 테스트패드에 제어신호의 입력이 없을 때에는 상기 테스트패드를 접지전압레벨로 유지시킴을 특징으로 하는 반도체 메모리장치의 동작 대기전류 결함구제방법.