KR100262180B1 - 수지밀봉형반도체장치및그의제조방법 - Google Patents

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신이치 니시
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고토 하지메
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Abstract

(과제) 리드간의 상호 인덕턴스가 적고, 패키즈가 소형화되고, 제조가 용이하고 염가로 얻어지는 반도체장치를 제공한다.
(해결수단) 접지도체환(8)이 전원도체환(7)을 포위하도록 동일 평면상에 형성한다. 반도체다이(2)를 놓기 위한 개구부를 도체환(7) 내측에 설치한다. 도체환(7, 8) 및 리드(5)를 접착제 피복의 절연테이프(9)로 히트싱크(4)에 접합한다. 반도체다이(2)를 개구부를 통하여 히트싱크(4)상에 부착하고, 본드와이어(12, 13)로 전원단자패드(11)를 도체환(7)에, 접지단자패드(11)를 도체환(8)에 결합한다. 도체환(7), 도체환(8)을 사용하면 전원용 및 접지용 단자패드(11)를 각종 전원리드(5), 접지리드(5)에 접속할 필요가 없다. 패키즈가 소형이 되고, 리드간의 상호 인덕턴스, 노이즈가 감소한다. 제조도 용이하다.

Description

수지밀봉형 반도체장치 및 그의 제조방법{ }
본 발명은 수지밀봉형 반도체장치, 특히 방열용 히트싱크를 포함한 반도체장치의 구조와 그 제조방법에 관한 것이다.
(종래의 기술)
특개소 63-246851호 공보에는 집적회로를 갖는 반도체다이를 수납하기 위한 다층성형 플라스틱 패키즈가 기재되어 있다. 플라스틱 패키즈는 평평한 금속판으로 형성된 전원 플레인과 접지플레인을 갖는다. 접지플레인은 전원플레인 상방에 배치된다. 반도체다이를 놓기 위한 개구부를 설치하기 위하여 접지플레인 중앙부가 펀칭된다. 전원플레인과 접지플레인을 전기적으로 절연하면서 접합하기 위하여 폴리이미드 접착제로 피복된 절연 테이프가 사용된다. 접지플레인 위에 리드를 접합하기 위하여 제2폴리이미드 접착제로 피복된 절연테이프가 사용된다. 반도체다이를 접지플레인 개구부를 통하여 전원플레인 위에 부착하고나서 본드와이어를 사용하여 반도체다이의 전원단자 패드를 전원플레인에, 접지 단자패드를 접지플레인에 결합한다. 전원플레인과 접지플레인을 사용함으로써 전원단자 패드와 접지단자 패드를 각종 전원리드와 접지리드에 접속할 필요가 없어진다. 전원플레인과 접지플레인을 사용함으로써 패키즈가 소형이 되고 리드간의 상호 인덕턴스가 감소된다.
그러나, 상기 다층성형 플라스틱 패키즈는 제조에 많은 공정을 요하고, 제조비 상승의 문제점이 있다.
본 발명은 전원도체환과 접지도체환을 단층구조로 형성되게 한다. 이에 따라 리드간의 상호 인덕턴스를 감소시키면서 패키지를 소형화하고, 제조를 용이하게 하여 제조코스트를 인하시킨다.
도 1은 본 발명에 의거한 반도체장치(1)를 나타내는 일부 절결 사시도,
도 2는 리드프레임과 접착제로 피복된 절연테이프를 나타내는 사시도,
도 3은 리드프레임에 절연테이프를 접착한 상태를 나타내는 일부 평면도,
도 4는 리드프레임으로부터 연결바를 펀칭한 후의 일부 평면도,
도 5는 절연테이프를 접착한 리드프레임과 히트싱크의 사시도,
도 6은 리드프레임 조립체의 일부 절결 평면도,
도 7은 도 6에 있어서의 Ⅶ-Ⅶ 단면도,
도 8은 반도체 다이를 탑재한 리드프레임 조립체 일부와 단자의 결선 몇개를 나타내는 사시도,
도 9는 완성된 반도체장치의 단면도.
(도면의 주요부분에 대한 부호의 설명)
1: 반도체장치 2: 반도체다이
3: 열전도성 접착제 4: 히트싱크
5: 리드 5a: 전원용 리드
5b: 접지용 리드 6: 서포트바
7: 전원도체환(環) 8: 접지도체환
9: 절연테이프 10: 본드와이어
11: 단자패드 11a: 전원용 단자패드
11b: 접지용 단자패드 12, 13, 14, 15: 본드와이어
16: 밀봉물질 17: 리드프레임
18, 21, 22: 개구부 19: 연결바
20: 외부환 23, 26: 제1표면
24, 27: 제2표면 25: 리드프레임 조립체
본 발명의 반도체장치는 평평한 1매의 금속판으로 형성된 전원도체환과 접지도체환을 갖는다. 접지도체환은 전원도체환을 포위하도록 그 외측에 배치된다. 반도체다이를 놓기 위한 개구부가 전원도체환 내측에 설치된다. 전원도체환, 접지도체환 및 리드를 히트싱크에 전기적으로 절연하면서 접합하기 위하여 폴리이미드 접착제로 피복된 절연테이프가 사용된다. 반도체다이를 전원도체환 개구부를 통하여 히트싱크상에 부착하고나서 본드와이어를 사용하여 반도체다이의 전원단자패드를 전원도체환에, 접지단자 패드를 접지도체환에 결합한다. 전원도체환과 접지도체환을 사용함으로써 전원단자 패드와 접지단자 패드를 각종 전원리드와 접지리드에 접속할 필요가 없어진다. 전원도체환과 접지도체환을 사용함으로써 패키즈가 소형이 되고, 리드간 상호의 인덕턴스가 감소된다. 전원도체환과 접지도체환이 1매의 리드프레임상에 형성되기 때문에 제조가 용이하고 패키즈가 박형이 된다. 전원도체환과 접지도체환이 동일 평면상에 인접하여 배치되므로 노이즈를 감소시킬 수 있다.
(발명의 실시형태)
도면을 참조하여 본 발명의 실시형태를 설명한다. 도 1은 본 발명에 의거한 반도체장치(1)를 나타내는 일부 절결 사시도이다. 반도체다이(2)가 적절한 열전도성 접착제(3)에 의해 히트싱크(4)상에 접착해 있다. 복수의 리드(5)와 서포트바(6)가 히트싱크(4) 주변에 대략 반경방향으로 배치되어 있다. 도면에는 4개의 모든 측부에 리드(5)를 갖는 반도체장치를 도시하였으나 본 발명은 4개 보다 적은 측부에 리드(5)를 갖는 반도체장치에도 적용가능하다. 반도체다이(2) 주위에는 제1의 도체환인 전원도체환(7)이 배치되고, 또한 전원도체환(7) 주위에 제2도체환인 접지도체환(8)이 배치되어 있다. 리드(5), 서포트바(6), 전원도체환(7), 접지도체환(8)은 폴리이미드와 같은 접착제로 피복된 절연테이프(9)를 개재시켜서 히트싱크(4)상에 지지되어 있다. 본드와이어(10)가 리드(5)의 각 내측단부를 반도체다이(2)상의 선택된 단자패드(11)에 접속해 있다. 본드와이어(12)가 전원도체환(7)을 반도체다이(2)상의 선택된 다른 단자패드(11)에 접속하고 있다. 또, 본드와이어(13)가 접지도체환(8)을 반도체다이(2)상의 선택된 다른 단자패드(11)에 접속하고 있다. 본드와이어(14)가 전원도체환(7)을 선택된 리드(5) 내측단부에 접속하고 있다. 본드와이어(15)가 접지도체환(8)을 선택된 다른 리드(5) 내측단부에 접속하고 있다. 밀봉물질(16)이 히트싱크(4), 반도체다이(2), 본드와이어(10, 12, 13, 14, 15), 리드(5) 내측부분, 서포트바(6)를 둘러싸고 있다. 도면중에는 보이지 않으나 히트싱크(4)의 반도체다이(2)가 부착되지 않은 쪽 측면은 밀봉물질(16) 외부로 노출해 있다.
도 1에 도시한 반도체장치(1)는 대략 이하에 설명하는 방법으로 제조된다. 도 2는 복수의 리드(5)와 서포트바(6)와 전원도체환(7)과, 접지도체환(8)을 갖는 리드프레임(17)과 절연테이프(9)를 나타내는 사시도이다. 정사각형 전원도체환(7)은 반도체다이(2)를 놓기 위한 정사각형의 중앙개구부(18)와의 경계를 제공하고 있다. 전원도체환(7)을 둘러싸는 정사각형 접지도체환(8)은 4모서리에 있어서 연결바(19)에 의해 전원도체환(7)에 연결되고, 또 서포트바(6)에 의해 지지되어 있다. 리드(5)와 서포트바(6)는 외부환(20)에 의해 소정위치에 유지되어 있다. 리드프레임(17)은 리드를 구성하기 위하여 종래부터 잘 알려져 있는 각종 금속으로 제작된다. 리드프레임(17)은 평평하고, 소망하는 금속판에서 펀칭 또는 에칭에 의해 제작된다. 도시하는 전원도체환(7), 접지도체환(8), 개구부(18), 외부환(20) 형상은 대략 정사각형이나 어떤 형상도 임의이고, 그 형상은 내부에 놓인 반도체다이의 형상에 따라 결정된다.
절연테이프(9)는 폴리이미드 접착제 등에 의해 피복된 전기절연성 합성수지 테이프를 펀칭하여 제작된다. 절연테이프(9)는 리드(5) 내측부분에 걸리는 치수의 대략 정사각형의 리드프레임(17)의 개구부(18) 보다 약간 작은 거의 정사각형의 중앙개구부(21)를 구비하고 있다. 절연테이프(9)는 리드프레임(17)의 리드(5) 및 서포트바(6)의 내측부분, 전원도체환(7) 및 접지도체환(8)의 한쪽면에 접착된다. 도 3은 리드프레임(17)과 절연테이프(9)의 접착을 완료한 상태를 나타내는 것이다.
다음에, 도 4를 참조한다. 절연테이프(9) 일부와 리드프레임(17)의 연결바(19)를 동시에 펀칭함으로써 개구부(22)가 형성된다. 연결바(19)가 제거됨으로써 전원도체환(7)과 접지도체환(8)이 서로 분리된다. 또한, 이 개구부(22) 형성시에 절연테이프(9)의 중앙개구부(21)를 동시에 형성할 수 있다.
도 5는 절연테이프(9)가 접착되고, 연결바(19)가 제거된 리드프레임(17)과 히트싱크(4)를 나타내는 사시도이다. 히트싱크(4)는 알루미늄등의 열전도성이 양호한 금속판을 프레스 성형하여 제작된다. 히트싱크(4)는 절연테이프(9) 보다 약간 큰, 대략 정사각형이고, 제1표면(23)과 그 반대측의 제2표면(24)을 갖는다. 히트싱크(4)의 제1표면(23)측이 개구(21)를 폐쇄하도록 절연테이프(9)에 접착된다. 제조의 이 단계에 있어서 리드프레임 조립체(25)가 형성된다. 도 6, 도 7은 리드프레임(17), 절연테이프(9), 히트싱크(4) 3자를 일체화하여 형성된 리드프레임 조립체(25)를 나타낸다.
다음에 도 8을 참조한다. 리드프레임 조립체(25)에 있어서의 히트싱크(4) 표면(23)상에 반도체다이(2)가 얹혀진다. 반도체다이(2)는 표면(26)과 그 반대측 표면(27)을 갖는다. 표면(26)상에는 복수의 단자패드(11)가 설치되어 있다. 표면(27)이 열전도성 접착제(3)등에 의해 히트싱크(4) 표면(23)상에 접착된다. 전원용 단자패드(11a)를 전원도체환(7)에 접속하기 위하여 본드와이어(12)가 사용된다. 전원도체환(7)을 전원용 리드(5a)에 접속하기 위하여 본드와이어(14)가 사용된다. 접지용 단자패드(11b)를 접지도체환(8)에 접속하기 위하여 별도의 본드와이어(13)가 사용된다. 접지도체환(8)을 접지용 리드(5b)에 접속하기 위하여 본드와이어(15)가 사용된다. 다른 본드와이어(10)를 사용하여 기타 단자패드(11)가 기타의 각종 리드(5)에 접속된다. 또한, 전원도체환(7)과 접지도체환(8)의 배치를 반대로 할 수 있다.
다음에 도 9를 참조한다. 반도체다이(2)를 탑재한 리드프레임 조립체(25)를 도시하지 않은 몰드조립체의 몰드캐비티내에 배치하고, 밀봉물질(16)을 충전하여 히트싱크(4), 반도체다이(2), 도전성리드(5)의 내측 부분, 전원도체환(7), 접지도체환(8), 절연테이프(9), 본드와이어(10, 12, 13, 14)를 밀봉하고, 히트싱크(4) 표면(24), 도전성리드(5)의 외측부분, 서포트바(6)의 외측부분을 외부로 노출시킨다. 밀봉물질(16)이 냉각고화한 후, 리드프레임(17)의 외환(外環; 20)이 절제되어, 각 리드(5)와 서포트바(6)가 독립하고, 반도체장치(1)의 개개 리드(5)가 형성된다. 서포트바(6)는 밀봉물질(16) 외측으로 연출하지 않는다. 필요에 따라, 밀봉물질(16) 외측으로 연출한 리드(5)의 외측부분을 굴곡시킬 수 있다.
이상과 같이, 본 발명에 있어서는 평평한 1매의 금속판으로 형성된 전원도체환과 접지도체환을 사용함으로써 전원단자 패드와 접지단자 패드를 각종 전원리드와 접지리드에 접속할 필요가 없게 된다. 전원도체환과 접지도체환을 사용함으로써 패키즈가 소형이 되고, 리드 상호간의 인덕턴스가 감소한다. 전원도체환과 접지도체환이 1매의 리드프레임상에 형성되므로 제조가 용이하고, 패키즈가 박형이 된다. 전원도체환과 접지도체환이 동일 평면상에 인접하여 배치되기 때문에 노이즈를 감소시킬 수 있다.

Claims (5)

  1. 복수의 단자패드를 갖는 제1표면과 그 반대측의 제2표면을 구비한 반도체다이와,
    제1표면과 이 제1표면에 평행인 그 반대측의 제2표면을 구비하고, 제1표면에 상기 반도체다이의 제2표면이 부착된 히트싱크와,
    상기 반도체 다이의 제2표면을 상기 히트싱크의 제1표면상에 부착하기 위한 접착물질과,
    상기 반도체다이 주변을 둘러싸도록 상기 히트싱크의 제1표면상에 부착되고, 반도체다이의 제1단자패드에 전기적으로 결합되는 제1도체환과,
    이 제1도체환 주변을 둘러싸도록 상기 히트싱크의 제1표면상에 부착되고, 반도체다이의 제2단자패드에 전기적으로 결합되는 제2도체환과,
    내측단과 외측단을 가지고, 내측단을 포함한 내측부분이 상기 히트싱크의 제1표면상에 부착되고, 상기 제2도체환에 인접한 내측단이 상기 제1도체환에 전기적으로 결합된 제1도전성리드와,
    내측단과 외측단을 가지고, 내측단을 포함한 내측 부분이 상기 히트싱크의 제1표면상에 부착되고, 상기 제2도체환에 인접한 내측단이 제2도체환에 전기적으로 결합된 제2도전성리드와,
    내측단과 외측단을 가지고, 내측단을 포함한 내측부분이 상기 히트싱크의 제1표면상에 부착되고, 상기 제2도체환에 인접한 내측단이 상기 반도체다이의 다른 단자패드에 전기적으로 결합된 다른 도전성 리드와,
    상기 도체환과 상기 리드의 내측부분을 상기 히트싱크의 제1표면상에 부착하기 위한 접착제 피복의 절연테이프와,
    상기 반도체 다이와, 상기 접착물질과, 상기 제1 및 제2도체환과, 상기 도전성 리드의 내측부분과, 상기 히트싱크의 제2표면을 제외한 부분을 밀봉하고, 상기 도전성 리드의 외측 부분과 상기 히트싱크의 제2표면을 외부로 노출시키는 밀봉물질을 구비한 것을 특징으로 하는 수지밀봉형 반도체장치.
  2. 복수의 단자패드를 갖는 제1표면과 그 반대측의 제2표면을 구비한 반도체다이와,
    제1표면과 이 제1표면에 평행인 그 반대측의 제2표면을 구비하고, 제1표면에 상기 반도체다이의 제2표면이 부착된 히트싱크와,
    상기 반도체 다이의 제2표면을 상기 히트싱크의 제1표면상에 부착하기 위한 접착물질과,
    상기 반도체다이 주변을 둘러싸도록 상기 히트싱크의 제1표면상에 부착되고, 반도체다이 전원 단자패드 또는 접지단자 패드 한쪽에 전기적으로 결합되는 제1도체환과,
    이 제1도체환 주변을 둘러싸도록 상기 히트싱크의 제1표면상에 부착되고, 상기 반도체다이의 전원 단자패드 또는 접지단자 패드 다른쪽에 전기적으로 결합되는 제2도체환과,
    내측단과 외측단을 가지고, 내측단을 포함한 내측부분이 상기 히트싱크의 제1표면상에 부착되고, 상기 제2도체환에 인접한 내측단이 상기 제1도체환에 전기적으로 결합된 제1도전성리드와,
    내측단과 외측단을 가지고, 내측단을 포함한 내측 부분이 상기 히트싱크의 제1표면상에 부착되고, 상기 제2도체환에 인접한 내측단이 제2도체환에 전기적으로 결합된 제2도전성리드와,
    내측단과 외측단을 가지고, 내측단을 포함한 내측부분이 상기 히트싱크의 제1표면상에 부착되고, 상기 제2도체환에 인접한 내측단이 상기 반도체다이의 다른 단자패드에 전기적으로 결합된 다른 도전성 리드와,
    상기 도체환과 상기 리드의 내측부분을 상기 히트싱크의 제1표면상에 부착하기 위한 접착제 피복의 절연테이프와,
    상기 반도체 다이와 상기 접착물질과, 상기 제1 및 제2도체환과, 상기 도전성 리드의 내측부분과, 상기 히트싱크의 제2표면을 제외한 부분을 밀봉하고, 상기 도전성 리드의 외측 부분과 상기 히트싱크의 제2표면을 외부로 노출시키는 밀봉물질을 구비한 것을 특징으로 하는 수지밀봉형 반도체장치.
  3. 반도체다이를 놓기 위한 중앙개구부를 둘러싸는 제1도체환과, 이 제1도체환을 둘러싸는 제2도체환과, 이 제2도체환과 상기 제1도체환을 연결하는 연결바와, 제2도체환 주변에 배치된 복수의 리드와, 제2도체환 주변에 배치된 내측단이 제2도체환에 연결된 복수의 서포트 바와, 리드와 서포트바 상호간을 잇는 외부환을 갖는 리드프레임을 준비하는 공정과,
    이 리드프레임상에 부착하기 위한 접착제 피복의 절연테이프를 절단하는 공정과,
    상기 접착제 피복의 절연테이프를 상기 리드프레임의 적어도 상기 제1도체환, 상기 제2도체환, 상기 연결바, 상기 도전성 리드의 내측부분상에 접합하는 공정과,
    상기 리드프레임의 연결바와 서포트바를 상기 절연테이프와 함께 펀칭하는 공정과,
    금속제를 펀칭하여 히트싱크를 형성하는 공정과,
    리드프레임 조립체를 형성하기 위하여 상기 절연테이프가 상기 히트싱크와 상기 리드프레임 사이에 배치되도록, 상기 히트싱크를 상기 절연테이프에 접합하는 공정과,
    상기 히트싱크 상에 반도체다이를 접합하는 공정과,
    본드와이어 일단을 상기 반도체다이의 각종 단자패드에 접합하는 공정과,
    본드와이어 타단을 상기 리드프레임의 각종 리드와 상기 제1도체환 및 상기 제2도체환에 접합하는 공정과,
    상기 반도체다이와, 상기 제1도체환과, 상기 제2도체환과, 상기 도전성리드의 내측부분과, 상기 절연테이프와 본드와이어를 밀봉하고, 상기 도전성리드 외측부분을 외부로 노출시키도록 밀봉물질에 봉입하는 공정과,
    상기 외부환을 절단하여 상기 리드 외측부분 상호간을 분리하는 공정과,
    상기 서포트바 외측부분을 절제하는 공정을 구비한 것을 특징으로 하는 수지밀봉형 반도체장치의 제조방법.
  4. 반도체다이를 놓기 위한 중앙개구부를 둘러싸는 제1도체환과, 이 제1도체환을 둘러싸는 제2도체환과, 이 제2도체환과 상기 제1도체환을 연결하는 연결바와, 제2도체환 주변에 배치된 복수의 리드와, 제2도체환 주변에 배치된 내측단이 제2도체환에 연결된 복수의 서포트 바와, 리드와 서포트바 상호간을 잇는 외부환을 갖는 리드프레임을 준비하는 공정과,
    이 리드프레임상에 부착하기 위한 중앙개구부를 갖는 접착제 피복의 절연테이프를 절단하는 공정과,
    상기 접착제 피복의 절연테이프를 상기 리드프레임의 적어도 상기 제1도체환, 상기 제2도체환, 상기 연결바, 상기 도전성 리드의 내측부분상에 접합하는 공정과,
    상기 리드프레임의 연결바와 서포트바를 상기 절연테이프와 함께 펀칭하는 공정과,
    금속제를 펀칭하여 히트싱크를 형성하는 공정과,
    리드프레임 조립체를 형성하기 위하여 상기 절연테이프가 상기 히트싱크와 상기 리드프레임 사이에 배치되도록, 상기 히트싱크를 상기 절연테이프에 접합하는 공정과,
    상기 히트싱크 상에 반도체다이를 접합하는 공정과,
    본드와이어 일단을 상기 반도체다이의 각종 단자패드에 접합하는 공정과,
    본드와이어 타단을 상기 리드프레임의 각종 리드와 상기 제1도체환 및 상기 제2도체환에 접합하는 공정과,
    상기 반도체다이와, 상기 제1도체환과, 상기 제2도체환과, 상기 도전성리드의 내측부분과, 상기 절연테이프와 본드와이어를 밀봉하고, 상기 도전성리드 외측부분을 외부로 노출시키도록 밀봉물질에 봉입하는 공정과,
    상기 외부환을 절단하여 상기 리드 외측부분 상호간을 분리하는 공정과,
    상기 서포트바 외측부분을 절제하는 공정을 구비한 것을 특징으로 하는 수지밀봉형 반도체장치의 제조방법.
  5. 반도체다이를 놓기 위한 중앙개구부를 둘러싸는 제1도체환과, 이 제1도체환을 둘러싸는 제2도체환과, 이 제2도체환과 상기 제1도체환을 연결하는 연결바와, 제2도체환 주변에 배치된 복수의 리드와, 제2도체환 주변에 배치된 내측단이 제2도체환에 연결된 복수의 서포트 바와, 리드와 서포트바 상호간을 잇는 외부환을 갖는 리드프레임을 준비하는 공정과,
    이 리드프레임상에 부착하기 위한 접착제 피복의 절연테이프를 절단하는 공정과,
    상기 접착제 피복의 절연테이프를 상기 리드프레임의 적어도 상기 제1도체환, 상기 제2도체환, 상기 연결바, 상기 도전성 리드의 내측부분상에 접합하는 공정과,
    상기 리드프레임의 연결바와 서포트바를 상기 절연테이프 중앙개구부와 함께 펀칭하는 공정과,
    금속제를 펀칭하여 히트싱크를 형성하는 공정과,
    리드프레임 조립체를 형성하기 위하여 상기 절연테이프가 상기 히트싱크와 상기 리드프레임 사이에 배치되도록, 상기 히트싱크를 상기 절연테이프에 접합하는 공정과,
    상기 히트싱크 상에 반도체다이를 접합하는 공정과,
    본드와이어 일단을 상기 반도체다이의 각종 단자패드에 접합하는 공정과,
    본드와이어 타단을 상기 리드프레임의 각종 리드와 상기 제1도체환 및 상기 제2도체환에 접합하는 공정과,
    상기 반도체다이와, 상기 제1도체환과, 상기 제2도체환과, 상기 도전성리드의 내측부분과, 상기 절연테이프와 본드와이어를 밀봉하고, 상기 도전성리드 외측부분을 외부로 노출시키도록 밀봉물질에 봉입하는 공정과,
    상기 외부환을 절단하여 상기 리드 외측부분 상호간을 분리하는 공정과,
    상기 서포트바 외측부분을 절제하는 공정을 구비한 것을 특징으로 하는 수지밀봉형 반도체장치의 제조방법.
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
FR2764114B1 (fr) * 1997-06-02 2003-04-25 Sgs Thomson Microelectronics Dispositif semi-conducteur muni d'un dissipateur thermique
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP2000260809A (ja) * 1999-03-12 2000-09-22 Toshiba Corp 半導体装置のパッケージ
US6573123B2 (en) * 1999-09-07 2003-06-03 Sai Man Li Semiconductor chip package and manufacturing method thereof
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
US6580159B1 (en) 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
WO2002063684A2 (en) * 2001-02-02 2002-08-15 Stratedge Corporation Single layer surface mount package
JP3886793B2 (ja) * 2001-12-03 2007-02-28 株式会社ルネサステクノロジ 半導体集積回路装置
US6798046B1 (en) * 2002-01-22 2004-09-28 Amkor Technology, Inc. Semiconductor package including ring structure connected to leads with vertically downset inner ends
KR100819794B1 (ko) * 2002-04-02 2008-04-07 삼성테크윈 주식회사 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
US8236612B2 (en) * 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) * 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US20040124508A1 (en) * 2002-11-27 2004-07-01 United Test And Assembly Test Center Ltd. High performance chip scale leadframe package and method of manufacturing the package
US6847099B1 (en) 2003-02-05 2005-01-25 Amkor Technology Inc. Offset etched corner leads for semiconductor package
AU2003261856A1 (en) * 2003-08-29 2005-03-29 Renesas Technology Corp. Lead frame and method of manufacturing the lead frame
KR100568225B1 (ko) * 2003-11-06 2006-04-07 삼성전자주식회사 리드 프레임 및 이를 적용한 반도체 패키지 제조방법
WO2006065007A1 (en) * 2004-12-16 2006-06-22 Seoul Semiconductor Co., Ltd. Leadframe having a heat sink supporting ring, fabricating method of a light emitting diodepackage using the same and light emitting diodepackage fabbricated by the method
EP2084744A2 (en) * 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7737537B2 (en) * 2007-12-12 2010-06-15 Infineon Technologies Ag Electronic device
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
JP5404083B2 (ja) * 2009-02-10 2014-01-29 株式会社東芝 半導体装置
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
EP2597675B1 (en) * 2011-04-05 2015-10-21 Panasonic Intellectual Property Management Co., Ltd. Encapsulated semiconductor device and method for producing same
US8866278B1 (en) 2011-10-10 2014-10-21 Amkor Technology, Inc. Semiconductor device with increased I/O configuration
JP5953703B2 (ja) * 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
IT201600086488A1 (it) 2016-08-22 2018-02-22 St Microelectronics Srl Dispositivo a semiconduttore e corrispondente procedimento

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63246851A (ja) * 1987-01-12 1988-10-13 インテル・コーポレーション 半導体装置の保持器および集積回路をプラスチック・パッケージの内部に収納する方法
JPH03166755A (ja) * 1989-11-27 1991-07-18 Seiko Epson Corp 半導体集積回路用リードフレーム
JPH05121632A (ja) * 1991-10-25 1993-05-18 Nec Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4891687A (en) * 1987-01-12 1990-01-02 Intel Corporation Multi-layer molded plastic IC package
JPH07231069A (ja) * 1994-02-17 1995-08-29 Fujitsu Ltd 半導体装置及びその製造方法及びこれに使用されるリードフレーム
JP2820645B2 (ja) * 1994-08-30 1998-11-05 アナム インダストリアル カンパニー インコーポレーティド 半導体リードフレーム
US5757070A (en) * 1995-10-24 1998-05-26 Altera Corporation Integrated circuit package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63246851A (ja) * 1987-01-12 1988-10-13 インテル・コーポレーション 半導体装置の保持器および集積回路をプラスチック・パッケージの内部に収納する方法
JPH03166755A (ja) * 1989-11-27 1991-07-18 Seiko Epson Corp 半導体集積回路用リードフレーム
JPH05121632A (ja) * 1991-10-25 1993-05-18 Nec Corp 半導体装置

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Publication number Publication date
TW356573B (en) 1999-04-21
KR980006163A (ko) 1998-03-30
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US5936303A (en) 1999-08-10
JPH1022447A (ja) 1998-01-23

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