KR100296105B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 제 1 도전형의 반도체 기판상에 게이트 산화막을 개재한 제 1 폴리실리콘막 및 실리콘질화막으로 게이트를 형성하는 공정과, 상기 게이트 양측에 제 2 도전형의 불순물영역을 형성하는 공정과, 상기 게이트의 측벽에 절연층인 제 1 스페이서를 형성하는 공정과, 상기 게이트 및 상기 스페이서를 마스크로 하여 상기 게이트의 양측에 소정깊이를 갖는 홈을 형성하면서 동시에 상기 제 2 도전형의 불순물영역의 일부를 상기 홈의 측벽에 노출시키는 공정과, 상기 홈의 측벽에 절연층인 제 2 스페이서를 형성하는 공정과, 상기 홈의 내부를 제 2 도전형의 제 2 폴리실리콘막으로 충진하는 공정을 구비한다. 따라서, 본 발명은 게이트 양측의 기판 내에 형성된 홈에 도핑된 폴리실리콘을 매립하여 소스/드레인 영역을 형성함으로 후속 열처리후 실리콘 기판내로의 확산을 억제하여 단 채널 효과를 방지할 수 있는 잇점이 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히, 단 채널(Short Channel)효과를 억제할 수 있는 고집적 반도체 장치의 제조방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 장치의 제조공정 단면도이다.
도 1a를 참조하면, 반도체 기판(11)상에 게이트 산화막(13) 및 도핑된 폴리실리콘(Polysilicon)(15) 및 절연층인 실리콘질화막(17)을 연속적으로 형성하며, 이어서 리쏘그래피방법으로 MOS 트랜지스터의 게이트를 패터닝하고, 레지스트(Resist)막(101)을 마스크(Masking)로 하여 플라즈마 RIE(Reactive Ion Etching)방법으로 실리콘질화막(17) 및 폴리실리콘(Polysilicon)(15)을 식각하여 게이트 산화막(도시 안 함)을 노출시킨다.
도 1b를 참조하면, 레지스트(Resist)막(101)을 제거한 후 이온주입방법으로 인(Ph)을 반도체 기판(11)내로 주입하여 게이트의 양측에 N- 영역(21)을 형성한다.
상기에서 인(Ph) 이온주입시 실리콘질화막(17) 및 폴리실리콘(Polysilicon)(15)으로 게이트 산화막(13)내로의 투과(Penetration)를 방지하는 마스크의 역할을 한다.
도 1c를 참조하면, 반도체 기판(11) 전면에 블랜킷(Blanket) CVD 실리콘질화막을 증착한 후, 상기 블랜킷(Blanket) CVD 실리콘질화막을 이방성 RIE(Reactive Ion Etching)방법으로 식각하여 게이트측벽에 실리콘질화막의 스페이서(Spacers)(31)를 형성하며, 게이트 및 스페이서를 마스크로하여 이온주입방법으로 비소(As)를 반도체 기판(11)내로 주입하여 게이트의 양측에 N+ 영역(41)을 형성한다.
상술한 종래 기술은 반도체 장치의 고집적화함에 따라 소스/드레인의 접합(Junction)으로부터 후속 열처리에 의하누 확산 및 전계 인가시의 접합(Junction) 모서리부의 공핍층(Depletion Layer)증가에 따른 단 채널 효과등의 문제점이 있었다.
따라서, 본 발명의 목적은 고집적 반도체 장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법은 제 1 도전형의 반도체 기판상에 게이트 산화막을 개재한 제 1 폴리실리콘막 및 실리콘질화막으로 게이트를 형성하는 공정과, 상기 게이트 양측에 제 2 도전형의 불순물영역을 형성하는 공정과, 상기 게이트의 측벽에 절연층인 제 1 스페이서를 형성하는 공정과, 상기 게이트 및 상기 스페이서를 마스크로 하여 상기 게이트의 양측에 소정깊이를 갖는 홈을 형성하면서 동시에 상기 제 2 도전형의 불순물영역의 일부를 상기 홈의 측벽에 노출시키는 공정과, 상기 홈의 측벽에 절연층인 제 2 스페이서를 형성하는 공정과, 상기 홈의 내부를 제 2 도전형의 제 2 폴리실리콘막으로 충진하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 장치의 제조공정 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 장치의 제조공정 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 장치의 제조공정 단면도이다.
도 2a를 참조하면, 반도체 기판(61)상에 게이트 산화막(63) 및 도핑된 폴리실리콘(Polysilicon)(65) 및 절연층인 실리콘질화막(67)을 연속적으로 형성하며, 이어서 리쏘그래피방법으로 MOS 트랜지스터의 게이트를 패터닝하고, 레지스트(Resist)막(201)을 마스크(Masking)로 하여 플라즈마 RIE(Reactive Ion Etching)방법으로 실리콘질화막(67) 및 폴리실리콘(Polysilicon)(65)을 식각하여 게이트 산화막(도시 안 함)을 노출시킨다.
도 2b를 참조하면, 레지스트(Resist)막(201)을 제거한 후 이온주입방법으로 인(Ph)을 반도체 기판(61)내로 주입하여 게이트의 양측에 저농도(Lightly Doped)의 N- 영역(71)을 형성한다.
상기에서 인(Ph) 이온주입시 실리콘질화막(67) 및 폴리실리콘(Polysilicon)(65)으로 게이트 산화막(63)내로의 투과(Penetration)를 방지하는 마스크의 역할을 한다.
도 2c를 참조하면, 반도체 기판(61) 전면에 블랜킷(Blanket) CVD 실리콘질화막을 증착한 후, 상기 블랜킷(Blanket) CVD 실리콘질화막을 이방성 RIE(Reactive Ion Etching)방법으로 식각하여 게이트측벽에 폭 0.1㎛의 실리콘질화막의 스페이서(Spacers)(81)를 형성한다. 스페이서(Spacers)(81) 및 실리콘질화막(67)을 마스크로하여 기판(61)인 실리콘(Silicon)을 통상의 트렌치 에칭방법으로 식각하여 게이트의 양측(Both Sides)에 기판(61)내에 깊이 0.4 ~ 0.6 ㎛의 홈(Groove)(111)을 형성한다.
상기에서 홈(Groove)(111)은 활성영역(Active Region)내에 위치하며 게이트와 소자격리영역인 STI(Shallow Trench Isolation)(도시 안 함)로 둘러싸여 있다.
도 2d를 참조하면, 반도체 기판(61) 전면에 절연층인 CVD 실리콘산화막을 증착한 후, 상기 CVD 실리콘산화막을 이방성 RIE(Reactive Ion Etching)방법으로 식각하여 홈(Groove)(111)의 하부 측벽에 실리콘산화막의 스페이서(Spacers)(85)를 형성한다.
상기에서 홈(Groove)(111)의 하부 측벽에 형성된 절연층인 스페이서(Spacers)(85)는 홈의 측벽에 노출된 N- 영역(71)을 덮지 않고, 바로 밑에 위치한다.
도 2e를 참조하면, 반도체 기판(61) 전면에 고농도(Heavily Doped)로 도핑된 폴리실리콘(Polysilicon)을 증착하고, 선택적 플라즈마 RIE(ReactiveIon Etching) 에치-백 공정으로 상기 폴리실리콘(Polysilicon)을 게이트와 소자격리영역인 STI(Shallow Trench Isolation)(도시 안 함)로 둘러싸인 홈(Groove)(111)내부에 매몰(Filled)하여 N+ 소스/ 드레인 영역(90)을 형성한다.
상기에서 고농도(Heavily Doped)로 도핑된 폴리실리콘(Polysilicon)인 N+ 소스/ 드레인 영역(90)은 저농도(Lightly Doped)의 N- 영역(71)과는 콘택(Contact)하고 있다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 제조방법은 제 1 도전형의 반도체기판상에 게이트 산화막을 개재한 제 1 폴리실리콘막 및 실리콘질화막으로 게이트를 형성하며, 상기 게이트 양측에 제 2 도전형의 불순물영역을 형성하며, 상기 게이트의 측벽에 절연층인 제 1 스페이서를 형성하며, 상기 게이트 및 상기 스페이서를 마스크로 하여 상기 게이트의 양측에 소정깊이를 갖는 홈을 형성하면서 동시에 상기 제 2 도전형의 불순물영역의 일부를 상기 홈의 측벽에 노출시키며, 상기 홈의 측벽에 절연층인 제 2 스페이서를 형성하며, 상기 홈의 내부를 제 2 도전형의 제 2 폴리실리콘막으로 충진한다.
따라서, 본 발명은 게이트 양측의 기판 내에 형성된 홈에 도핑된 폴리실리콘을
매립하여 소스/드레인 영역을 형성함으로 후속 열처리후 실리콘 기판내로의 확
산을 억제하여 단 채널 효과를 방지할 수 있는 잇점이 있다.
Claims (5)
- 제 1 도전형의 반도체 기판상에 게이트 산화막을 개재한 제 1 폴리실리콘막 및 실리콘질화막으로 게이트를 형성하는 공정과,상기 게이트 양측에 제 2 도전형의 불순물영역을 형성하는 공정과,상기 게이트의 측벽에 절연층인 제 1 스페이서를 형성하는 공정과,상기 게이트 및 상기 스페이서를 마스크로 하여 상기 게이트의 양측에 소정깊이를 갖는 홈을 형성하면서 동시에 상기 제 2 도전형의 불순물영역의 일부를 상기 홈의 측벽에 노출시키는 공정과,상기 홈의 측벽에 절연층인 제 2 스페이서를 형성하는 공정과,상기 홈의 내부를 제 2 도전형의 제 2 폴리실리콘막으로 충진하는 공정을 구비하는 반도체 장치의 제조방법.
- 청구항 1항에 있어서, 제 2 도전형의 상기 불순물영역은 저농도의 N-영역으로 이루어지는 반도체 장치의 제조방법.
- 청구항 1항에 있어서, 상기 제 1 스페이서는 실리콘질화막으로 이루어지는 반도체 장치의 제조방법.
- 청구항 1항에 있어서, 상기 소정깊이는 0.4 ~ 0.6 ㎛ 으로 이루어지는 반도체 장치의 제조방법.
- 청구항 1항에 있어서, 제 2 도전형의 상기 제 2 폴리실리콘막은 고농도의 N+영역으로 이루어지는 반도체 장치의 제조방법.
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