KR100258369B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

Info

Publication number
KR100258369B1
KR100258369B1 KR1019970077392A KR19970077392A KR100258369B1 KR 100258369 B1 KR100258369 B1 KR 100258369B1 KR 1019970077392 A KR1019970077392 A KR 1019970077392A KR 19970077392 A KR19970077392 A KR 19970077392A KR 100258369 B1 KR100258369 B1 KR 100258369B1
Authority
KR
South Korea
Prior art keywords
forming
layer
etching
contact
pad
Prior art date
Application number
KR1019970077392A
Other languages
English (en)
Other versions
KR19990057341A (ko
Inventor
최병진
이병열
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970077392A priority Critical patent/KR100258369B1/ko
Publication of KR19990057341A publication Critical patent/KR19990057341A/ko
Application granted granted Critical
Publication of KR100258369B1 publication Critical patent/KR100258369B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 실리콘 질화막과 실리콘 산화막의 식각비 차이를 이용하여 콘택 패드의 사이즈를 사진 식각공정의 한계보다 더 크게 형성함으로써 후속 콘택 형성 공정을 용이하게 할 수 있으며, 마스크를 사용하는 공정 없이도 패드 사이즈를 크게 할 수 있어 공정의 단순화와 제조공정 수율을 향상시킬 수 있다.

Description

반도체 소자의 콘택 형성방법
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 패드 콘택 형성시 실리콘 질화막과 실리콘 산화막과의 식각비 차이를 이용하여 콘택 패드의 사이즈를 종래의 사진 식각공정의 한계보다 크게 형성할 수 있어 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택 형성방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 점점 증가함에 따라 소자의 셀(cell) 사이즈 및 콘택홀의 크기도 작아지게 된다.
콘택홀의 사이즈가 작아지게 되면, 도전체 증착시 스텝커버리지(step coverage)도 나빠지기 때문에 콘택홀의 내부를 완전히 채우지 못하게 되어 결국 콘택 저항이 증가되는 문제점이 있다.
상기한 문제점을 해결하기 위한 하나의 방법으로 콘택 패드를 사용할 수 있으나 상기 콘택 패드는 가능한 그 크기를 크게 형성 해 주어야 하는 데, 종래의 사진 식각 공정의 한계로 인해 그 크기가 제한 받아 반도체 소자의 제조공정 수율을 저하시키는 문제점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 콘택 패드 형성시 실리콘 질화막과 실리콘 산화막의 식각비 차이를 이용하여 별도의 마스크 공정의 없이도 패드 사이즈를 종래의 사진 식각공정시의 크기보다 크게 형성함으로써 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 7 은 본 발명의 방법에 따른 반도체 소자의 콘택 형성 공정단계를 도시한 단면도
<도면의 주요부분에 대한 부호의 설명>
1 : 게이트 산화막 2 : 게이트 전극
3 : 스페이서 4 : 실리콘 산화막
5 : 실리콘 질화막 6 : 희생막
7 : 감광막 8 : 패드 콘택홀
9 : 패드 콘택(다결정실리콘) 10 : 반도체 기판
11,12 : 콘택
상기 목적을 달성하기 위한 본 발명의 방법은,
반도체 기판 상부에 게이트 산화막, 게이트 전극을 차례로 형성하는 단계와,
상기 게이트 전극의 양측면에 절연막 스페이서를 형성하는 단계와,
전체 구조 상부에 소정 두께의 실리콘 산화막을 형성한 후 평탄화하는 단계와,
전체 구조 상부에 실리콘 질화막과 상기 실리콘과 식각 선택비를 갖는 희생막을 차례로 형성하는 단계와,
상기 희새막의 상부에 콘택 형성용 감광막 패턴을 형성한 후 사진 식각공정으로 하부층을 식각하여 패드 콘택홀을 형성하는 단계와,
상부의 감광막을 제거한 후, 상기 희생막과 실리콘 질화막의 식각비 차이를 이용하여 상기 실리콘 질화막을 등방성 식각으로 식각하는 단계와,
패드로 사용될 전도층을 전체구조 상부에 형성하는 단계와,
상기 전도층과 하부의 희생막을 식각하여 패드 콘택을 형성하는 단계와,
후속공정을 진행하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 대한 상세한 설명을 하기로 한다.
도 1 내지 도 7 은 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 단계를 도시한 단면도이다.
먼저 반도체 기판(10) 상부에 게이트 산화막(1), 게이트 전극(2)을 차례로 형성하여 트랜지스터 게이트를 형성한다. 이때 상기 게이트 전극(2) 형성물질로 다결정실리콘을 사용한다.
다음 상기 게이트 전극(2)의 양측면에 절연막 스페이서(3)을 형성한 후, 전체 구조 상부에 절연막으로 실리콘 산화막(4)을 형성한 다음, 평탄화한다.
이때 상기 스페이서(3)는 실리콘 산화막으로 형성한다.(도 1 참조)
그 후 전체 구조 상부에 실리콘 질화막(5)과 상기 실리콘과 식각 선택비를 갖는 희생막(6)을 차례로 증착한다.
이때 상기 희생막(6) 대신 다결정 실리콘을 증착할 수 있다.(도 2 참조)
다음 상기 희생막(6)의 상부에 콘택 형성용 감광막 패턴(7)을 형성한 후, 사진 식각공정을 이용하여 비등방성 식각으로 패드 콘택홀(8)을 형성한다.(도 3 참조)
그리고 상부의 감광막(7)을 제거한 후, 상기 실리콘 질화막(5)을 등방성 식각으로 식각한다. 이때 상기 희생막(6)과 실리콘 질화막(5)의 식각비 차이를 이용하여 실리콘 질화막(5)이 식각되도록 하며, 인접한 패드 콘택홀(6)들이 서로 붙지 않도록 한다. 이때 상기 식각비 차이로 인해 실리콘 질화막(5)은 상기 형성된 콘택홀(8)의 측벽 내측으로 소정길이 들어가게 된다. (도 4 참조)
그 후 패드로 사용될 다결정 실리콘(9)을 전체구조 상부에 증착한다.(도 5 참조)
다음 전면식각 방식 또는 화학적-기계적 연마법(Chemical-Mechanical Polishing; 이하 CMP 라 칭함)을 이용하여 상기 다결정 실리콘(9)과 희생막(6)을 식각하여 패드 콘택을 형성한다.
이때 상기 패드 콘택 형성후 상기 질화막(5)을 제거할 수도 있다.(도 6 참조)
그 후 후속공정을 진행하여 콘택(11,12)을 형성한다.(도 7 참조)
이상 상술한 바와 같은 본 발명의 방법에 따라 패드 콘택을 형성함에 있어서, 실리콘 질화막과 실리콘 산화막의 식각비 차이를 이용하여 콘택 패드의 사이즈를 사진 식각공정의 한계보다 더 크게 할 수 있어서 후속 콘택 형성을 용이하게 할 수 있으며, 마스크를 사용하는 공정 없이도 패드 사이즈를 크게 할 수 있어 공정의 단순화와 제조공정 수율을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판 상부에 게이트 산화막, 게이트 전극을 차례로 형성하는 단계와,
    상기 게이트 전극의 양측면에 절연막 스페이서를 형성하는 단계와,
    전체 구조 상부에 소정 두께의 실리콘 산화막을 형성한 후 평탄화하는 단계와,
    전체 구조 상부에 실리콘 질화막과 상기 실리콘과 식각 선택비를 갖는 희생막을 차례로 형성하는 단계와,
    상기 희새막의 상부에 콘택 형성용 감광막 패턴을 형성한 후 사진 식각공정으로 하부층을 식각하여 패드 콘택홀을 형성하는 단계와,
    상부의 감광막을 제거한 후, 상기 희생막과 실리콘 질화막의 식각비 차이를 이용하여 상기 실리콘 질화막을 등방성 식각으로 식각하는 단계와,
    패드로 사용될 전도층을 전체구조 상부에 형성하는 단계와,
    상기 전도층과 하부의 희생막을 식각하여 패드 콘택을 형성하는 단계와,
    후속공정을 진행하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 희생막으로 실리콘 산화막 또는 다결정실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제 1 항에 있어서,
    상기 패드 콘택홀 형성시 비등방성 식각으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제 1 항에 있어서,
    상기 전도층과 하부의 희생막을 식각하는 공정은 전면식각 또는 CMP 공정을 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 전도층은 다결정실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
KR1019970077392A 1997-12-29 1997-12-29 반도체 소자의 콘택 형성방법 KR100258369B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970077392A KR100258369B1 (ko) 1997-12-29 1997-12-29 반도체 소자의 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970077392A KR100258369B1 (ko) 1997-12-29 1997-12-29 반도체 소자의 콘택 형성방법

Publications (2)

Publication Number Publication Date
KR19990057341A KR19990057341A (ko) 1999-07-15
KR100258369B1 true KR100258369B1 (ko) 2000-06-01

Family

ID=19529567

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970077392A KR100258369B1 (ko) 1997-12-29 1997-12-29 반도체 소자의 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR100258369B1 (ko)

Also Published As

Publication number Publication date
KR19990057341A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
KR100403328B1 (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR100258369B1 (ko) 반도체 소자의 콘택 형성방법
KR20030000592A (ko) Ｓｔｉ/ｄｔｉ 구조를 갖는 반도체 소자의 제조방법
KR100304946B1 (ko) 반도체장치의제조방법
KR100333539B1 (ko) 반도체소자의미세콘택홀형성방법
KR100694996B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100578117B1 (ko) 반도체 장치의 배선 형성 방법
US6867095B2 (en) Method for the fabrication of a semiconductor device utilizing simultaneous formation of contact plugs
KR100345067B1 (ko) 반도체소자의제조방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR0166029B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100328824B1 (ko) 커패시터 제조방법
KR100427718B1 (ko) 반도체 소자의 제조 방법
KR100237758B1 (ko) 반도체 소자의 금속라인 형성 방법
KR100365748B1 (ko) 반도체소자의콘택형성방법
KR100259083B1 (ko) 반도체소자 및 이의 제조방법
KR100258202B1 (ko) 반도체 장치의 제조 방법
KR0140726B1 (ko) 반도체 소자의 제조방법
KR100399966B1 (ko) 반도체 소자 제조방법
KR20060002182A (ko) 반도체소자의 형성방법
KR100613387B1 (ko) 저전력 반도체 소자에서의 콘택 형성 방법
KR19990055805A (ko) 반도체 소자의 캐패시터 형성방법
KR20030003306A (ko) 반도체 장치의 랜딩 플러그 제조 방법
KR20040059485A (ko) 게이트 전극 형성 방법
KR20000038332A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee