KR100253029B1 - 불휘발성 메모리 셀내에서 다중 상태의 물질을 이용하는 스택·트랜치형 다이오드 - Google Patents

불휘발성 메모리 셀내에서 다중 상태의 물질을 이용하는 스택·트랜치형 다이오드 Download PDF

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Abstract

본 발명은 다중 상태의 메모리 셀의 가변 저항 소자에 충분한 양의 전류를 전송하는데 이용하는 수직 정렬의 다이오드를 제공하는 것이다.
이 수직 다이오드는 큰 신장의 산화물 스택으로부터 하방인 단결정 실리콘내의 깊은 트랜치로 확장하는 다이오드 용기내에 배치된다. 이 다이오드는 다이오드 용기내에 수직 배치된 다결정 실리콘층 및/또는 단결정의 조합으로 형성된다. 메모리 소자는 메모리 셀을 완성하기 위해 다이오드 상에 형성된다. 다이오드의 수직 구성은 프로그램시 요구되어지는 바와 같이 메모리 소자를 관통하여 상당히 큰 전류 흐름의 발생을 가능하게 하는 대규모 다이오드 표면 영역을 제공한다. 이러한 경우에, 대규모 다이오드와 관련하여 통상의 기판 표면 공간을 필요로하지 않고, 큰 전류의 전송을 제공할 수 있는 상당히 효과적인 다이오드를 구현할 수 있다.

Description

불휘발성 메모리 셀내에서 다중 상태의 물질을 이용하는 스택·트랜치형 다이오드
전자 메모리에서, 칼코게니드와 무정질 실리콘과 같은 다중 상태를 갖는 가변 저항성 물질의 이용에 관한 기술이 이 분야에 잘 알려져 있다. 예를들어, 칼코게니드의 이용에 관하여, 발명자 "오브신스키(Ovshinsky)등"에 의한 미국 특허 번호 제5,296,205호, 제5,335,219호, 제5,341,328호 및 제5,359,205호에 개시되어 있다. 본 발명은 이들의 내용을 참조로 하고 있다. 이 특허들은 종래 기술의 단계를 증거하며, 칼코게니드 물질의 동작 및 기능에 관하여, 그리고 칼코게니드를 이용하여 제조된 셀의 동작 및 그 기능에 관한 현 단계의 이론들을 개시하고 있다.
간단히 말해서, 다중 상태(multi-state) 물질이란, 입력 자극(input stimulus)에 응답하게 하여 물리적 상태를 변화시킬 수 있는 물질을 말한다. 예를들어, 칼코게니드는 전기적 자극에 의해, 무정질 상태로부터, 예컨대 다결정 상태 동안 상이한 저항성을 나타내는 다결정 상태로, 그 상태 및 저항을 변화시킬 수 있는 물질이다. 칼코게니드 물질은 임의의 암페어수의 전류를 관통시켜, 특정 저항의 상태로 놓여지게 할 수가 있다. 이와 같이 고정된 저항 상태는, 프로그램 범위의 개별 암페어수를 갖는 전류를 그 칼코게니드 물질에 관통시켜 흐르게 할때까지 변하지 않은 그 저항 상태를 그대로 유지한다. 이 독특한 성질 때문에, 칼코게니드 물질은 이진 데이터 또는 하이·로우의 디지털 시스템 데이터를 저장하기 위한 메모리 셀로서 이용된다.
칼코게니드를 기초로한 메모리 셀은 통상, 데이터를 저장하기 위한 메모리 소자와, 이 메모리 소자와 결합되며 저장된 데이터를 프로그램하고 감지하는데 이용하는 억세스 소자를 포함한다. 한편, 일실시예에서의 억세스 소자는 다이오드일 수 있다. 칼코게니드를 기초로한 메모리 셀은 통상, 종래의 반도체 메모리들에 이용되는 것처럼, 어드레스 라인에의 선택적인 전압 적용에 의해 외부 회로에 대하여 억세스될 수 있다. 칼코게니드를 기초한 메모리의 독특한 동작 성질 때문에, 전류 흐름의 제어는 프로그램을 용이하게 하는데 중요한 인자가 된다. 칼코게니드의 프로그래밍은 큰 전류의 밀도를 필요로 한다. 이러한 관점에서, 칼코게니드를 기초로한 메모리 셀은 순방향에서의 큰 전류 흐름을 허용하며, 역방향에서의 전류 흐름을 반드시 차단하는데 충분한 대용량의 다이오드를 포함하는 것이 바람직하다. 필요한 전류를 공급하는데 충분히 큰 종래의 정션 다이오드 구조는 실리콘 기판의 상단 표면에 상당히 많은 공간을 필요로 하기 때문에, 메모리에서 칼코게니드를 이용하는 공간 축소의 잇점을 저하시켰다. 따라서, 칼코게니드를 기초로한 메모리 셀의 성능 충족에 부합함과 동시에, 소규모이면서도 용이하게 제조 가능한 다이오드를 필요로 하고 있다.
따라서, 본 발명의 목적은 메모리 셀에서 칼코게니드와 같은 다중 상태의 메모리 소자에 대용량의 전류를 제공하기 위한 수직 정렬식 다이오드를 제공함에 있다.
본 발명은 일반적으로 반도체 장치내에 있는 칼코게니드(chalcogenide)와 같은 다중 상태(multi-state) 물질에 관한 것으로, 특히 전자 메모리 셀을 형성하는 그 다중 상태의 칼코게니드 메모리 소자와 함께 결합되어 이용될 수 있는 스택·트랜치 다이오드에 관한 것이다.
이하의 도면을 참조하여 본 발명의 특징 및 잇점들을 상세히 설명한다.
도 1은 주변 회로와 전기적으로 통신하도록 상단에 형성된 메모리 매트릭스를 갖는 전형적인 반도체 기판의 구조를 나타내는 도면.
도 2는 본 발명에 따라 워드 라인과 디지털 라인 사이에 배치된 복수개의 메모리 셀에 의해 형성된 전형적인 메모리 매트릭스를 나타내는 도면.
도 3은 본 발명에 따라 전형적인 칼코게니드를 기초로한 메모리 셀의 절단면도.
도 4는 본 발명에 따라 제조된 복수개의 메모리 셀의 레이아웃을 나타내는 전형적인 메모리 매트릭스의 정면도.
도 5는 도 3에 나타낸 실시예에 따라 공정중 메모리 셀의 절단면도이며, 메모리 셀이 배치될 실리콘 베이스를 나타내고 있다.
도 6은 도 3에 나타낸 실시예에 따라 공정중 메모리 셀의 절단면도이며, 디짙 라인의 형태를 나타내고 있다.
도 7은 도 3의 실시예에 따라 공정중 메모리 셀의 절단면도이며, 디짙 라인상의 스트래핑층(strapping layer)의 형태를 나타내고 있다.
도 8은 도 3의 실시예에 따라 공정중 메모리 셀의 절단면도이며, 큰 신장의 산화물층의 형태를 나타내고 있다.
도 9는 도 3의 실시예에 따라 공정중 메모리 셀의 절단면도이며, 다이오드 용기의 형태를 나타내고 있다.
도 10은 도 3의 실시예에 따라 공정중 메모리 셀의 절단면도이며, 다이오드를 포함하는 실리콘층의 형태를 나타내고 있다.
도 11은 도 3의 실시예에 따라 공정중 메모리 셀의 절단면도이며, 산화물 측벽(oxide spacer)의 형태를 나타내고 있다.
이하, 특정 실시예가 도면과 함께 상세히 설명되지만, 본 발명은 다양한 변형 및 변경이 가능하다. 즉, 본 발명의 상세한 설명은 이하에 개시되는 특정 형태로 한정할 의도가 아님에 유의하여야 한다. 게다가, 본 발명은 청구항에서 정의내려진 본 발명의 기술적 사상의 범위내에서, 변형, 등가 및 변경된 그 모든 것을 포함할 것이다.
다이오드 용기는 큰 신장의 산화물 스택의 정상부로부터 하방인 단결정 실리콘층의 깊은 트랜치까지 확장한다. 단결정 실리콘 및/또는 다결정 실리콘층의 결합은 그 내부의 수직 다이오드를 형성하도록, 이 용기의 수직 내면에 배치된다. 본 발명의 수직 다이오드는 큰 신장의 산화물 스택과 깊은 실리콘 트랜치내에 배치되기 때문에, 이를 "스택·트랜치" 다이오드라 칭한다. 수직 구조는 메모리 소자를 통한 큰 전류 흐름을 발생시킬 수 있게끔 큰 다이오드 표면 영역을 제공한다. 이러한 경우에 있어서, 그러한 큰 다이오드와 결합된 통상의 기판 표면 공간을 필요로 하지 않고, 대규모의 전류를 제공하는 상당한 효율의 다이오드가 가능해진다.
도 1은 본 발명에 따라 전형적인 전자 메모리(100)의 구조를 설명하기 위한도면이다. 전자 메모리(100)는 메모리 매트릭스(300)를 갖는 반도체 기판(200)과, 그 기판상에 형성된 주변 회로(400)를 포함한다. 메모리 매트릭스(300)는 이하에 설명되는 바와 같이, 데이터 저장을 위한 복수개의 메모리 셀을 포함한다. 주변 회로(400)는 메모리 매트릭스(300)내에 위치된 메모리 소자를 어드레싱하며, 메모리 내부의 데이터를 일시 저장하고, 그들로부터의 데이터를 복원하는 회로를 포함한다. 이것에 관하여, 주변 회로(400)에는 다중 상태가 가능한 저항 레벨이 그 셀에서 프로그램될 것인지를 결정하기 위하여 각 메모리 셀의 양단에 인가된 전압 레벨을 조정하는 회로를 포함한다. 메모리 매트릭스(300) 및 어드레싱 매트릭스(400)는 전기 커넥션(500)을 경유하여 전기적인 통신을 행한다.
도 2는 전형적인 메모리 매트릭스(300)를 구조적으로 설명하기 위한 도면이다. 메모리 매트릭스(300)는 복수개의 수평 배치된 워드 라인(310)과, 수직 배치된 디짙 라인(320)(이를 합쳐서, "어드레스 라인"이라 칭함)을 포함한다. 복수개의 메모리 셀(330)은 워드 라인(310)과 디짙 라인(320) 사이에 배치된다. 각각의 메모리 셀(330)은 도면에 나타낸 바와 같이, 접속된 워드 라인 노드(12)와 디짙 라인 노드(10)를 갖는다. 워드 라인(310)과 디짙 라인(320)은 이 기술 분야에서 잘 알려진 방식으로 어드레싱 매트릭스(400)에 전기적으로 결합되므로, 각각의 메모리 셀(330)은 필요에 따라 독단적으로 어드레스되거나 억세스될 수 있다. 워드 라인(310)과 디짙 라인(320)은 메모리(100)의 동작에 필요에 따라 각각의 메모리 셀(330)에 대한 특정 전압 레벨을 제공하는데 이용된다. 예를들어, 특정 셀(330)에 대응하는 워드 라인(310)과 디짙 라인(320) 사이의 전압 차는 셀(330)을, 프로그램 모드, 독출 모드, 비선택 모드 또는 프로그램 금지 모드가 되도록 제어할 수 있다. 이러한 전압은 주변 회로(400)에 의해 제어되는 것이 바람직하다.
도 3은 본 발명에 따라 2개의 메모리 셀(330) 부위를 포함하고 있는 메모리 매트릭스(300)의 절단면도이다. 메모리 매트릭스(300)는 기판(200)상에 형성되며, 이때, 이 기판은 P형 기판이 바람직하다. 명세서 전반에 걸쳐 다양한 성분에 관해 제공된 유극성(polarity) 물질이 바람직하게 적용된다. 유극성 물질은 본 발명의 기본 사상의 범위내에서 제공된 특정 회로에 따라 변경될 수 있다는 것을 유의하여야만 한다. 한편, 본 발명의 바람직한 실시예에 있어서, N형 웰(210)은 기판(200)내에 배치된다. N형 웰(200)은 종래의 반도체 제조 기술에서 잘 알려진 방법을 이용하여 기판(200)내에 약 3.5∼4.0 미크론 깊이로 형성된 것이다. N형 웰(210)은 실리콘 트렌치를 형성하는데 이용될 수 있는 실리콘 베이스의 단순한 실시예임에 유의하여야 한다. 예를들어, P형 웰은 N형 기판내에 형성될 수 있다. 또한, 베이스는 에피텍셜층일 수도 있다. 패터닝층(14)은 N형 웰(210)의 정상부에 배치되며, 스트래핑층(16)에 대한 패턴을 한정한다. 패터닝층(14)상의 배치된 것은 큰 신장의 산화물층(18)이다. 용기(20)는 큰 신장의 산화물층(18)의 정상부로부터 N형 웰(210)로 하방 확장하는 움푹 팬 부위(recess)이다. 이때, 용기(20)는 약 2 미크론의 깊이가 되는 것이 바람직하다.
메모리 셀(330)은 용기(20)의 상단과 그 내부에 배치됨과 동시에, 디짙 라인(320)과 워드 라인(310) 사이에 전기적으로 위치된다. 절단면에서의 모든 메모리 셀(330)은 도시된 바와 같이, 그 각각의 워드 라인 노드(12)를 통해, 단일 워드 라인(310)에 결합하게 된다. 이와 동일하게, 절단면의 수직한 면에서의 모든 메모리 셀(330)들은 그 각각의 디짙 노드(10)를 통해 단일 디짙 라인(320)에 결합하게 된다. 이러한 구성은 도 2에서 설명한 복수개로 상위 중첩된 워드 라인과 디짙 라인이 되게 한다. 스트래핑층(16)은 도전성을 향상시키기 위하여, 디짙 라인(320)의 표면을 따라 배치된 금속 층이다. 스트래핑층(16)은 길이 방향(예컨대, 도 3의 페이지 단위로 확장하는 방향)으로 있는 모든 층상의 디짙 라인(320)에 배치된 텅스텐층인 것이 바람직하다. 스트래핑층(16)은 선택 사항이다. 디짙 라인(320)은 스트래핑층(16)의 넓이 보다 넓게 형성되는 것이 바람직하다(도면을 참조하라).
용기(20)내에 배치되어 있는 것은 제1 실리콘층(22)과 제2 실리콘층(24)이며, 이 두층은 다이오드를 구성하고 있다. 제1 및 제2 실리콘층(22,24)은 이하에 설명되어지는 바와 같이, 단결정 또는 다결정 실리콘층일 수 있다. 제1 및 제2 실리콘층(22,24)은 상반된 실리콘 타입인 것이 바람직하다. 예를들어, 제1 층(22)이 P형 타입이며, 제2층(24)은 N형 타입일 수 있다. 제1 실리콘층(22)은 디짙 라인(320)과 같은 동일 유극성 물질의 에픽텍셜층 또는 단결정층인 것이 바람직하다. 제2 실리콘층(24)은 반대 극성의 폴리실리콘인 것이 바람직하다. 다른 실시예에 있어서, 다이오드는 보다 많은 실리콘층을 가질 수 있다. 하단 측벽(26)은 산화물 또는 질화물로 구성된 측벽(spacer)이며, 워드 라인(310)으로부터 실리콘층(22,24)의 패턴화된 에지를 전기적으로 절연시키는 역할을 한다. 제2 실리콘층(24)의 정상부와 워드 라인(310) 사이에 배치된 그 나머지 구조는, 메모리 셀(330)의 메모리 소자부를 포함한다. 층(28)은 제2 실리콘층(24)상에 배치될 수 있다. 층(28)은 텅스텐으로 구성되며 또는 티타늄 실리사이드, 텅스텐 실리사이드 또는 티타늄 질화물과 같은 높은 도전성 물질로 구성되는 것이 바람직하다. 칼코게니드층(30)은 하단 전극(32)과 상단 전극(34) 사이에 샌드위치로 형성된다.
많은 칼코게니드 합금은 본 발명과 관련된 메모리 소자로서 이용하는 것이 바람직할 수 있다. 더욱 바람직하게는, 칼코게니드 복합물은 텔루륨, 셀레늄, 게르마늄, 안티몬, 비스무쓰, 리드 스트론툼, 아세닉, 술퍼, 실리콘, 포스포루스, 옥시젼 및 이 원소들의 혼합물 또는 합금으로부터 형성될 수 있다. 이러한 합금들은 인가된 자극에 응답하여 일반적으로, 다중 상태 및 안정한 상태로 될 수 있는 물질로서 선택된다. 텔루륨, 게르마늄 및 안티몬의 합금이 바람직할 수 있으며, 술퍼 또는 아세닉과 같은 다른 원소의 조합으로 구성되어 있는 약 50%의 텔루륨, 약 20%의 게르마늄 및 약 20%의 안티몬을 갖는 물질이 특히, 바람직하다. 본 발명의 일실시예에서의 혼합물은 각각 약 55:22:22의 비율로 조합된 텔루륨, 게르마늄 및 안티몬이다.
상하단 전극들은 칼코게니드층(30)에 대한 전기적 콘택 역할을 한다. 상하단 전극들(32,34)은 금속층 및, 이 금속층과 칼코게니드층 사이에 배치된 카본층을 포함한다. 상하단 전극(32,34)은 다른 물질로서 형성될 수 있으며, 단지 칼코게니드층(30)의 바람직하지 않은 오염을 방지하는 확산 장벽의 역할을 하는 선택된 물질층을 포함하는 것이 바람직하다. 이러한 확산 장벽은 셀내의 일련의 저항에 악영향을 미치지 않으며, 오염의 위협 요소가 없는 칼코게니드층(30)과 이와 다른 층이 존재하는 모든 영역에서는 제거될 수도 있다. 성형층(36)은 메모리 셀(330)의 중앙부에 칼코게니드 활성 영역(36a)을 생성하도록, 칼코게니드층(30)의 윤곽을 성형화시키는 질화물층인 것이 바람직하다. 성형층(36)은 다양한 다른 물질로 구성될 수 있으며, 그 예로서 산화물을 포함한다. 캡층(38)은 질화물인 것이 바람직하며, 메모리 셀(330)의 정상부에 두껑을 씌우며, 콘택 개구부(38a)가 직접 칼코게니드 활성 영역을 한정하는 역할을 한다. 이 기술 분야에서 통상의 지식을 가진자에게 공지된 바와 같이, 캡층(38)은 메모리 셀(330)의 메모리 소자를 절연하는데 효과적인 다른 물질들 예컨대, 산화물 또는, 질화물과 산화물이 혼합된 혼합물을 포함할 수 있다. 상단 측벽(40)은 산화물 또는 질화물로 구성된 스페이서며, 칼코게니드 메모리 셀(330)의 에지부를 워드 라인(310)에 대하여 전기적으로 절연시키는 역할을 한다. 상단 및 하단 측벽(26,40)은 워드 라인(310)으로부터 메모리 셀(330)의 노출된 에지부를 절연시키는 하나의 측벽으로 결합될 수 있음에 유의하여야 한다.
도 4는 본 발명에 따라 구성된 복수개의 메모리 셀(330)을 포함하는 메모리 매트릭스(300)의 정면도이다. 이러한 도면은 이하 본원에서 설명하고 있는 독특한 구조의 물리적 레이아웃을 나타내고 있으며, 당업자에게 이를 이해시키는데 도움이 될 것이다. 각각의 메모리 셀(330)은 워드 라인(310)과 디짙 라인(320)의 교차점에 배치된다. 디짙 라인(320)은 표면 아래에 배치되어 있음을 아웃라인으로 나타내었다. 아웃라인 형태로 나타낸 것은 각 메모리 셀(330) 중앙의 캡층(38)에 의해 형성된 콘택 구멍이다.
전술한 바와 같이, 메모리 셀(330)은 프로그램 모드, 독출 모드, 비선택 모드 및 프로그램 금지 모드와 같은 다중 모드로의 동작이 가능하다. 메모리 셀(330)의 동작은 디짙 라인(320)과 워드 라인(310) 사이의 전압 차의 조정에 의해 조절되는 것이 바람직하다. 예를들어, 프로그램 모드에 있어서, 디짙 라인(320)으로부터 워드 라인(310)으로의 3 볼트의 전압 차로 기인한 전류 흐름은 칼코게니드층(30)으로 하여금, 약 100kohm의 고저항 레벨을 갖게 할 수 있는 반면에, 2볼트의 전압 차에 기인한 전류의 흐름은 상기 칼코게니드 층(30)에 저장될 약 1쿨롱의 저저항 레벨을 갖게할 수도 있다. 1 볼트 또는, 그 보다 작은 전압의 차는 그 상태의 변화 없이 셀(300)(예컨대, 저항)을 감지하거나 또는 독출하는데 이용될 수 있다. 게다가, 상기와 다른 전압이 보다 높은 베이스 시스템(이진 보다 큼)의 데이터를 저장하는데 이용될 수 있으며, 또한 다른 모드의 메모리 셀(330)을 동작하는데에도 이용될 수 있다. 잘 알려진 바와 같이, 이러한 전압 및 동작 특성은 일실시예에 불과하며, 이에 대한 다양한 변형 및 변경이 있을 수 있다. 각각의 셀(330)에 제공된 전압 차는 주변 회로(400)에 의해 제어되는 것이 바람직하다. 이러한 실시예에서 이용되는 통상의 N형 웰은 표준 CMOS 회로 동작에서와 같이, Vcc 전압에 걸리도록 하는 것이 바람직하다. 메모리셀(330)의 원하는 동작 특성을 효과적으로 발휘하는 도 3 실시예의 특징적 잇점은 이하의 설명으로 이해되어질 것이다. 전술한 바와 같이, 큰 전류의 흐름이 칼코게니드 소자에 제공되는 것은 칼코게니드를 기초로한 메모리의 동작에 중요한 작용을 한다. 본 발명의 메모리 셀(330)은 대규모의 다이오드 표면 영역을 갖고 있기 때문에, 특히 이러한 점에서 더욱 효과적이게 된다. 하지만, 종래 기술과는 달리, 본 발명의 스택·트랜치 다이오드는 메모리(100)의 상단 표면에 상당한 공간을 필요로 하지 않고도 관통하는 높은 전류를 구현할 수 있다. 도 4를 참조하면, 각각의 메모리 셀(330)은 약 .6미크론×.6미크론, 또는 이보다 작게 구성되는 것이 바람직하며, 여기서는 .25의 포토리소그래픽 용해능을 갖는 것으로 가정하고 있다.
또한, 메모리 셀(330)은 메모리 셀내의 직렬 저항을 저감하도록 설계된 다른 특징에 의해 전류의 흐름을 증대시키고 있다. 즉, 이러한 특징은 스트래핑된 디짙 라인(320)을 포함한다. 스트래핑층(16)은 금속층으로서, 폴리실리콘 디짙 라인(320)에 접촉되게 배치되어, 이들 층의 계면을 따라 저저항 전류 경로를 생성하기도 한다. TiSi2로 구성되는 것이 바람직한 얇은 라이닝(lining)(21)은 용기(20)의 내부 표면에 따라 배치되어, 직렬 저항을 또한 저감시킬 수 있다.
도 3에 나타낸 메모리 셀(330)의 형태는 이하에 보다 상세히 설명할 것이다. 먼저, 도 5를 참조하면, 기판(200)은 P형 물질의 단결정 실리콘 기판이다. N형 웰(210)은 반도체 공정에서 잘 알려진 기술인 종래의 N형 웰 기술을 이용하여, 기판(200)의 정상부에 형성된다. N형 웰(210)은 3.5∼4.0 미크론의 깊이를 갖는 것이 바람직하다. 패터닝층(14)는 산화 공정 또는 TEOS 증착 공정에 의해, N형 웰(210)의 정상부에 증착되는 산화물층이다. 패터닝층(14)은 2000∼3000옴스트롱의 깊이를 갖는 것이 바람직하다.
도 6은 패터닝층(14)이 선택적으로 제거(포토레지스트의 증착 및 선택 식각을 포함하는 표준 기술)되어 어떻게 디짙 라인(320)의 패턴이 형성되는 지 그 방법을 나타내고 있다. 디짙 라인(320)은 P+ 타입 실리콘의 긴 스트립(strip)이며, 절단면에 도시한 바와 같이 페이퍼(paper)에 수직 방향으로 확장하고 있다. 디짙 라인(320)은 확산 또는 이온 주입과 같은 표준 기술에 의해 형성될 수 있다. 디짙 라인(320)은 약 .1∼.2 미크론 깊이를 갖는 것이 바람직하며, 약 1019∼1021atoms/cc로 도핑되는 것이 바람직하다. 이하에 설명되어지는 바와 같이, 디짙 라인(320)의 깊이는 다이오드 정션의 위치에 기초로하여 최적화될 수 있다. 디짙 라인(320)의 폭(절단면에 도시됨)은 패터닝층(14)의 간격 폭 보다 큰 것이 바람직하다. 이러한 점은 용기(20)내에 형성된 다이오드가 N형 웰(210)로 단락되는 것을 방지하는 역할을 한다.
도 7은 패터닝층(14)이 스트래핑층(16)의 패턴을 한정하는 방법을 도시하고 있다. 전술한 바와 같은 방법으로 디짙 라인(320)의 형성후에, 패터닝층(14)내에 형성된 채널(14a)은 스트래핑층(16)에 충진될 수 있다. 이러한 방법에 있어서, 스트래핑층(16)은 추가의 마스크 단계 없이 증착된다. 스트래핑층(16)은 내화성 금속이므로, 디짙 라인(320)의 저항을 감소시킬 수 있다. 채널(14a)에 텅스텐 또는 텅스텐 실리사이드의 증착후에, 화학 기계적 폴리싱 또는 에치백 공정이 수반되는 것이 바람직하다. 또 다른 실시예에 있어서, 스트래핑층(16)은 저항을 저감시키는 동일 역할의 TiSi2로 구성된다.
도 8은 패터닝층(14)과 스트래핑층(16)의 정상부에 형성되는 큰 신장의 산화물층(18)을 도시한다. 큰 신장의 산화물층(18)은 TEOS 증착 공정(도핑 단계가 없음)을 이용하여 형성되는 것이 바람직하다. TEOS 증착 공정은 산화될 추가의 실리콘층을 필요로 하지 않기 때문에, 산화물층을 성장하는 것과 동일한 방법이 적용된느 것이 바람직하다. 큰 신장의 산화물층(18)은 1 미크론의 두께를 갖는 것이 바람직하다.
도 9는 큰 신장의 산화물층(18), 텅스텐 스트래핑층(16), 디짙 라인(320) 및 실리콘 N형 웰(210)을 선택 식각함으로서, 용기(20)가 어떻게 형성되는 지를 도시하고 있다. 큰 신장의 산화물층(18)은 CF4건식 식각을 이용하여 식각되어 질 수 있다. 텅스텐 및/또는 다른 층 또한, HBr 또는 SF6과 같은 건식 식각을 이용하여 식각되어 질 수 있다. 용기(20)는 약 2미크론의 깊이를 가지는 것이 바람직하며, 큰 신장의 산화물층(18)의 정상부로부터, N형 웰(210)내 트랜치의 베이스까지 확장한다. 용기(20)의 형성 후에, TiSi2로 구성된 박막 라이닝(21)이 셀의 저항을 감소시킬 목적으로 증착되어 질 수 있다.
도 10은 수직 다이오드가 용기(20)내에서 어떻게 형성되는지의 그 방법을 도시하고 있다. 제1 및 제2 실리콘층(22,24)은 용기(20) 내부에 집중 증착된다. 제1 실리콘층(22)은 P형 실리콘층이며, 다결정 실리콘, 무정질 실리콘 또는 에피텍셜 실리콘으로 형성된다. 제1 실리콘층(22)용으로, 에피텍셜 실리콘이 바람직하다. 제2 실리콘층(24)은 제1 실리콘층(22)의 상단에 형성된다. 제2 실리콘층(24)는 인시츄 도핑(insitu doping)이 적용되는 것이 바람직하다. 도펀트를 제2 실리콘층(24)로부터 제1 실리콘층(22)내로 확산하는 단계가 행해지는 것이 바람직하다. 이것은 1000℃에서 10초 동안의 분위기에서, 고속의 열처리 공정(RTP)에 의해 행해질 수 있다. 이러한 경우에, 다이오드 정션은 P/N 계면으로부터 벗어날 수 있게 된다.
도 11은 용기(20)상과 그 내부에 형성된 완성된 수직 다이오드를 도시하고 있다. 제2 실리콘층(24)의 증착후에, 대규모의 포토레지스트가 다이오드 구조의 정상부에 증착되며, 폴리 식각이 행해져 제1 및 제2 실리콘층(22,24)의 노출 부위가 제거된다. 최종적으로, 측벽(26)은, 산화막을 증착하고, 단지 하단 측벽(26)만을 남기기 위해, 종래의 방법으로 그 막을 선택적으로 식각함으로써 형성된다.
수직 다이오드의 형성 후에, 메모리 셀(330)의 나머지가 형성되어진다. 도 3을 참조하면, 층(28)은 텅스텐층의 증착에 의해 형성된다. 하단 전극(32)은 층(28)의 정상부에 증착된 이중의 금속-카본층이 바람직하다. 성형층(36)은 질화막층 증착과, 메모리 셀(330)의 중심부의 구멍을 한정하도록 그 질화막을 선택적으로 식각한 후에, 임의의 잔존하는 레지스트를 제거함으로서 형성되는 것이 바람직하다. 칼코게이드층(30)이 종래의 방법으로 증착되어, 칼코게니드는 성형층(36)에 의해 한정된 구멍내의 하단 전극(32)에 접촉하게 된다. 이것은 칼코게니드 활성 영역(36a)를 한정하며, 약 .3 미크론의 직경인 것이 바람직하다. 상단 전극(34)은 칼코게니드층(30)의 정상부에 카본 증착으로 형성된다. 추가의 금속층은 상단 전극(34)을 형성하도록 부가되어질 수 있다. 캡층(38)은 상단 전극(34)의 정상부에 질화막층 증착과, 칼코게니드 활성 영역상에 직접적으로 콘택 개구부(38a)를 한정함과 동시에, 상단 전극(34)이 워드 라인(310)과의 전기적으로 통신가능하게 위치되도록 그 질화막을 선택 식각함에 의해 형성되는 것이 바람직하다. 워드 라인(310)은 증착과, 금속층의 선택적 식각에 의해 형성된다. 도 4에서 나타낸 바와 같이, 워드 라인(310)은 동일 수평 열로 배치된 모든 메모리 셀(330) 사이에 전기적 통신이 가능하도록 구현된다.

Claims (22)

  1. 제1 노드와 제2 노드를 가지며, 칼코게니드를 기초로 이루어진 메모리 셀에 있어서,
    실리콘 베이스와,
    상기 실리콘 베이스상에 배치된 산화층과,
    상기 산화층의 정상 표면으로부터 하방인 상기 실리콘 베이스내에 형성된 트랜치까지 확장하며, 주변부에는 전기적 통신이 가능하게 상기 제1 노드가 배치되어 있는 다이오드 용기와,
    상기 용기내에 배치된 다이오드와,
    상기 다이오드와 상기 메모리 셀의 상기 제2 노드 사이에 전기적으로 결합된 칼코게니드 메모리 소자를 포함하는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서, 상기 제1 노드는 상기 다이오드 용기의 상기 주변부를 따라 상기 실리콘 베이스내에 배치되는 것을 특징으로 하는 메모리 셀.
  3. 제1항에 있어서, 상기 용기의 라이닝은 상기 셀의 동작 동안 상기 다이오드에 의해 재현되는 저항을 저감하기 위해, 상기 주변부와 상기 다이오드 사이에 있는 상기 용기의 주변부를 따라 배치되는 것을 특징으로 하는 메모리 셀.
  4. 제1항에 있어서, 상기 다이오드는 상기 용기의 상기 주변부 둘레에 배치된 제1 실리콘층과, 상기 제1 실리콘층의 내부에 집중 배치된 제2 실리콘층을 포함하는 것을 특징으로 하는 메모리 셀.
  5. 제4항에 있어서, 상기 제1 실리콘층은 에피텍셜 실리콘층이며, 상기 제2 실리콘층은 폴리실리콘층인 것을 특징으로 하는 메모리 셀.
  6. 제1항에 있어서, 상기 메모리 셀은 상기 다이오드가 상기 용기로부터 돌출하는 곳에 형성되는 상기 다이오드의 에지부에 배치되며, 주변 영역으로부터 상기 다이오드를 전기적으로 절연하는데 효과적인 측벽을 추가로 포함하는 것을 특징으로 하는 메모리 셀.
  7. 제1항에 있어서, 상기 메모리 소자는 칼코게니드층과 성형층을 포함하며, 상기 성형층은 상기 칼코게니드층이 상기 다이오드와 전기적으로 통신하고 있는 상기 메모리 셀의 중심에서, 칼코게니드 활성 영역을 적어도 부분적으로 한정하도록, 상기 칼코게니드층의 외형을 형성시키는 것을 특징으로 하는 메모리 셀.
  8. 상기 실리콘 베이스상에 배치된 산화층을 갖는 구조로 형성된 칼코게니드를 이용한 메모리 매트릭스에 있어서,
    복수개의 제1 어드레스 라인과 제 2 어드레스 라인 사이에 배치된 복수개의 메모리 셀을 포함하며, 이 메모리 셀은,
    (ⅰ) 상기 제1 어드레스 라인중 하나에 전기적으로 접속되는 제1 노드와, 상기 제2 어드레스 라인중 하나에 전기적으로 접속되는 제2 노드,
    (ⅱ) 상기 제2 노드에 전기적으로 결합된 칼코게니드 메모리 소자,
    (ⅲ) 상기 메모리 소자와 상기 제1 노드 사이에 전기적으로 접속되며, 상기 산화층의 정상부 표면으로부터의 하방인 상기 실리콘 베이스내에 형성된 트랜치까지 확장하는 용기내에 배치된 다이오드를 포함하는 것을 특징으로 하는 메모리.
  9. 제8항에 있어서, 상기 각각의 메모리 셀의 상기 제1 노드는 상기 제1 노드와 상기 다이오드 사이에의 전기적 접촉을 형성하도록 상기 용기와 통신되는 것을 특징으로 하는 메모리.
  10. 제9항에 있어서, 상기 각각의 메모리 셀의 상기 다이오드는 상기 용기의 벽 주위에 배치된 제1 실리콘층과, 상기 제1 실리콘층내에 집중 배치된 제2 실리콘층을 포함하는 것을 특징으로 하는 메모리.
  11. 제10항에 있어서, 상기 제1 실리콘층은 P형 에피텍셜 실리콘층이며, 상기 실리콘층은 N+형 다결정 실리콘층인 것을 특징으로 하는 메모리.
  12. 제8항에 있어서, 상기 실리콘 베이스는 P형 타입 기판내에 형성된 N형 웰인 것을 특징으로 하는 메모리.
  13. 제9항에 있어서, 상기 제1 어드레스 라인은 디짙 라인이며, 상기 제2 어드레스 라인은 워드 라인인 것을 특징으로 하는 메모리.
  14. 제9항에 있어서, 상기 메모리 셀의 상기 제1 노드는 상기 실리콘 베이스의 상단 표면을 따라 배치되며, 상기 각각의 제1 노드는 상기 제1 어드레스 라인중의 일부인 것을 특징으로 하는 메모리.
  15. 제14항에 있어서, 스트래핑층은 이의 모든 길이를 가로지는 각각의 상기 제1 어드레스 라인과 전기적으로 접촉하도록 배치되는 것을 특징으로 하는 메모리.
  16. 제15항에 있어서, 상기 스트래핑층은 텅스텐층인 것을 특징으로 하는 메모리.
  17. 제1 및 제2 노드를 갖는 다중 상태 물질 메모리 셀을 제조하는 방법에 있어서,
    (a) 실리콘 베이스를 형성하는 단계와,
    (b) 상기 실리콘 베이스상에 산화층을 형성하는 단계와,
    (c) 상기 산화층의 정상부 표면으로부터 하방인 상기 실리콘 베이스의 트랜치로까지 확장하는 내부 표면을 갖는 다이오드 용기를 식각하는 단계와,
    (d) 상기 메모리 셀의 상기 제1 노드가 접촉되게, 상기 내부 표면에 따른 상기 용기내에 다이오드를 형성하는 단계와,
    (e) 상기 메모리 셀의 제2 노드와 상기 다이오드 사이에 다중 상태 물질로 구성된 메모리 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 단계(d)는,
    (i) 상기 용기의 상기 내부 표면에 따라 에피텍셜 실리콘으로 이루어진 제1 층을 형성하는 단계와,
    (ⅱ) 상기 제1층상에 폴리실리콘으로 이루어진 제2 층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 단계(e)는,
    하단 전극을 형성하는 단계와,
    상기 하단 전극상에 칼코게니드층을 증착하는 단계와,
    상기 메모리 셀의 상기 제2 노드와 접촉되게 상기 칼코게니드층상에 상단 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 단계(e)는,
    칼코게니드층을 증착하는 상기 단계 이전에 행해지는, 상기 다이오드와 상기 제2 노드 사이에 물리적으로 직접 배치된 칼코게니드 활성 영역을 한정하도록 상기 칼코게니드층을 성형하기 위한 질화막층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  21. 제17항에 있어서, 상기 단계(b) 이전에 행해지는,
    상기 제1 노드에 전기적으로 결합되며, 상기 실리콘 베이스내에 배치된 제1 어드레스 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 단계 이후에는,
    제1 어드레스 라인을 형성하며, 상기 어드레스 라인과 접촉하도록 배치되는 스트래핑층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
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