KR100481866B1 - 상변환 기억소자 및 그 제조방법 - Google Patents

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KR100481866B1
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Abstract

상변환 기억소자 및 그 제조방법을 제공한다. 이 기억소자는 반도체 기판 상에 형성된 하부전극과, 하부전극 상에 형성된 상변환 패턴과 상변환 패턴 상에 형성된 상부전극을 포함한다. 상부전극은 상기 하부전극 상부에 하부전극을 향하는 팁(tip)을 가진다. 이 기억소자의 제조방법은 하부전극을 향하는 덴트를 갖는 상변환막 상에 도전막을 형성함으로써 하부전극을 향하는 팁을 가지는 상부전극을 형성한다. 따라서, 상부전극의 팁을 향해 전계가 집중됨으로써 상변환막을 통하여 흐르는 전류의 밀도를 높일 수 있다.

Description

상변환 기억소자 및 그 제조방법{PHASE CHANGEABLE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 비휘발성 기억소자 및 그 제조방법에 관한 것으로, 특히 상변환 기억셀들 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이타들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리소자들 대신에 새로운 비휘발성 기억소자들, 예컨대 상변환 기억소자들이 최근에 제안된 바 있다.
도 1은 상기 상변환 기억소자의 단위 셀을 나타낸 등가회로도이다.
도 1을 참조하면, 상기 상변환 기억 셀은 하나의 억세스 트랜지스터(TA) 및 하나의 가변저항체(C)로 구성된다. 상기 가변저항체(C)는 하부전극, 상부전극 및 그들 사이에 개재된 상변환 물질막(phase changeable material layer)로 구성된다. 상기 가변저항체(C)의 상기 상부전극은 플레이트 전극(PL)과 접속된다. 또한, 상기 억세스 트랜지스터(TA)는 상기 하부전극과 접속된 소오스 영역, 상기 소오스 영역과 이격된(spaced apart) 드레인 영역, 상기 소오스 영역 및 상기 드레인 영역 사이의 채널영역 상에 위치하는 게이트 전극을 포함한다. 상기 억세스 트랜지스터(TA)의 상기 게이트 전극 및 드레인 영역은 각각 워드라인(WL) 및 비트라인(BL)에 접속된다. 결과적으로, 상기 상변환 기억 셀의 등가회로는 디램셀의 등가회로도와 유사하다. 그러나, 상기 상변환 물질막의 성질은 상기 디램 셀에 채택되는 유전체막의 성질과 전혀 다르다. 즉, 상기 상변환 물질막은 온도에 따라 2개의 안정된 상태(two stable states)를 갖는다.
도 2는 상기 상변환 기억 셀을 프로그램 및 소거시키는 방법을 설명하기 위한 그래프이다. 여기서, 가로축은 시간(T)을 나타내고, 세로축은 상기 상변환 물질막에 가해지는 온도(TMP)를 나타낸다.
도 2를 참조하면, 상기 상변환 물질막을 용융온도(melting temperature; Tm)보다 높은 온도에서 제1 기간(first duration; T1)동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 비정질 상태(amorphous state)로 변환한다(1). 이에 반하여, 상기 상변환 물질막을 상기 용융온도(Tm)보다 낮고 결정화온도(crystallization temperature; Tc)보다 높은 온도에서 상기 제1 기간(T1)보다 긴 제2 기간(second duration; T2)동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 결정상태(crystalline state)로 변한다(2). 여기서, 비정질 상태를 갖는 상변환 물질막의 비저항은 결정질 상태를 갖는 상변환 물질막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변환 물질막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상변환 기억 셀에 저장된 정보가 논리 "1"인지 또는 논리"0"인지를 판별(discriminate)할 수 있다. 상기 상변환 물질막으로는 게르마늄(Ge), 텔루리움(tellurium;Te) 및 스티비움(stibium;Sb)을 함유하는 화합물막(compound material layer; 이하 'GTS막'이라 함)이 널리 사용된다.
상변환 소자의 효율을 향상시키기 위하여 전극과 상변환물질 사이의 접촉면적(contact area)를 줄이기 위한 방법이 미국특허번호 6,117,720호 "축소된 접촉면적을 갖는 집적회로의 전극 형성방법"(U.S.Patent No. 6,117,720 " METHOD OF MAKING AN INTEGRATED CIRCUIT ELECTRODE HAVING A REDUCED CONTACT AREA")에 개시되어 있다.
도 3은 종래의 상변환 기억소자를 나타낸 단면도이다.
종래의 상변환 기억소자는 반도체 기판 상에 형성된 하부전극(10)과, 상기 하부전극(10) 상에 오프닝을 갖는 층간절연막(12)을 포함한다. 상기 오프닝 내에 상기 하부전극(10)과 전기적으로 접속된 플러그(14)가 위치하고, 상기 플러그(14) 상의 상기 오프닝의 측벽에 스페이서(16)가 형성되고, 상기 스페이서(16)로 둘러싸여진 영역에 상기 플러그(14)에 접속된 콘택부(contact portion; 18)가 위치한다. 상기 콘택부(18)는 상변환물질로 형성되거나, 도전체로 형성될 수 있다. 상기 콘택부(18)가 상변환물질이면,상기 층간절연막(12) 및 상기 콘택부(18) 상에 상부전극(20)이 배치되고, 상기 콘택부(18)가 도전체이면, 상기 콘택부(18) 상에 상변환 패턴이 형성되고, 상기 상변환 패턴 상에 상부전극이 배치된다.
도 4 및 도 5는 각각 종래의 상변환 기억소자의 단점을 설명하기 위한 단면도들이다.
도 4는 콘택부(18a)가 상변환물질인 경우를 나타낸다. 상기 하부전극(10)에 전류가 인가되면, 상기 플러그(14)과 상기 콘택부(18a) 사이의 계면 및 상기 콘택부(18a) 내에서 저항에 의한 열이 발생하여 상변환물질의 상태가 변환된다. 그러나, 상기 플러그(14)의 열전도율이 높고, 상기 콘택부(18a)와 접하는 상기 스페이서(16)의 온도가 낮기 때문에 상기 콘택부(18a)의 가장자리 및 상기 플러그(14)과 접하는 부분의 온도가 낮아질 수 있다. 그 결과, 상변화막이 비정질 상태로 변환하였을 때, 상기 콘택부(18a)의 가장자리가 완전히 비정질이 되지 않아 전류누설이 발생할 수 있다.
도 5는 콘택부(18b)가 도전체인 경우를나타낸다. 상기 콘택부(18b) 상에 상변환 패턴(20)이 형성된다. 도 4에서 설명한 것과 마찬가지로, 상기 하부전극(10)에 전류를 인가하면, 상기 상변환 패턴(20)의 상기 콘택부(18b)와 접촉한 영역의 상태가 변환된다. 이 경우에도, 상기 콘택부(18b)와 접촉하는 영역 및 상기 콘택부(18b)의 가장자리와 접촉하는 영역의 열이 주변으로 전도되어 상태가 불완전하게 변환될 수 있다.
따라서, 종래기술에 따르면 상변환막의 상태를 완전하게 변환시키기 위해 많은 양의 전류가 필요하기 때문에 전력소모가 커질 수 있고, 데이타의 감도가 떨어질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 상변환 소자의 효율을 높이기 위하여 하부전극과 접하는 영역의 상변환막에서의 전류밀도가 높은 상변환 기억소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 하부전극을 향하는 팁(tip)이 형성된 상부전극을 갖는 상변환 기억소자를 제공한다. 이 기억소자는, 반도체 기판 상에 형성된 하부전극과, 상기 하부전극 상에 형성된 상변환 패턴과 상기 상변환 패턴 상에 형성된 상부전극을 포함한다. 상기 상부전극은 상기 하부전극 상부에 상기 하부전극을 향하는 팁(tip)을 가진다.
본 발명의 일 양태(aspect)에서, 상변환 기억소자는 반도체 기판에 형성된 하부전극과, 상기 하부전극을 갖는 반도체 기판 상에 형성되고, 상기 하부전극 상에 콘택홀의 내벽을 형성하는 층간절연막을 포함한다. 상기 콘택홀의 내벽에 스페이서 패턴이 형성된다. 상기 스페이서 패턴은 상기 하부전극 상에 할로영역(hollow region)을 가진다. 상기 층간절연막 상에 상기 할로영역을 채우는 상변환 패턴이 배치되고, 상기 상변환 패턴 상에 상부전극이 배치된다. 상기 상부전극은 상기 하부전극 상부에 상기 하부전극을 향하는 팁(tip)을 가진다.
본 발명의 다른 양태에서, 상변환 기억소자는 반도체 기판에 형성된 하부전극과, 상기 하부전극을 갖는 반도체 기판 상에 형성되고, 상기 하부전극 상에 콘택홀의 내벽을 형성하는 층간절연막을 포함한다. 상기 콘택홀의 내벽에 스페이서 패턴이 형성된다. 상기 스페이서 패턴은 상기 하부전극 상에 할로영역(hollow region)을 가진다. 상기 할로영역 내에 상기 하부전극과 접하는 상변환패턴이 형성되고, 상기 상변환 패턴 상에 상부전극이 배치된다. 상기 상부전극은 상기 층간절연막 상에 측벽을 가지고, 상기 하부전극 상부에 상기 하부전극을 향하는 팁(tip)을 가진다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 하부전극을 향하는 팁(tip)이 형성된 상부전극을 갖는 상변환 기억소자의 제조방법을 제공한다. 이 방법은 반도체 기판 상에 하부전극을 형성하고, 상기 하부전극을 갖는 반도체 기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 패터닝하여 상기 하부전극 상에 상기 층간절연막이 내벽을 구성하는 콘택홀을 형성하고, 상기 콘택홀의 내벽에 상기 스페이서 패턴을 형성한다. 상기 스페이서 패턴은 상기 하부전극을 노출시키는 할로영역을 갖도록 형성한다. 상기 층간절연막 및 상기 스페이서 패턴을 갖는 반도체 기판 상에 상기 할로영역에 상기 하부전극을 향하는 덴트를 갖는 상변환막을 형성하고, 상기 상변환막 상에 도전막을 형성한다. 상기 도전막 및 상기 상변환막을 차례로 패터닝하여 상기 하부전극 상에 차례로 적층된 상변환 패턴 및 상부전극을 형성한다.
다른 방법으로, 본 발명은, 반도체 기판 상에 하부전극을 형성하고, 상기 하부전극을 갖는 반도체 기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 패터닝하여 상기 하부전극 상에 상기 층간절연막이 내벽을 구성하는 콘택홀을 형성하고, 상기 콘택홀의 내벽에 상기 스페이서 패턴을 형성한다. 상기 스페이서 패턴은 상기 하부전극을 노출시키는 할로영역을 갖도록 형성한다. 상기 할로영역 내에 상기 하부전극에 접하고 상기 하부전극 상부에 덴트를 갖는 상변환 패턴을 형성하고, 상기 상변환 패턴 상에 도전막을 형성한다. 상기 도전막을 패터닝하여 상기 상변환 패턴 상에 상부전극을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 6은 본 발명의 제1 실시예에 따른 상변환 기억소자를 나타낸 단면도이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 상변환 기억소자는 반도체 기판 상에 형성된 하부전극(52)을 포함한다. 상기 하부전극(52)은 억세스 트랜지스터의 소오스 영역에 접속된 콘택플러그(50)와 전기적으로 접속된다. 이와 달리, 상변환 기억소자의 하부전극(52)은 억세스 트랜지스터의 소오스 영역에 직접 전기적으로 접속된 플러그 형태를 가질 수도 있다. 상기 하부전극(52)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈률 알루미늄 질화막(TaAlN), 또는 탄탈륨 실리콘 질화막(TaSiN)을 형성되는 것이 바람직하다. 상기 하부전극(52)을 포함하는 반도체 기판 상에 층간절연막(56)이 형성된다. 상기 층간절연막(56)은 상기 하부전극(52) 상에 형성된 콘택홀의 측벽(58)을 구성한다. 상기 층간절연막(56)과 상기 하부전극(52) 사이에 식각저지막(54)이 더 개재될 수 있다. 상기 콘택홀의 측벽(58)에 스페이서 패턴(60s)이 형성된다. 따라서, 상기 스페이서 패턴의 측벽(61)은 상기 스페이서 패턴(60s)의 중앙에 할로영역(59)을 한정한다. 상기 층간절연막(56) 상에 차례로 적층된 상변환패턴(phase changeable pattern; 62) 및 상부전극(64)이 배치된다. 상기 상변환 패턴(62)은 상기 할로영역(59)을 통하여 상기 하부전극(52)과 전기적으로 접속된다. 상기 상변환 패턴(52)은 상기 스페이서 패턴의 측벽(61)을 따라 콘포말하게 형성되기 때문에 상기 하부전극(52) 상부에서 상기 하부전극(52)을 향하는 덴트(65)를 가진다. 상기 덴트(65)는 상기 상부전극(64)으로 채워진다. 결과적으로, 상기 상부전극(64)은 상기 하부전극(52)을 향하는 팁(T)을 가진다. 상기 상부전극(64)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN), 또는 탄탈륨 실리콘 질화막(TaSiN)을 형성되는 것이 바람직하다.상기 상부전극(64) 상에 하드마스크 패턴(66)이 더 형성될 수도 있다. 상기 상변환 패턴(62) 및 상기 상부전극(64)을 포함하는 반도체 기판 상에 상부층간절연막(70)이 형성된다. 이 때, 상기 상부층간절연막(70)과 상기 상변환 패턴의 측벽(63) 사이에 보호막(shield layer; 68)이 더 개재될 수 있다. 상기 보호막(68)은 상기 상변환 패턴(62)의 특성저하(degradation)을 방지하기 위하여 사용되고, 실리콘옥시나이트라이드(silicon oxynitride)로 형성되는 것이 바람직하다. 상기 상부 층간절연막(70) 상에 상기 상부전극(64)과 전기적으로 접속된 평판전극(PL)이 형성된다.
도 7 내지 도 10은 본 발명의 제1 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 7을 참조하면, 반도체 기판 상에 하부전극(52)을 형성한다. 상기 하부전극(52)은 억세스 트랜지스터의 소오스 영역에 접속된 플러그 형태를 가질 수도 있고, 도시된 것과 같이, 억세스 트랜지스터의 소오스 영역에 접속된 콘택플러그(50) 상에 형성된 평판전극(planar electrode; 52)일 수도 있다. 상기 하부전극(52)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈률 알루미늄 질화막(TaAlN), 또는 탄탈륨 실리콘 질화막(TaSiN)을 형성하는 것이 바람직하다. 상기 하부전극(52)을 포함하는 반도체 기판 상에 층간절연막(56)을 형성한다. 상기 층간절연막(56)을 형성하기 전에 상기 반도체 기판 상에 식각저지막(54)을 형성할 수도 있다.
도 8을 참조하면, 상기 층간절연막(56)을 패터닝하여 상기 하부전극(52) 상에 상기 층간절연막(56)으로 이루어진 측벽(58)을 가지는 콘택홀을 형성한다. 상기 식각저지막(54)은 상기 층간절연막(56)을 식각하는 동안 상기 하부전극(52)의 과식각을 방지할 수 있다. 상기 식각저지막(54)을 형성하면, 상기 층간절연막(56)을 패터닝하고 계속해서 상기 식각저지막(54)을 식각하여 상기 하부전극(52)의 일부를 노출시킨다. 계속해서 도 8을 참조하면, 상기 콘택홀이 형성된 반도체 기판 상에 스페이서 절연막(60)을 콘포말하게 형성한다.
도 9를 참조하면, 상기 스페이서 절연막(60)을 이방성 식각하여 상기 콘택홀의 측벽(58)에 스페이서 패턴(60s)을 형성한다. 상기 스페이서 패턴(60s)의 측벽(61)은 상기 하부전극(52)이 노출된 할로영역(59)을 정의한다. 상기 스페이서 패턴(60s)이 형성된 반도체 기판 상에 상변환막을 콘포말하게 형성한다. 상기 상변환막은 상기 하부전극(52)의 상부에 상기 하부전극을 향하는 덴트(sink; 65)가 형성되도록 그 두께를 적절히 조절하면서 형성하는 것이 바람직하다. 상기 상변환막 상에 도전막을 형성한다. 그 결과, 상기 도전막은 상기 덴트(65)를 채워 상기 하부전극(52)을 향하는 팁(tip; T)을 가지게 된다. 상기 도전막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈률 알루미늄 질화막(TaAlN), 또는 탄탈륨 실리콘 질화막(TaSiN)을 형성하는 것이 바람직하다. 상기 도전막 상에 하드마스크막을 더 형성할 수도 있다.
계속해서, 도 9를 참조하면, 상기 하드마스크막, 상기 도전막 및 상기 상변환막을 차례로 패터닝하여 상기 하부전극(52) 상에 차례로 적층된 상변환 패턴(62), 상부전극(64) 및 하드마스크 패턴(66)을 형성한다. 상기 상변환 패턴(62)은 상기 층간절연막(56) 상에 측벽(63)을 가진다.
도 10을 참조하면, 상기 상변환 패턴(62) 및 상기 상부전극(64)이 형성된 기판 상에 상기 상변환 패턴(64)의 특성저하를 방지하기 위한 보호막(shield layer; 68)를 형성하고, 상기 보호막(68) 상에 상부층간절연막(70)을 형성한다. 상기 보호막(68)은 예컨대, 실리콘옥시나이트라이드로 형성하는 것이 바람직하고, 상기 상부층간절연막(70)은 고밀도플라즈마산화막(HDP Oxide) 및 PETEOS막등을 적층하여 형성하는 것이 바람직하다.
이어서, 상기 상부층간절연막(70), 상기 보호막(68) 및 상기 하드마스크패턴(66)을 관통하여 상기 상부전극(64)에 접속된 플래이트 전극(도 6의 PL)을 형성함으로써, 도 6에 도시된 상변환기억소자를 제조할 수 있다.
도 11은 본 발명의 제2 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도들이다.
본 발명의 제2 실시예에 따른 상변환 기억소자는 콘택홀 내에 매립된 상변환 패턴(62b)을 포함한다. 반도체 기판에 형성된 하부전극(52)과, 상기 하부전극(52) 상에 형성된 식각저지막(54)과, 층간절연막(56) 및 상기 층간절연막(56)으로 이루어진 측벽(58)을 갖는 콘택홀과, 상기 콘택홀의 측벽(58)에 형성된 스페이서 패턴(60s)을 갖는 것은 상술한 제1 실시예와 동일하다. 상기 스페이서 패턴의 측벽(61)은 할로영역(59)을 한정한다. 상기 할로영역(59) 내에 상변환막이 채워져 상변환 패턴(62b)을 형성한다. 상기 상변환 패턴(62b)은 그 상부에 상기 하부전극(52)을 향하는 덴트(65)를 포함한다. 상기 상변환 패턴(62b) 상에 상부전극(64a)이 배치되고, 상기 상부전극(64a)은 상기 덴트(65)에 상기 하부전극(52)을 향하는 팁(T)을 갖는다. 상기 상부전극(64a)은 상기 층간절연막(56) 상에 측벽(67)을 가진다.
도 12 내지 도 14는 본 발명의 제2 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 상변환 소자는 제1 실시예와 마찬가지로, 반도체 기판 상에 콘택플러그(50) 및 하부전극(52)을 형성하고, 상기 하부전극(52)이 형성된 기판 상에 식각저지막(54) 및 층간절연막(56)을 형성하고, 상기 층간절연막(56)을 패터닝하여 상기 하부전극(52) 상에 상기 층간절연막(56)으로 이루어진 측벽(58)을 갖는 콘택홀을 형성하고, 상기 콘택홀의 측벽(58)에 스페이서패턴(60s)을 형성하는 것을 포함한다. 상기 스페이서 패턴(60s)의 측벽은 상기 하부전극(52)을 노출시키는 할로영역(59)을 한정한다. 상기 스페이서 패턴(60s)이 형성된 기판 상에 상변환막(62a)을 형성한다. 상기 상변환막(62a)은 상기 하부전극(52) 상부에 덴트(65)가 형성되도록 두께를 적절히 조절하는 것이 바람직하다. 상기 덴트(65)의 최저점은 상기 층간절연막(56)의 상부면보다 소정의 높이(H)만큼 낮게 위치하도록 형성하여, 이후 연마공정을 실시하더라도 상기 덴트(65)의 하부의 일부를 남길 수 있다.
도 13을 참조하면, 상기 상변환막(62a)을 화학적 기계적 연마공정을 사용하여 연마하여 상기 층간절연막(56)의 상부면을 노출시키고, 상기 할로영역(59) 내에 채워진 상변환 패턴(62b)을 형성한다. 상기 상변환 패턴(62b)의 상기 덴트(65)는 상기 화학적기계적 연마공정에서 연마될 수 있으나, 그 하부의 일부는 상기 상변환 패턴(62b) 상에 존재한다.
도 14를 참조하면, 상기 상변환 패턴(62b)이 형성된 기판 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 상변환 패턴(62b) 상에 상부전극(64a)을 형성한다. 상기 상부전극(64a)은 상기 층간절연막(56) 상에 측벽(67)을 가진다. 상기 도전막 상에 하드마스크막을 더 형성함으로써, 상기 상부전극(64a) 상부에 하드마스크 패턴(66)이 더 형성될 수도 있다.
계속해서, 상기 상부전극(64a)이 형성된 기판 상에 상부층간절연막(도 11의 82)을 형성하고, 상기 상부층간절연막(도 11의 82)을 관통하는 플래이트 전극(도 11의 84)을 형성함으로써, 도 11에 도시된 상변환 기억소자를 제조할 수 있다. 본 발명의 제2 실시예에서는 상기 상변환 패턴(62b)이 상기 할로영역(59) 내에 위치하므로 보호막을 형성하는 단계를 생략할 수 있다.
상술한 것과 같이 본 발명에 따르면, 상변환 기억소자는 하부전극, 상변환 패턴 및 상부전극을 포함하고, 상기 상부전극은 상기 하부전극을 향하는 팁을 가진다.
도 15 및 도 16은 각각 본 발명의 효과를 설명하기 위한 도면들이다.
도 15에 도시된 것과 같이, 종래의 상변환 기억소자는 하부전극(BE)과 상부 전극(TE)이 평판으로 서로 마주본다. 따라서, 상기 하부전극(BE)으로 부터 상기 상부전극(TE)으로 향하는 동안 전류밀도(D1)가 균일하다. 그러나, 도 16에 도시된 것과 같이, 본 발명에 따른 상변환 기억소자는 팁(T)을 가지는 상부전극(TE)을 포함한다. 따라서, 하부전극(BE)으로 부터 상기 상부전극(TE)으로 향하는 전류는 상기 팁(T)을 향해 집속되어 상기 하부전극(BE) 상의 상변환막으로 흐르는 전류밀도(D2)가 종래의 전류밀도(D1)에 비해 상대적으로 높아진다. 결과적으로, 동일한 전류량을 하부전극에 인가할 때, 종래기술에 비하여 본 발명의 기억소자는 높은 전류밀도를 얻을 수 있기 때문에 전극과 상변환막의 계면 및 상변환막 내에서 높은 저항열을 발생시킬 수 있다. 즉, 상변환기억소자에 인가하는 전류의 양을 증가시키지 않더라도, 높은 효율을 얻을 수 있어 저전력 상변환 소자를 제조할 수 있다.
도 1은 전형적인 상변환 기억소자를 나타낸 등가회로도이다.
도 2는 상변환 기억소자의 기입 및 소거동작을 설명하기 위한 그래프이다.
도 3은 종래의 상변환 기억소자를 나타낸 단면도이다.
도 4 및 도 5는 각각 종래의 상변환 기억소자의 단점을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제1 실시예에 따른 상변환 기억소자를 나타낸 단면도이다.
도 7 내지 도 10은 본 발명의 제1 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 11은 본 발명의 제2 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 12 내지 도 14는 본 발명의 제2 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 15 및 도 16은 각각 본 발명의 효과를 설명하기 위한 도면들이다.

Claims (23)

  1. 삭제
  2. 삭제
  3. 반도체 기판에 형성된 하부전극;
    상기 하부전극을 갖는 반도체 기판 상에 형성되고, 상기 하부전극 상에 콘택홀의 내벽을 형성하는 층간절연막;
    상기 콘택홀의 내벽에 형성되어 상기 하부전극 상에 할로영역(hollow region)을 갖는 스페이서 패턴;
    상기 할로영역을 채우고, 상기 층간절연막 상에 측벽을 갖는 상변환 패턴;
    상기 상변환 패턴 상에 형성된 상부전극; 및
    상기 상변환 패턴의 측벽을 덮는 보호막을 포함하되, 상기 상부전극은 상기 하부전극 상부에 상기 하부전극을 향하는 팁(tip)을 갖는 것을 특징으로 하는 상변환 기억소자.
  4. 제3 항에 있어서,
    상기 층간절연막과 상기 하부전극 사이에 개재된 식각저지막을 더 포함하는 것을 특징으로 하는 상변환 기억소자.
  5. 삭제
  6. 제3 항에 있어서,
    상기 상부전극 상에 형성되고, 상기 상부전극과 전기적으로 접속되는 플레이트 전극을 더 포함하는 것을 특징으로 하는 상변환 기억소자.
  7. 반도체 기판에 형성된 하부전극;
    상기 하부전극을 갖는 반도체 기판 상에 형성되고, 상기 하부전극 상에 콘택홀의 내벽을 형성하는 층간절연막;
    상기 콘택홀의 내벽에 형성되어 상기 하부전극 상에 할로영역(hollow region)을 갖는 스페이서 패턴;
    상기 할로영역 내에 형성되어 상기 하부전극과 접하는 상변환패턴;
    상기 상변환 패턴 상에 형성되고, 상기 층간절연막 상에 측벽을 갖는 상부전극을 포함하되, 상기 상변환 패턴의 측벽 및 상부면은 상기 스페이서 패턴과 상기 상부전극에 의해 캐핑되고, 상기 상부전극은 상기 하부전극 상부에 상기 하부전극을 향하는 팁(tip)을 갖는 것을 특징으로 하는 상변환 기억소자.
  8. 제7 항에 있어서,
    상기 층간절연막과 상기 하부전극 사이에 개재된 식각저지막을 더 포함하는 것을 특징으로 하는 상변환 기억소자.
  9. 제7 항에 있어서,
    상기 상부전극 상에 형성되고, 상기 상부전극과 전기적으로 접속되는 플레이트 전극을 더 포함하는 것을 특징으로 하는 상변환 기억소자.
  10. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극을 갖는 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 하부전극 상에 상기 층간절연막이 내벽을 구성하는 콘택홀을 형성하는 단계;
    상기 콘택홀의 내벽에 상기 스페이서 패턴을 형성하되, 상기 스페이서 패턴은 상기 하부전극을 노출시키는 할로영역을 갖도록 형성하는 단계;
    상기 층간절연막 및 상기 스페이서 패턴을 갖는 반도체 기판 상에 상기 할로영역에 덴트를 갖는 상변환막을 형성하는 단계;
    상기 상변환막 상에 도전막을 형성하는 단계;
    상기 도전막 및 상기 상변환막을 차례로 패터닝하여 상기 하부전극 상에 차례로 적층된 상변환 패턴 및 상부전극을 형성하는 단계;및
    상기 상변환 패턴 및 상기 상부전극을 갖는 반도체 기판 상에 상기 상변환 패턴의 측벽을 덮는 보호막을 형성하는 단계를 포함하는 상변환 기억소자의 제조방법.
  11. 제10 항에 있어서,
    상기 층간절연막을 형성하기 전에,
    상기 하부전극을 갖는 상기 반도체 기판 상에 식각저지막을 형성하는 단계를 더 포함하는 상변환 기억소자의 제조방법.
  12. 제11 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 층간절연막을 패터닝하여 상기 하부전극의 일부분 상의 상기 식각저지막을 노출시키는 단계; 및
    상기 노출된 식각저지막을 식각하여 상기 하부전극을 노출시키는 단계를 포함하는 상변환 기억소자의 제조방법.
  13. 제10 항에 있어서,
    상기 상변환막은 상기 할로영역의 최소하부폭의 1/2보다 두껍게 형성하는 것을 특징으로 하는 상변환 기억소자의 제조방법.
  14. 제10 항에 있어서,
    상기 도전막은 상기 상변환막의 덴트를 채워 상기 하부전극을 향하는 팁(tip)을 형성하는 것을 특징으로 하는 상변환 기억소자의 제조방법.
  15. 제10 항에 있어서,
    상기 보호막이 형성된 반도체 기판 상에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막 및 상기 보호막을 패터닝하여 상기 상부전극의 일부분을 노출시키는 단계;및
    상기 상부 층간절연막 상에 상기 상부전극에 접속된 플래이트 전극을 형성하는 단계를 더 포함하는 상변환 기억소자의 제조방법.
  16. 삭제
  17. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극을 갖는 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 하부전극 상에 상기 층간절연막이 내벽을 구성하는 콘택홀을 형성하는 단계;
    상기 콘택홀의 내벽에 상기 스페이서 패턴을 형성하되, 상기 스페이서 패턴은 상기 하부전극을 노출시키는 할로영역을 갖도록 형성하는 단계;
    상기 할로영역을 갖는 반도체 기판 상에 상기 하부전극 상부에 덴트를 갖는 상변환막을 형성하되, 상기 덴트의 최심부는 상기 층간절연막의 상부면보다 낮은 레벨에 위치하도록 형성하는 단계;
    화학적기계적 연마공정을 사용하여 상기 상변환막을 연마하여 상기 층간절연막을 노출시키고, 상기 할로영역 내에 상변환 패턴을 형성하는 단계
    상기 상변환 패턴 상에 도전막을 형성하는 단계;및
    상기 도전막을 패터닝하여 상기 상변환 패턴 상에 상부전극을 형성하는 단계를 포함하는 상변환 기억소자의 제조방법.
  18. 제17 항에 있어서,
    상기 층간절연막을 형성하기 전에,
    상기 하부전극을 갖는 상기 반도체 기판 상에 식각저지막을 형성하는 단계를 더 포함하는 상변환 기억소자의 제조방법.
  19. 제18 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 층간절연막을 패터닝하여 상기 하부전극의 일부분 상의 상기 식각저지막을 노출시키는 단계; 및
    상기 노출된 식각저지막을 식각하여 상기 하부전극을 노출시키는 단계를 포함하는 상변환 기억소자의 제조방법.
  20. 삭제
  21. 제17 항에 있어서,
    상기 도전막은 상기 상변환막의 덴트을 채워 상기 하부전극을 향하는 팁(tip)을 형성하는 것을 특징으로 하는 상변환 기억소자의 제조방법.
  22. 제17 항에 있어서,
    상기 상변환 패턴 및 상기 상부전극을 갖는 반도체 기판 상에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막을 패터닝하여 상기 상부전극의 일부분을 노출시키는 단계;및
    상기 상부 층간절연막 상에 상기 상부전극에 접속된 플래이트 전극을 형성하는 단계를 더 포함하는 상변환 기억소자의 제조방법.
  23. 삭제
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