JP3363154B2 - 不揮発性メモリセル内のマルチステート材料と共に使用するスタック／トレンチダイオード - Google Patents
不揮発性メモリセル内のマルチステート材料と共に使用するスタック／トレンチダイオードInfo
- Publication number
- JP3363154B2 JP3363154B2 JP50147897A JP50147897A JP3363154B2 JP 3363154 B2 JP3363154 B2 JP 3363154B2 JP 50147897 A JP50147897 A JP 50147897A JP 50147897 A JP50147897 A JP 50147897A JP 3363154 B2 JP3363154 B2 JP 3363154B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- diode
- memory
- node
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 121
- 239000000463 material Substances 0.000 title claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 62
- 239000010703 silicon Substances 0.000 claims description 62
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 29
- 239000011159 matrix material Substances 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000007493 shaping process Methods 0.000 claims 3
- 238000005121 nitriding Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 150000004770 chalcogenides Chemical class 0.000 description 41
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910052714 tellurium Inorganic materials 0.000 description 3
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical group [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 3
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000010561 standard procedure Methods 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910001245 Sb alloy Inorganic materials 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910001215 Te alloy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/10—Phase change RAM [PCRAM, PRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は概して、半導体デバイスにおけるカルコゲニ
ド（chalcogenide）などのマルチステート材料の使用に
関し、より詳細には、マルチステート材料であるカルコ
ゲニドのメモリエレメントと共に使用して電気メモリセ
ルを形成することができるスタック（積層）／トレンチ
（溝）ダイオードの形成に関する。
ド（chalcogenide）などのマルチステート材料の使用に
関し、より詳細には、マルチステート材料であるカルコ
ゲニドのメモリエレメントと共に使用して電気メモリセ
ルを形成することができるスタック（積層）／トレンチ
（溝）ダイオードの形成に関する。
電子メモリにおいてカルコゲニド及びアモルファスシ
リコンなどのマルチステート可変抵抗材料を使用するこ
とは、当該技術において既知である。例えば、カルコゲ
ニドの使用は、本明細書中に援用されて本発明の一部と
するオブシンスキーら（Ovshinsky et al.）の米国特許
第5,296,716号、第5,335,219号、第5,341,328号及び第
5,359,205号に開示されている。これらの特許は従来技
術の状態を明示し、カルコゲニド材料及びカルコゲニド
を使用して製造されるセルの動作及び機能に関する現行
の理論を表すものであると思われる。
リコンなどのマルチステート可変抵抗材料を使用するこ
とは、当該技術において既知である。例えば、カルコゲ
ニドの使用は、本明細書中に援用されて本発明の一部と
するオブシンスキーら（Ovshinsky et al.）の米国特許
第5,296,716号、第5,335,219号、第5,341,328号及び第
5,359,205号に開示されている。これらの特許は従来技
術の状態を明示し、カルコゲニド材料及びカルコゲニド
を使用して製造されるセルの動作及び機能に関する現行
の理論を表すものであると思われる。
簡潔に言って、マルチステート材料とは入力された刺
激に応答して物理的な状態（ステート）を変えることが
できる材料である。例として、カルコゲニドは電気的に
刺激を受け、例えばアモルファス状態から結晶状態に状
態及び抵抗を変えるか、又は結晶状態にある間に異なる
抵抗を示すことができる材料である。一定のアンペア数
の電流を流すことによって、カルコゲニドを予想通りに
特定の抵抗状態にすることができる。このように固定さ
れた抵抗状態は、プログラミング範囲内の異なるアンペ
ア数を有する電流がカルコゲニドに流れるまで変わらな
い。これらの固有の特性のため、バイナリ（二値）又は
基数のより大きいデジタルシステムにおいてデータを記
憶するメモリセルにカルコゲニド材料を使用することが
できる。
激に応答して物理的な状態（ステート）を変えることが
できる材料である。例として、カルコゲニドは電気的に
刺激を受け、例えばアモルファス状態から結晶状態に状
態及び抵抗を変えるか、又は結晶状態にある間に異なる
抵抗を示すことができる材料である。一定のアンペア数
の電流を流すことによって、カルコゲニドを予想通りに
特定の抵抗状態にすることができる。このように固定さ
れた抵抗状態は、プログラミング範囲内の異なるアンペ
ア数を有する電流がカルコゲニドに流れるまで変わらな
い。これらの固有の特性のため、バイナリ（二値）又は
基数のより大きいデジタルシステムにおいてデータを記
憶するメモリセルにカルコゲニド材料を使用することが
できる。
カルコゲニドベースのメモリセルは一般に、データを
記憶するカルコゲニドのメモリエレメントと、メモリエ
レメントに結合し、記憶されたデータのプログラミング
及び感知に使用するアクセスエレメントとを含む。１つ
の実施の形態では、アクセスエレメントはダイオードで
あってもよい。カルコゲニドベースのメモリセルは一般
に、半導体メモリにおいて従来使用されるように、アド
レスラインに電圧を選択的に印加することによって外部
回路にアクセス可能である。
記憶するカルコゲニドのメモリエレメントと、メモリエ
レメントに結合し、記憶されたデータのプログラミング
及び感知に使用するアクセスエレメントとを含む。１つ
の実施の形態では、アクセスエレメントはダイオードで
あってもよい。カルコゲニドベースのメモリセルは一般
に、半導体メモリにおいて従来使用されるように、アド
レスラインに電圧を選択的に印加することによって外部
回路にアクセス可能である。
カルコゲニドベースのメモリの固有の動作特性のた
め、プログラミングを容易にするには電流の流れの制御
が重要である。カルコゲニドのプログラミングは、高い
電流密度を必要とする。この点では、カルコゲニドベー
スのメモリセルは、逆方向の電流の流れを本質的に許容
しない一方で順方向への大きな電流の流れを可能にする
のに十分大きなダイオードを含むことが望ましい。必要
な電流を供給するのに十分大きな従来の接合ダイオード
構造体はシリコン基板の上部表面に非常に大きな空間を
必要とするため、これらの構造体はメモリカルコゲニド
を使用する際の空間節約の利点を無効にしてしまう。従
って、カルコゲニドベースのメモリセルの性能要件を満
たすことができる、小さくて製造が容易なダイオードが
必要である。
め、プログラミングを容易にするには電流の流れの制御
が重要である。カルコゲニドのプログラミングは、高い
電流密度を必要とする。この点では、カルコゲニドベー
スのメモリセルは、逆方向の電流の流れを本質的に許容
しない一方で順方向への大きな電流の流れを可能にする
のに十分大きなダイオードを含むことが望ましい。必要
な電流を供給するのに十分大きな従来の接合ダイオード
構造体はシリコン基板の上部表面に非常に大きな空間を
必要とするため、これらの構造体はメモリカルコゲニド
を使用する際の空間節約の利点を無効にしてしまう。従
って、カルコゲニドベースのメモリセルの性能要件を満
たすことができる、小さくて製造が容易なダイオードが
必要である。
本発明は、メモリセル内のカルコゲニドなどのマルチ
ステートメモリエレメントに大量の電流を送るのに使用
する、垂直に配置されるダイオードを提供する。ダイオ
ードコンテナは、丈の高い酸化物スタックの上部から単
結晶シリコン層の深いトレンチ内へ下方向に延びてい
る。単結晶シリコン層及び／又は多結晶シリコン層の組
み合わせがこのコンテナ内に垂直に配置され、この中に
垂直ダイオードを形成する。本発明の垂直ダイオードは
丈の高い酸化物スタック及び深いシリコントレンチの双
方に配置されるため、「スタック／トレンチ」ダイオー
ドと呼ばれる。この垂直構造は、メモリエレメントを介
して大きな電流の流れを生じることができる大きなダイ
オード表面領域を提供する。このようにして、このよう
な大きなダイオードに通常関連する基板の表面空間を必
要とせずに、非常に効率的なダイオードを生成して大き
な電流を送ることができる。
ステートメモリエレメントに大量の電流を送るのに使用
する、垂直に配置されるダイオードを提供する。ダイオ
ードコンテナは、丈の高い酸化物スタックの上部から単
結晶シリコン層の深いトレンチ内へ下方向に延びてい
る。単結晶シリコン層及び／又は多結晶シリコン層の組
み合わせがこのコンテナ内に垂直に配置され、この中に
垂直ダイオードを形成する。本発明の垂直ダイオードは
丈の高い酸化物スタック及び深いシリコントレンチの双
方に配置されるため、「スタック／トレンチ」ダイオー
ドと呼ばれる。この垂直構造は、メモリエレメントを介
して大きな電流の流れを生じることができる大きなダイ
オード表面領域を提供する。このようにして、このよう
な大きなダイオードに通常関連する基板の表面空間を必
要とせずに、非常に効率的なダイオードを生成して大き
な電流を送ることができる。
本発明の特徴及び利点は、以下の詳細な説明及び添付
の図面を参照して最も良く理解されるであろう。
の図面を参照して最も良く理解されるであろう。
図１は、周辺回路に電気的に通じており、メモリマト
リックスが上に形成された例示的な半導体基板の略図で
ある。
リックスが上に形成された例示的な半導体基板の略図で
ある。
図２は、本発明に従って、ワードライン及びディジッ
トラインとの間に配置される複数のメモリセルによって
形成される例示的なメモリマトリックスの図である。
トラインとの間に配置される複数のメモリセルによって
形成される例示的なメモリマトリックスの図である。
図３は、本発明に従った例示的なカルコゲニドベース
のメモリセルの断面図である。
のメモリセルの断面図である。
図４は、本発明に従っで構成される複数のメモリセル
のレイアウトを示す例示的なメモリマトリックスの図で
ある。
のレイアウトを示す例示的なメモリマトリックスの図で
ある。
図５は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、メモリセルが配置されるシ
リコン基体を示している。
メモリセルの断面図であり、メモリセルが配置されるシ
リコン基体を示している。
図６は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、ディジットラインの形成を
示している。
メモリセルの断面図であり、ディジットラインの形成を
示している。
図７は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、ディジットラインの上のス
トラッピング層の形成を示している。
メモリセルの断面図であり、ディジットラインの上のス
トラッピング層の形成を示している。
図８は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、丈の高い酸化物層の形成を
示している。
メモリセルの断面図であり、丈の高い酸化物層の形成を
示している。
図９は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、ダイオードコンテナの形成
を示している。
メモリセルの断面図であり、ダイオードコンテナの形成
を示している。
図10は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、ダイオードを含むシリコン
層の形成を示している。
メモリセルの断面図であり、ダイオードを含むシリコン
層の形成を示している。
図11は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、酸化物スペーサの形成を示
している。
メモリセルの断面図であり、酸化物スペーサの形成を示
している。
本発明は、様々な変更及び他の形態が可能であるが、
特定の実施の形態を図面に例として示し、本明細書中で
詳しく説明する。しかし、本発明は開示される特定の形
態に制限されることを意図していないことを理解すべき
である。むしろ、本発明は、請求の範囲に定められるよ
うな本発明の趣意及び範囲内に係る全ての変更物、同等
物及び代替物を含む。
特定の実施の形態を図面に例として示し、本明細書中で
詳しく説明する。しかし、本発明は開示される特定の形
態に制限されることを意図していないことを理解すべき
である。むしろ、本発明は、請求の範囲に定められるよ
うな本発明の趣意及び範囲内に係る全ての変更物、同等
物及び代替物を含む。
図１は、本発明に従った例示的な電気メモリ100の略
図である。電気メモリ100は、メモリマトリックス300及
び周辺回路400が上に形成された半導体基板200を含む。
後述するように、メモリマトリックス300はデータを記
憶する複数のメモリセルを含む。周辺回路400は、メモ
リマトリックス300に配置されるメモリエレメントをア
ドレスし、メモリエレメントにデータを記憶するか又は
メモリエレメントからデータを検索する回路を含む。こ
の点で、周辺回路400は、各メモリセルを横切って印加
される電圧のレベルを調節し、複数の可能な抵抗レベル
のうちのどれがこのセルにプログラムされるかを決定す
る回路を含む。メモリマトリックス300及びアドレスマ
トリックス400は、電気接続500によって電気的に通じて
いる。
図である。電気メモリ100は、メモリマトリックス300及
び周辺回路400が上に形成された半導体基板200を含む。
後述するように、メモリマトリックス300はデータを記
憶する複数のメモリセルを含む。周辺回路400は、メモ
リマトリックス300に配置されるメモリエレメントをア
ドレスし、メモリエレメントにデータを記憶するか又は
メモリエレメントからデータを検索する回路を含む。こ
の点で、周辺回路400は、各メモリセルを横切って印加
される電圧のレベルを調節し、複数の可能な抵抗レベル
のうちのどれがこのセルにプログラムされるかを決定す
る回路を含む。メモリマトリックス300及びアドレスマ
トリックス400は、電気接続500によって電気的に通じて
いる。
図２は、例示的なメモリマトリックス300を概略的に
示している。メモリマトリックス300は、水平方向に配
置された複数のワードライン310と、垂直方向に配置さ
れた複数のディジットライン320（全体として「アドレ
スライン」）を含む。複数のメモリセル330が、ワード
ライン310とディジットライン320との間に配置されてい
る。示されるように、メモリセル330にはワードライン
ノード12及びディジットラインノード10が接続されてい
る。ワードライン310及びディジットライン320は、当該
技術に公知の態様でアドレスマトリックス400に電気的
に結合しているため、各メモリセル330を必要に応じて
個々にアドレスし、アクセスすることができる。ワード
ライン310及びディジットライン320は、必要に応じて各
メモリセル330に特定の電圧レベルを印加し、メモリ100
を動作させるのに使用される。例えば、特定のセル330
に対応するワードライン310とディジットライン320との
間の電圧差を制御して、セル330をプログラムモード、
読み出しモード、選択解除モード又はプログラム禁止モ
ードにすることができる。このような電圧は、周辺回路
400によって制御されることが好ましい。
示している。メモリマトリックス300は、水平方向に配
置された複数のワードライン310と、垂直方向に配置さ
れた複数のディジットライン320（全体として「アドレ
スライン」）を含む。複数のメモリセル330が、ワード
ライン310とディジットライン320との間に配置されてい
る。示されるように、メモリセル330にはワードライン
ノード12及びディジットラインノード10が接続されてい
る。ワードライン310及びディジットライン320は、当該
技術に公知の態様でアドレスマトリックス400に電気的
に結合しているため、各メモリセル330を必要に応じて
個々にアドレスし、アクセスすることができる。ワード
ライン310及びディジットライン320は、必要に応じて各
メモリセル330に特定の電圧レベルを印加し、メモリ100
を動作させるのに使用される。例えば、特定のセル330
に対応するワードライン310とディジットライン320との
間の電圧差を制御して、セル330をプログラムモード、
読み出しモード、選択解除モード又はプログラム禁止モ
ードにすることができる。このような電圧は、周辺回路
400によって制御されることが好ましい。
図３は、本発明に従った２つのメモリセル330の部分
を含むメモリマトリックス300の断面図を示している。
メモリマトリックス300は、Ｐ型基板であることが好ま
しい基板200の上に形成されている。本明細書全体にわ
たり、様々な構成要素に対して好適な極性が提供されて
いる。本発明の基本的な概念を変えずに、回路全体の極
性を逆にできることが理解される。本発明の１つの好適
な実施の形態では、Ｎウェル210が基板200に配置されて
いる。Ｎウェル210は、半導体の製造において既知の従
来の技術を用いて、約3.5〜4.0μｍの深さで基板200に
形成される。Ｎウェル210は、シリコントレンチを形成
するのに使用できるシリコン基体の種類を例示している
にすぎないことが理解される。例えば、Ｎ型基板にＰウ
ェルを形成することができる。あるいは、基体はエピタ
キシャル層でもよい。Ｎウェル210の上にパターン形成
層14を配置し、ストラッピング層16のパターンを定め
る。パターン形成層14の上には、丈の高い酸化物層18が
配置される。コンテナ20は、丈の高い酸化物層18の上部
からＮウェル210内へ下方向に延びる凹部である。コン
テナ20は、約２μｍの深さであることが好ましい。
を含むメモリマトリックス300の断面図を示している。
メモリマトリックス300は、Ｐ型基板であることが好ま
しい基板200の上に形成されている。本明細書全体にわ
たり、様々な構成要素に対して好適な極性が提供されて
いる。本発明の基本的な概念を変えずに、回路全体の極
性を逆にできることが理解される。本発明の１つの好適
な実施の形態では、Ｎウェル210が基板200に配置されて
いる。Ｎウェル210は、半導体の製造において既知の従
来の技術を用いて、約3.5〜4.0μｍの深さで基板200に
形成される。Ｎウェル210は、シリコントレンチを形成
するのに使用できるシリコン基体の種類を例示している
にすぎないことが理解される。例えば、Ｎ型基板にＰウ
ェルを形成することができる。あるいは、基体はエピタ
キシャル層でもよい。Ｎウェル210の上にパターン形成
層14を配置し、ストラッピング層16のパターンを定め
る。パターン形成層14の上には、丈の高い酸化物層18が
配置される。コンテナ20は、丈の高い酸化物層18の上部
からＮウェル210内へ下方向に延びる凹部である。コン
テナ20は、約２μｍの深さであることが好ましい。
メモリセル330はコンテナ20の中及び上に配置されて
おり、ディジットライン320とワードライン310との間に
電気的に配置されている。示されるように、断面平面に
おける全てのメモリセル330は、各々のワードラインノ
ード12において単一のワードライン310につながってい
る。同様に、示される断面平面に垂直な面における全て
のメモリセル330は、各々のディジットラインノード10
において単一のディジットライン320につながってい
る。この構成により、図２に示される複数の重複したワ
ードライン及びディジットラインが生じる。ストラッピ
ング層16は、電導率を高めるためにディジットライン32
0の表面に沿って配置される金属層である。ストラッピ
ング層16は、ディジットライン320の上にその全長にわ
たって（即ち、図３の紙面に直交する方向に）配置され
るタングステン層であることが好ましい。ストラッピン
グ層16は、任意である。ディジットライン320は、（示
される断面に沿って）ストラッピング層16よりも幅広で
あることが好ましい。
おり、ディジットライン320とワードライン310との間に
電気的に配置されている。示されるように、断面平面に
おける全てのメモリセル330は、各々のワードラインノ
ード12において単一のワードライン310につながってい
る。同様に、示される断面平面に垂直な面における全て
のメモリセル330は、各々のディジットラインノード10
において単一のディジットライン320につながってい
る。この構成により、図２に示される複数の重複したワ
ードライン及びディジットラインが生じる。ストラッピ
ング層16は、電導率を高めるためにディジットライン32
0の表面に沿って配置される金属層である。ストラッピ
ング層16は、ディジットライン320の上にその全長にわ
たって（即ち、図３の紙面に直交する方向に）配置され
るタングステン層であることが好ましい。ストラッピン
グ層16は、任意である。ディジットライン320は、（示
される断面に沿って）ストラッピング層16よりも幅広で
あることが好ましい。
コンテナ20の中には、ダイオードを含む第１のシリコ
ン層22及び第２のシリコン層24が配置される。後述する
ように、第１及び第２のシリコン層22及び24は、単結晶
又は多結晶シリコン層であることが可能である。例え
ば、第１層をＰ型とし、第２層をＮ型とすることができ
る。第１のシリコン層22は、ディジットライン320と同
一極性のエピタキシャル層又は単結晶層であることが好
ましい。第２のシリコン層24は、反対極性のポリシリコ
ンであることが好ましい。他の実施の形態では、ダイオ
ードはより多くのシリコン層を有することができる。下
部スペーサ26は、シリコン層22及び24のパターン形成さ
れた両エッジをワードライン310から電気的に絶縁する
酸化物又は窒化物スペーサである。
ン層22及び第２のシリコン層24が配置される。後述する
ように、第１及び第２のシリコン層22及び24は、単結晶
又は多結晶シリコン層であることが可能である。例え
ば、第１層をＰ型とし、第２層をＮ型とすることができ
る。第１のシリコン層22は、ディジットライン320と同
一極性のエピタキシャル層又は単結晶層であることが好
ましい。第２のシリコン層24は、反対極性のポリシリコ
ンであることが好ましい。他の実施の形態では、ダイオ
ードはより多くのシリコン層を有することができる。下
部スペーサ26は、シリコン層22及び24のパターン形成さ
れた両エッジをワードライン310から電気的に絶縁する
酸化物又は窒化物スペーサである。
第２シリコン24の上部とワードラインとの間に配置さ
れるこの構造体の残りの部分は、メモリセル330のメモ
リエレメント部分を含む。第２のシリコン層24の上に層
28を配置することができる。層28は、タングステンか又
はケイ化チタン、ケイ化タングステン又は窒化チタンな
どの他の導電性の高い材料からなることが好ましい。カ
ルコゲニド層30は、下部電極32と上部電極34との間に挟
まれている。
れるこの構造体の残りの部分は、メモリセル330のメモ
リエレメント部分を含む。第２のシリコン層24の上に層
28を配置することができる。層28は、タングステンか又
はケイ化チタン、ケイ化タングステン又は窒化チタンな
どの他の導電性の高い材料からなることが好ましい。カ
ルコゲニド層30は、下部電極32と上部電極34との間に挟
まれている。
多くのカルコゲニド合金が、本発明に関連するメモリ
エレメントとしての使用に好適である。カルコゲニドの
組成は、テルル、セレン、ゲルマニウム、アンチモン、
ビスマス、鉛ストロンチウム、ヒ素、硫黄、シリコン、
リン、酸素及びこれらの元素の混合物又は合金から形成
されることが好ましい。これらの合金は、与えられた刺
激に応答して通常安定した複数の状態を推測することが
できる材料を生じるように選択される。テルル、ゲルマ
ニウム及びアンチモンの合金が望ましく、テルル約50
％、ゲルマニウム約20％、アンチモン約20％及び硫黄又
はヒ素などの他の元素を有する材料が特に望ましい。１
つの例示的な混合物は、テルル、ゲルマニウム及びアン
チモンをそれぞれほぼ55:22:22の割合で混合している。
エレメントとしての使用に好適である。カルコゲニドの
組成は、テルル、セレン、ゲルマニウム、アンチモン、
ビスマス、鉛ストロンチウム、ヒ素、硫黄、シリコン、
リン、酸素及びこれらの元素の混合物又は合金から形成
されることが好ましい。これらの合金は、与えられた刺
激に応答して通常安定した複数の状態を推測することが
できる材料を生じるように選択される。テルル、ゲルマ
ニウム及びアンチモンの合金が望ましく、テルル約50
％、ゲルマニウム約20％、アンチモン約20％及び硫黄又
はヒ素などの他の元素を有する材料が特に望ましい。１
つの例示的な混合物は、テルル、ゲルマニウム及びアン
チモンをそれぞれほぼ55:22:22の割合で混合している。
上部及び下部電極は、カルコゲニド層30の電気接点と
して機能する。上部及び下部電極32及び34は金属層及び
炭素層を含み、炭素層は金属とカルコゲニドとの間に配
置されることが好ましい。上部及び下部電極32及び34は
他の材料から形成されてもよいが、カルコゲニド層30の
望ましくない汚染を防ぐ拡散隔膜として機能するように
選択される材料の層を含むことが好ましい。例えば、カ
ルコゲニド層30に接触する層における汚染の恐れがな
く、セル内の直列抵抗に悪影響を与えない場合は、この
拡散隔膜を完全に取り除いてもよい。成形層36は、メモ
リセル330の中央にカルコゲニド活性領域36aを生じるよ
うにカルコゲニド層30を形状づける機能を果たす窒化物
層であることが好ましい。成形層36は、例えば酸化物を
含む様々な他の材料からなっていてもよい。キャップ層
38は窒化物であり、メモリセル330の上部をキャップし
てカルコゲニド活性領域の真上に接点開口38aを画定す
るように機能することが好ましい。当業者によって認識
されるように、キャップ層38は、例えば酸化物又は窒化
物−酸化物の組み合わせを含む、メモリセル330のメモ
リエレメントを絶縁するのに有効な様々な他の材料から
なっていてもよい。上部スペーサ40は、カルコゲニドメ
モリセル330の両エッジをワードライン310から電気的に
絶縁する酸化物又は窒化物スペーサである。上部及び下
部スペーサ26及び40を組み合わせて、メモリセル330の
露出した両エッジをワードライン310から絶縁する単一
のスペーサにできることが理解されるであろう。
して機能する。上部及び下部電極32及び34は金属層及び
炭素層を含み、炭素層は金属とカルコゲニドとの間に配
置されることが好ましい。上部及び下部電極32及び34は
他の材料から形成されてもよいが、カルコゲニド層30の
望ましくない汚染を防ぐ拡散隔膜として機能するように
選択される材料の層を含むことが好ましい。例えば、カ
ルコゲニド層30に接触する層における汚染の恐れがな
く、セル内の直列抵抗に悪影響を与えない場合は、この
拡散隔膜を完全に取り除いてもよい。成形層36は、メモ
リセル330の中央にカルコゲニド活性領域36aを生じるよ
うにカルコゲニド層30を形状づける機能を果たす窒化物
層であることが好ましい。成形層36は、例えば酸化物を
含む様々な他の材料からなっていてもよい。キャップ層
38は窒化物であり、メモリセル330の上部をキャップし
てカルコゲニド活性領域の真上に接点開口38aを画定す
るように機能することが好ましい。当業者によって認識
されるように、キャップ層38は、例えば酸化物又は窒化
物−酸化物の組み合わせを含む、メモリセル330のメモ
リエレメントを絶縁するのに有効な様々な他の材料から
なっていてもよい。上部スペーサ40は、カルコゲニドメ
モリセル330の両エッジをワードライン310から電気的に
絶縁する酸化物又は窒化物スペーサである。上部及び下
部スペーサ26及び40を組み合わせて、メモリセル330の
露出した両エッジをワードライン310から絶縁する単一
のスペーサにできることが理解されるであろう。
図４は、本発明に従って構成される複数のメモリセル
330を含むメモリマトリックス300の図である。この図
は、当業者が本文中に開示される固有の構造の物理的な
レイアウトを見て理解することを助けるであろう。各メ
モリセル330は、ワードライン310及びディジットライン
320の交点に配置される。ディジットライン320は、表面
の下に配置されていることを示すために輪郭線で示され
ている。また、キャップ層38によって各メモリセル330
の中央に形成される接点孔も輪郭線で示されている。
330を含むメモリマトリックス300の図である。この図
は、当業者が本文中に開示される固有の構造の物理的な
レイアウトを見て理解することを助けるであろう。各メ
モリセル330は、ワードライン310及びディジットライン
320の交点に配置される。ディジットライン320は、表面
の下に配置されていることを示すために輪郭線で示され
ている。また、キャップ層38によって各メモリセル330
の中央に形成される接点孔も輪郭線で示されている。
前述のように、メモリセル330は、プログラムモー
ド、読み出しモード、選択解除モード及びプログラム禁
止モードを含む複数のモードで動作が可能である。メモ
リセル330の動作は、ディジットライン320とワードライ
ン310との間の電圧差を調節することによって制御され
ることが好ましい。このようにして、カルコゲニド層30
を横切る電流の流れが調節される。例えば、プログラム
モードでは、ディジットライン320からワードライン310
への3Vの電圧差から生じる電流の流れにより、カルコゲ
ニド層30は約100kΩの高い抵抗レベルを推測することが
できるのに対し、2Vの電圧差による電流の流れによって
約1kΩの低い抵抗レベルをカルコゲニド層30に記憶する
ことができる。約1V又はそれより少ない電圧差を使用し
て、セル300の状態を変えずにセル300（即ち、抵抗）の
読み出し又は感知をすることができる。更に、他の電圧
を使用して、（バイナリよりも大きい）基数のより大き
いシステムにデータを記憶するか又はメモリセル330を
別のモードで動作させることができる。認識されるよう
に、これらの電圧及び動作特性は例示的なものにすぎ
ず、多くの変形及び変更が可能である。各セル330に印
加される電圧差は、周辺回路400によって制御されるこ
とが好ましい。標準のCMOS回路動作にみられるように、
このような実施の形態に使用される共通のＮウェルはV
cc電位に結合されることが好ましい。
ド、読み出しモード、選択解除モード及びプログラム禁
止モードを含む複数のモードで動作が可能である。メモ
リセル330の動作は、ディジットライン320とワードライ
ン310との間の電圧差を調節することによって制御され
ることが好ましい。このようにして、カルコゲニド層30
を横切る電流の流れが調節される。例えば、プログラム
モードでは、ディジットライン320からワードライン310
への3Vの電圧差から生じる電流の流れにより、カルコゲ
ニド層30は約100kΩの高い抵抗レベルを推測することが
できるのに対し、2Vの電圧差による電流の流れによって
約1kΩの低い抵抗レベルをカルコゲニド層30に記憶する
ことができる。約1V又はそれより少ない電圧差を使用し
て、セル300の状態を変えずにセル300（即ち、抵抗）の
読み出し又は感知をすることができる。更に、他の電圧
を使用して、（バイナリよりも大きい）基数のより大き
いシステムにデータを記憶するか又はメモリセル330を
別のモードで動作させることができる。認識されるよう
に、これらの電圧及び動作特性は例示的なものにすぎ
ず、多くの変形及び変更が可能である。各セル330に印
加される電圧差は、周辺回路400によって制御されるこ
とが好ましい。標準のCMOS回路動作にみられるように、
このような実施の形態に使用される共通のＮウェルはV
cc電位に結合されることが好ましい。
ここで、図３に示される実施の形態の、メモリセル33
0の所望の操作性に影響を与える特別な利点を理解する
ことができる。前述のように、大きな電流の流れをカル
コゲニドエレメントに送ることができることは、カルコ
ゲニドベースのメモリセルの操作にとって重要である。
本発明のメモリセル330は、１つにはダイオード表面領
域が大きいため、この点において特に有効である。しか
し、従来技術とは異なり、本発明のスタック／トレンチ
ダイオードは、メモリ100の上部表面に非常に大きな空
間を必要とせずに高い電流スループットを得る。図４を
参照すると、各メモリセル330を約0.6μｍ×0.6μｍ又
はこれより小さく構成するとができ、0.25μｍのフォト
リソグラフィー分解を推測することができる。
0の所望の操作性に影響を与える特別な利点を理解する
ことができる。前述のように、大きな電流の流れをカル
コゲニドエレメントに送ることができることは、カルコ
ゲニドベースのメモリセルの操作にとって重要である。
本発明のメモリセル330は、１つにはダイオード表面領
域が大きいため、この点において特に有効である。しか
し、従来技術とは異なり、本発明のスタック／トレンチ
ダイオードは、メモリ100の上部表面に非常に大きな空
間を必要とせずに高い電流スループットを得る。図４を
参照すると、各メモリセル330を約0.6μｍ×0.6μｍ又
はこれより小さく構成するとができ、0.25μｍのフォト
リソグラフィー分解を推測することができる。
更に、メモリセル330は、メモリセルの直列抵抗を低
減し、従って電流の流れを増加させるようにデザインさ
れる他の特徴を含む。これらの特徴は、ストラップされ
たディジットライン320を含む。ストラッピング層16
は、例えば多結晶ディジットライン320と接触するよう
に配置され、これらの層の対向面に沿って抵抗の低い電
流経路を生成する金属層である。ストラッピング層16の
他に、他の好適な特徴が抵抗を低減する。TiSi2からな
ることが好ましい薄いライニング21をコンテナ20の内側
表面に沿って使用し、直列抵抗を更に低減することがで
きる。
減し、従って電流の流れを増加させるようにデザインさ
れる他の特徴を含む。これらの特徴は、ストラップされ
たディジットライン320を含む。ストラッピング層16
は、例えば多結晶ディジットライン320と接触するよう
に配置され、これらの層の対向面に沿って抵抗の低い電
流経路を生成する金属層である。ストラッピング層16の
他に、他の好適な特徴が抵抗を低減する。TiSi2からな
ることが好ましい薄いライニング21をコンテナ20の内側
表面に沿って使用し、直列抵抗を更に低減することがで
きる。
ここで、図３に示されるメモリセル330の形成を詳し
く説明する。図５を参照すると、基板200はＰ型材料か
らなる単結晶シリコン基板である。半導体処理に公知の
従来のＮウェル技術を用いて、基板200の上部にＮウェ
ル210を形成する。パターン形成層14は、酸化又はTEOS
付着処理によってＮウェル210の上に付着される酸化物
層である。パターン形成層14は、2000〜3000Åの深さで
あることが好ましい。
く説明する。図５を参照すると、基板200はＰ型材料か
らなる単結晶シリコン基板である。半導体処理に公知の
従来のＮウェル技術を用いて、基板200の上部にＮウェ
ル210を形成する。パターン形成層14は、酸化又はTEOS
付着処理によってＮウェル210の上に付着される酸化物
層である。パターン形成層14は、2000〜3000Åの深さで
あることが好ましい。
図６は、（フォトレジストの付着及び選択性エッチン
グを含む標準の技術によって）パターン形成層14を選択
的に除去してディジットライン320のパターンを形成す
る態様を示している。ディジットライン320は、用紙に
おいて示される断面に対して垂直方向に延びるＰ＋型シ
リコンの長いストリップである。拡散又はイオン注入な
どの標準の技術によって、ディジットライン320を形成
することができる。ディジットライン320は約0.1〜0.2
μｍの深さであり、約1019〜1021個の原子/ccにドープ
されることが好ましい。後述するように、ダイオード接
合の位置に基づいてディジットライン320の深さを最適
にすることができる。（示される断面における）ディジ
ットライン320の幅は、パターン形成層14のギャップの
幅よりも大きいことが好ましい。これにより、コンテナ
20に形成されるダイオードがＮウェル210と短絡するこ
とを防ぐ。
グを含む標準の技術によって）パターン形成層14を選択
的に除去してディジットライン320のパターンを形成す
る態様を示している。ディジットライン320は、用紙に
おいて示される断面に対して垂直方向に延びるＰ＋型シ
リコンの長いストリップである。拡散又はイオン注入な
どの標準の技術によって、ディジットライン320を形成
することができる。ディジットライン320は約0.1〜0.2
μｍの深さであり、約1019〜1021個の原子/ccにドープ
されることが好ましい。後述するように、ダイオード接
合の位置に基づいてディジットライン320の深さを最適
にすることができる。（示される断面における）ディジ
ットライン320の幅は、パターン形成層14のギャップの
幅よりも大きいことが好ましい。これにより、コンテナ
20に形成されるダイオードがＮウェル210と短絡するこ
とを防ぐ。
図７は、パターン形成層14がストラッピング層16のパ
ターンを画定する態様を示している。前述のようにディ
ジットライン320を形成した後、パターン形成層14に形
成されたチャネル14aにストラッピング層16を充填する
ことができる。このようにして、マスクステップを更に
必要とせずにストラッピング層16を付着する。ストラッ
ピング層16は、ディジットライン320の抵抗を低減する
ように意図された耐火金属である。これは、チャネル14
aに付着され、続いて化学的−機械的研磨処理又はエッ
チバック処理を行ったタングステン又はケイ化タングス
テンであることが好ましい。ストラッピング層16の前
に、窒化チタンライナー16aを付着してもよい。別の実
施の形態では、ストラッピング層16は抵抗を低減する同
一の役割を果たすTiSi2からなる。
ターンを画定する態様を示している。前述のようにディ
ジットライン320を形成した後、パターン形成層14に形
成されたチャネル14aにストラッピング層16を充填する
ことができる。このようにして、マスクステップを更に
必要とせずにストラッピング層16を付着する。ストラッ
ピング層16は、ディジットライン320の抵抗を低減する
ように意図された耐火金属である。これは、チャネル14
aに付着され、続いて化学的−機械的研磨処理又はエッ
チバック処理を行ったタングステン又はケイ化タングス
テンであることが好ましい。ストラッピング層16の前
に、窒化チタンライナー16aを付着してもよい。別の実
施の形態では、ストラッピング層16は抵抗を低減する同
一の役割を果たすTiSi2からなる。
図８は、パターン形成層14及びストラッピング層16の
上に形成される丈の高い酸化物層18を示している。丈の
高い酸化物層18は、（ドーピングなしの）TEOS付着処理
を用いて形成されることが好ましい。TEOS付着処理は酸
化させるべき追加のシリコン層を必要としないため、酸
化物層を成長させるなどの他の方法よりも好ましい。丈
の高い酸化物層18は、１μｍの厚みであることが好まし
い。
上に形成される丈の高い酸化物層18を示している。丈の
高い酸化物層18は、（ドーピングなしの）TEOS付着処理
を用いて形成されることが好ましい。TEOS付着処理は酸
化させるべき追加のシリコン層を必要としないため、酸
化物層を成長させるなどの他の方法よりも好ましい。丈
の高い酸化物層18は、１μｍの厚みであることが好まし
い。
図９は、丈の高い酸化物層18、タングステンストラッ
ピング層16、ディジットライン320及びシリコンＮウェ
ル210を選択的にエッチング除去することによってコン
テナ20を形成する態様を示している。丈の高い酸化物層
18は、CF4ドライエッチを用いてエッチングが可能であ
る。タングステン及び／又は他の層もまた、HBr又はSF6
などのドライエッチを用いてエッチングが可能である。
コンテナ20は約２μｍの深さであり、丈の高い酸化物層
18の上部からＮウェル210のトレンチの底部まで延びる
ことが好ましい。コンテナ20の形成後、TiSi2の薄いラ
イニングを付着してセルの抵抗を低減させることができ
る。
ピング層16、ディジットライン320及びシリコンＮウェ
ル210を選択的にエッチング除去することによってコン
テナ20を形成する態様を示している。丈の高い酸化物層
18は、CF4ドライエッチを用いてエッチングが可能であ
る。タングステン及び／又は他の層もまた、HBr又はSF6
などのドライエッチを用いてエッチングが可能である。
コンテナ20は約２μｍの深さであり、丈の高い酸化物層
18の上部からＮウェル210のトレンチの底部まで延びる
ことが好ましい。コンテナ20の形成後、TiSi2の薄いラ
イニングを付着してセルの抵抗を低減させることができ
る。
図10は、垂直ダイオードをコンテナ20内に形成する態
様を示している。第１及び第２のシリコン層22及び24を
コンテナ20内に同心的に付着させる。第１のシリコン層
22は、多結晶シリコン、アモルファスシリコン又はエピ
タキシャルシリコンで形成されるＰ−シリコン層であ
る。第１のシリコン層22には、エピタキシャルシリコン
が好ましい。第２のシリコン層24は、第１のシリコン層
22の上に形成される。第２のシリコン層は、多結晶シリ
コン、アモルファスシリコン又はエピタキシャルシリコ
ンで形成されるＮ＋シリコン層である。第２のシリコン
層24には、多結晶シリコンが好ましい。第２のシリコン
層24を系中で（insitu）ドープすることが好ましい。第
２のシリコン層24から第１のシリコン層22にドープ剤を
拡散させるステップを行うことが好ましい。これは、急
速熱処理（RTP）ステップを1000℃で10秒間行うことに
よって実施可能である。このようにして、ダイオード接
合をP/N境界面から離れるように移動させることができ
る。
様を示している。第１及び第２のシリコン層22及び24を
コンテナ20内に同心的に付着させる。第１のシリコン層
22は、多結晶シリコン、アモルファスシリコン又はエピ
タキシャルシリコンで形成されるＰ−シリコン層であ
る。第１のシリコン層22には、エピタキシャルシリコン
が好ましい。第２のシリコン層24は、第１のシリコン層
22の上に形成される。第２のシリコン層は、多結晶シリ
コン、アモルファスシリコン又はエピタキシャルシリコ
ンで形成されるＮ＋シリコン層である。第２のシリコン
層24には、多結晶シリコンが好ましい。第２のシリコン
層24を系中で（insitu）ドープすることが好ましい。第
２のシリコン層24から第１のシリコン層22にドープ剤を
拡散させるステップを行うことが好ましい。これは、急
速熱処理（RTP）ステップを1000℃で10秒間行うことに
よって実施可能である。このようにして、ダイオード接
合をP/N境界面から離れるように移動させることができ
る。
図11は、コンテナ20の中及び上に形成された、完成し
た垂直ダイオードを示している。第２のシリコン層24の
付着後、オーバーサイズのフォトレジストをダイオード
構造体の上に付着し、ポリエッチを行って第１及び第２
のシリコン層22及び24の余剰部分を除去する。最後に、
酸化物膜を付着し、下部スペーサ26のみを残すように従
来の態様でこの膜を選択的にエッチングすることによっ
て、下部スペーサ26を形成する。これにより、垂直ダイ
オードの処理が完了する。
た垂直ダイオードを示している。第２のシリコン層24の
付着後、オーバーサイズのフォトレジストをダイオード
構造体の上に付着し、ポリエッチを行って第１及び第２
のシリコン層22及び24の余剰部分を除去する。最後に、
酸化物膜を付着し、下部スペーサ26のみを残すように従
来の態様でこの膜を選択的にエッチングすることによっ
て、下部スペーサ26を形成する。これにより、垂直ダイ
オードの処理が完了する。
垂直ダイオードの形成後、メモリセル330の残りを次
のように形成することができる。図３を参照すると、層
28はタングステン層を付着することによって形成され
る。下部電極32は、層28の上に付着されるデュアル（二
成分の）金属−炭素層であることが好ましい。成形層36
は、窒化物層を付着し、メモリセル330の中央に孔を画
定するようにこの窒化物層を選択的にエッチングし、次
に残ったあらゆるレジストを除去することによって形成
されることが好ましい。カルコゲニドが成形層36によっ
て画定された孔において下部電極32と接触するように、
従来の態様でカルコゲニド層30を付着する。これによっ
て、横の長さが約0.3μｍであることが好ましいカルコ
ゲニド活性領域36aを画定する。上部電極34は、カルコ
ゲニド層30の上に炭素を付着することによって形成され
る。更に別の金属層を加えて上部電極34を形成すること
ができる。上部電極34をワードライン310と電気的に通
じさせて配置できるように、上部電極34の上に窒化物層
を付着し、この窒化物層を選択的にエッチングしてカル
コゲニド活性領域の真上に接点開口38aを画定すること
によって、キャップ層38を形成することが好ましい。ワ
ードライン310は、金属層を付着し、これを選択的にエ
ッチングすることによって形成される。図４に示される
ように、ワードライン310は同一の水平行に配置される
全てのメモリセル間に電気的な連結を確立する。
のように形成することができる。図３を参照すると、層
28はタングステン層を付着することによって形成され
る。下部電極32は、層28の上に付着されるデュアル（二
成分の）金属−炭素層であることが好ましい。成形層36
は、窒化物層を付着し、メモリセル330の中央に孔を画
定するようにこの窒化物層を選択的にエッチングし、次
に残ったあらゆるレジストを除去することによって形成
されることが好ましい。カルコゲニドが成形層36によっ
て画定された孔において下部電極32と接触するように、
従来の態様でカルコゲニド層30を付着する。これによっ
て、横の長さが約0.3μｍであることが好ましいカルコ
ゲニド活性領域36aを画定する。上部電極34は、カルコ
ゲニド層30の上に炭素を付着することによって形成され
る。更に別の金属層を加えて上部電極34を形成すること
ができる。上部電極34をワードライン310と電気的に通
じさせて配置できるように、上部電極34の上に窒化物層
を付着し、この窒化物層を選択的にエッチングしてカル
コゲニド活性領域の真上に接点開口38aを画定すること
によって、キャップ層38を形成することが好ましい。ワ
ードライン310は、金属層を付着し、これを選択的にエ
ッチングすることによって形成される。図４に示される
ように、ワードライン310は同一の水平行に配置される
全てのメモリセル間に電気的な連結を確立する。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 トゥーリ、レイ
アメリカ合衆国 83704 アイダホ州
ボイス ウエスト ダラン コート
11364
(56)参考文献 特開 平５−21740（ＪＰ，Ａ)
特開 平４−45585（ＪＰ，Ａ)
英国特許出願公開1347688（ＧＢ，Ａ)
欧州特許出願公開495494（ＥＰ，Ａ
１)
米国特許5335219（ＵＳ，Ａ)
米国特許3875566（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (22)
- 【請求項１】メモリエレメントとしてマルチステート材
料を用い第１ノード及び第２ノードを有するメモリセル
であって、 シリコン基体を含み、 前記シリコン基体の上に配置される酸化物層を含み、 前記酸化物層の上部表面から前記シリコン基体に形成さ
れるトレンチ内へ前記酸化物層の側壁及び前記トレンチ
の側壁に沿って延びるダイオードコンテナを含み、前記
第１ノードは前記コンテナの周縁と電気的に通じるよう
に配置されており、 前記コンテナの中に配置されるダイオードを含み、 前記ダイオードと前記メモリセルの前記第２ノードとの
間で電気的に結合されるマルチステート材料メモリエレ
メントを含む、 メモリセル。 - 【請求項２】前記第１ノードが、前記ダイオードコンテ
ナの前記周縁に沿って前記シリコン基体に配置される、
請求の範囲第１項に記載のメモリセル。 - 【請求項３】コンテナライニングが、前記コンテナの前
記周縁に沿って前記周縁と前記ダイオードとの間に配置
され、前記ライニングは、前記セルの動作の際に前記ダ
イオードによって示される抵抗を低減するのに有効であ
る、請求の範囲第１項に記載のメモリセル。 - 【請求項４】前記ダイオードが、前記コンテナの前記周
縁の周りに配置される第１のシリコン層と、前記第１の
シリコン層の中に同心的に配置される第２のシリコン層
とを含む、請求の範囲第１項に記載のメモリセル。 - 【請求項５】前記第１のシリコン層がエピタキシャルシ
リコン層であり、前記第２のシリコン層がポリシリコン
層である、請求の範囲第４項に記載のメモリセル。 - 【請求項６】前記ダイオードのエッジに配置されるスペ
ーサを更に含み、前記エッジは前記ダイオードが前記コ
ンテナから現れる箇所に形成され、前記スペーサは前記
ダイオードを周囲の領域から電気的に絶縁するのに有効
である、請求の範囲第１項に記載のメモリセル。 - 【請求項７】前記メモリエレメントがマルチステート材
料層及び成形層を含み、前記成形層は前記マルチステー
ト材料層を形状づけて、前記マルチステート材料層が前
記ダイオードと電気的に通じている前記メモリセルの中
央のマルチステート材料活性領域を少なくとも部分的に
画定する、請求の範囲第１項に記載のメモリセル。 - 【請求項８】シリコン基体の上に酸化物層が配置される
構造体上に形成されるマルチステート材料をメモリエレ
メントとして用いるメモリマトリックスであって、 複数の第１のアドレスラインと第２のアドレスラインと
の間に配置される複数のメモリセル を含み、前記メモリセルの各々が、 （ｉ）第１ノード及び第２ノードを含み、前記第１ノー
ドは前記第１のアドレスラインのうちの１つに電気的に
接続されており、前記第２ノードは前記第２のアドレス
ラインのうちの１つに電気的に接続されており、 （ii）前記第２ノードに電気的に結合したマルチステー
ト材料メモリエレメントを含み、 （iii）前記酸化物層の上部表面から前記シリコン基体
に形成されるトレンチ内へ前記酸化物層の側壁及び前記
トレンチの側壁に沿って下方向に延びるコンテナ内に配
置されるダイオードを含み、前記ダイオードは前記メモ
リエレメントと前記第１ノードとの間で電気的に結合し
ている、 メモリマトリックス。 - 【請求項９】前記メモリセルの各々が、前記第１ノード
と前記ダイオードとの間に電気接触を生じるように前記
コンテナと通じている、請求の範囲第８項に記載のメモ
リマトリックス。 - 【請求項１０】前記メモリセルの各々の前記ダイオード
が、前記コンテナの壁の周りに配置される第１のシリコ
ン層と、前記第１のシリコン層の中に同心的に配置され
る第２のシリコン層とを含む、請求の範囲第９項に記載
のメモリマトリックス。 - 【請求項１１】前記第１のシリコン層がＰ−エピタキシ
ャルシリコンの層であり、前記第２のシリコン層がＮ＋
多結晶シリコンの層である、請求の範囲第10項に記載の
メモリマトリックス。 - 【請求項１２】前記シリコン基体がＰ型基板に形成され
るＮウェルである、請求の範囲第８項に記載のメモリマ
トリックス。 - 【請求項１３】前記第１のアドレスラインがディジット
ラインであり、前記第２のアドレスラインがワードライ
ンである、請求の範囲第９項に記載のメモリマトリック
ス。 - 【請求項１４】前記メモリセルの各々の前記第１ノード
が前記シリコン基体の上部表面に沿って配置され、前記
第１ノードの各々が前記第１のアドレスラインのうちの
１つの一部分である、請求の範囲第９項に記載のメモリ
マトリックス。 - 【請求項１５】ストラッピング層が、前記第１のアドレ
スラインの各々とその全長にわたって電気接触するよう
に配置される、請求の範囲第14項に記載のメモリマトリ
ックス。 - 【請求項１６】前記ストラッピング層がタングステン層
である、請求の範囲第15項に記載のメモリマトリック
ス。 - 【請求項１７】第１ノード及び第２ノードを有するマル
チステート材料のメモリセルを製造する方法であって、 （ａ）シリコン基体を形成するステップを含み、 （ｂ）前記シリコン基体の上に酸化物層を形成するステ
ップを含み、 （ｃ）前記酸化物層の上部表面から前記シリコン基体の
トレンチ内へ下方向に延びる内側表面を有するダイオー
ドコンテナをエッチングするステップを含み、 （ｄ）前記コンテナの前記内側表面に沿ってダイオード
を形成するステップを含み、前記メモリセルの前記第１
ノードが前記ダイオードと接触して配置されており、 （ｅ）前記ダイオードと前記メモリセルの前記第２ノー
ドとの間にマルチステート材料のメモリエレメントを形
成するステップを含む、 マルチステート材料のメモリセルの製造方法。 - 【請求項１８】前記ステップ（ｄ）が更に、 （ｉ）前記コンテナの前記内側表面に沿ってエピタキシ
ャルシリコンの第１層を形成するステップを含み、 （ii）前記第１層の上にポリシリコンの第２層を付着す
るステップを含む、 請求の範囲第17項に記載の方法。 - 【請求項１９】前記ステップ（ｅ）が更に、 下部電極を形成するステップを含み、 前記下部電極の上にマルチステート材料層を付着するス
テップを含み、 前記マルチステート材料層の上に上部電極を形成するス
テップを含み、前記上部電極は前記メモリセルの前記第
２ノードと接触している、 請求の範囲第18項に記載の方法。 - 【請求項２０】前記ステップ（ｅ）が更に、 前記ダイオードと前記第２ノードとの間に物理的に直接
配置されるマルチステート材料活性領域を画定するよう
に前記マルチステート材料層を形状づける窒化物層を形
成するステップを含み、前記ステップは前記マルチステ
ート材料層を付着するステップの前に行われる、 請求の範囲第19項に記載の方法。 - 【請求項２１】前記シリコン基体に配置され、前記第１
ノードと電気的に結合した第１のアドレスラインを形成
するステップを含み、前記ステップは前記ステップ
（ｂ）の前に行われる、請求の範囲第17項に記載の方
法。 - 【請求項２２】前記第１のアドレスラインを形成するス
テップの後に、前記第１のアドレスラインと接触して配
置されるストラッピング層を形成するステップを更に含
む、 請求の範囲第21項に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US48376095A | 1995-06-07 | 1995-06-07 | |
| US08/483,760 | 1995-06-07 | ||
| PCT/US1996/009069 WO1996041381A1 (en) | 1995-06-07 | 1996-06-04 | A stack/trench diode for use with a multi-state material in a non-volatile memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10511814A JPH10511814A (ja) | 1998-11-10 |
| JP3363154B2 true JP3363154B2 (ja) | 2003-01-08 |
Family
ID=23921417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50147897A Expired - Fee Related JP3363154B2 (ja) | 1995-06-07 | 1996-06-04 | 不揮発性メモリセル内のマルチステート材料と共に使用するスタック／トレンチダイオード |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5841150A (ja) |
| EP (1) | EP0835527B1 (ja) |
| JP (1) | JP3363154B2 (ja) |
| KR (1) | KR100253029B1 (ja) |
| AU (1) | AU6048896A (ja) |
| DE (1) | DE69614545T2 (ja) |
| TW (1) | TW307868B (ja) |
| WO (1) | WO1996041381A1 (ja) |
Families Citing this family (161)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420725B1 (en) * | 1995-06-07 | 2002-07-16 | Micron Technology, Inc. | Method and apparatus for forming an integrated circuit electrode having a reduced contact area |
| US5879955A (en) * | 1995-06-07 | 1999-03-09 | Micron Technology, Inc. | Method for fabricating an array of ultra-small pores for chalcogenide memory cells |
| US5831276A (en) * | 1995-06-07 | 1998-11-03 | Micron Technology, Inc. | Three-dimensional container diode for use with multi-state material in a non-volatile memory cell |
| US6653733B1 (en) * | 1996-02-23 | 2003-11-25 | Micron Technology, Inc. | Conductors in semiconductor devices |
| US6025220A (en) | 1996-06-18 | 2000-02-15 | Micron Technology, Inc. | Method of forming a polysilicon diode and devices incorporating such diode |
| US6337266B1 (en) | 1996-07-22 | 2002-01-08 | Micron Technology, Inc. | Small electrode for chalcogenide memories |
| US5998244A (en) * | 1996-08-22 | 1999-12-07 | Micron Technology, Inc. | Memory cell incorporating a chalcogenide element and method of making same |
| US6015977A (en) | 1997-01-28 | 2000-01-18 | Micron Technology, Inc. | Integrated circuit memory cell having a small active area and method of forming same |
| US5952671A (en) | 1997-05-09 | 1999-09-14 | Micron Technology, Inc. | Small electrode for a chalcogenide switching device and method for fabricating same |
| US6087689A (en) * | 1997-06-16 | 2000-07-11 | Micron Technology, Inc. | Memory cell having a reduced active area and a memory array incorporating the same |
| NO973993L (no) * | 1997-09-01 | 1999-03-02 | Opticom As | Leseminne og leseminneinnretninger |
| US5912839A (en) * | 1998-06-23 | 1999-06-15 | Energy Conversion Devices, Inc. | Universal memory element and method of programming same |
| KR100270965B1 (ko) * | 1998-11-07 | 2000-12-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
| JP4491870B2 (ja) * | 1999-10-27 | 2010-06-30 | ソニー株式会社 | 不揮発性メモリの駆動方法 |
| US6440837B1 (en) | 2000-07-14 | 2002-08-27 | Micron Technology, Inc. | Method of forming a contact structure in a semiconductor device |
| US6563156B2 (en) * | 2001-03-15 | 2003-05-13 | Micron Technology, Inc. | Memory elements and methods for making same |
| US6653193B2 (en) * | 2000-12-08 | 2003-11-25 | Micron Technology, Inc. | Resistance variable device |
| US6541316B2 (en) | 2000-12-22 | 2003-04-01 | The Regents Of The University Of California | Process for direct integration of a thin-film silicon p-n junction diode with a magnetic tunnel junction |
| US6638820B2 (en) * | 2001-02-08 | 2003-10-28 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices, method of precluding diffusion of a metal into adjacent chalcogenide material, and chalcogenide comprising devices |
| US6727192B2 (en) | 2001-03-01 | 2004-04-27 | Micron Technology, Inc. | Methods of metal doping a chalcogenide material |
| US6818481B2 (en) | 2001-03-07 | 2004-11-16 | Micron Technology, Inc. | Method to manufacture a buried electrode PCRAM cell |
| US6734455B2 (en) | 2001-03-15 | 2004-05-11 | Micron Technology, Inc. | Agglomeration elimination for metal sputter deposition of chalcogenides |
| US7176109B2 (en) * | 2001-03-23 | 2007-02-13 | Micron Technology, Inc. | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer |
| US7102150B2 (en) | 2001-05-11 | 2006-09-05 | Harshfield Steven T | PCRAM memory cell and method of making same |
| US6951805B2 (en) | 2001-08-01 | 2005-10-04 | Micron Technology, Inc. | Method of forming integrated circuitry, method of forming memory circuitry, and method of forming random access memory circuitry |
| US6737312B2 (en) | 2001-08-27 | 2004-05-18 | Micron Technology, Inc. | Method of fabricating dual PCRAM cells sharing a common electrode |
| US6784018B2 (en) | 2001-08-29 | 2004-08-31 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices and method of forming a programmable memory cell of memory circuitry |
| US6955940B2 (en) | 2001-08-29 | 2005-10-18 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices |
| US6881623B2 (en) | 2001-08-29 | 2005-04-19 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device |
| US6709958B2 (en) | 2001-08-30 | 2004-03-23 | Micron Technology, Inc. | Integrated circuit device and fabrication using metal-doped chalcogenide materials |
| US6646902B2 (en) | 2001-08-30 | 2003-11-11 | Micron Technology, Inc. | Method of retaining memory state in a programmable conductor RAM |
| US7319057B2 (en) * | 2001-10-30 | 2008-01-15 | Ovonyx, Inc. | Phase change material memory device |
| US6815818B2 (en) | 2001-11-19 | 2004-11-09 | Micron Technology, Inc. | Electrode structure for use in an integrated circuit |
| US6791859B2 (en) | 2001-11-20 | 2004-09-14 | Micron Technology, Inc. | Complementary bit PCRAM sense amplifier and method of operation |
| US6873538B2 (en) | 2001-12-20 | 2005-03-29 | Micron Technology, Inc. | Programmable conductor random access memory and a method for writing thereto |
| US6909656B2 (en) | 2002-01-04 | 2005-06-21 | Micron Technology, Inc. | PCRAM rewrite prevention |
| US20030143782A1 (en) | 2002-01-31 | 2003-07-31 | Gilton Terry L. | Methods of forming germanium selenide comprising devices and methods of forming silver selenide comprising structures |
| US6867064B2 (en) | 2002-02-15 | 2005-03-15 | Micron Technology, Inc. | Method to alter chalcogenide glass for improved switching characteristics |
| US6791885B2 (en) | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
| US7087919B2 (en) | 2002-02-20 | 2006-08-08 | Micron Technology, Inc. | Layered resistance variable memory device and method of fabrication |
| US7151273B2 (en) * | 2002-02-20 | 2006-12-19 | Micron Technology, Inc. | Silver-selenide/chalcogenide glass stack for resistance variable memory |
| US6847535B2 (en) | 2002-02-20 | 2005-01-25 | Micron Technology, Inc. | Removable programmable conductor memory card and associated read/write device and method of operation |
| US6891749B2 (en) | 2002-02-20 | 2005-05-10 | Micron Technology, Inc. | Resistance variable ‘on ’ memory |
| US6809362B2 (en) | 2002-02-20 | 2004-10-26 | Micron Technology, Inc. | Multiple data state memory cell |
| AU2002248493A1 (en) * | 2002-02-22 | 2003-09-09 | Intel Corporation | Dual trench isolation for a phase-change memory cell and method of making same |
| US6937528B2 (en) | 2002-03-05 | 2005-08-30 | Micron Technology, Inc. | Variable resistance memory and method for sensing same |
| US6849868B2 (en) | 2002-03-14 | 2005-02-01 | Micron Technology, Inc. | Methods and apparatus for resistance variable material cells |
| US6751114B2 (en) * | 2002-03-28 | 2004-06-15 | Micron Technology, Inc. | Method for programming a memory cell |
| US6858482B2 (en) | 2002-04-10 | 2005-02-22 | Micron Technology, Inc. | Method of manufacture of programmable switching circuits and memory cells employing a glass layer |
| US6864500B2 (en) * | 2002-04-10 | 2005-03-08 | Micron Technology, Inc. | Programmable conductor memory cell structure |
| US6855975B2 (en) | 2002-04-10 | 2005-02-15 | Micron Technology, Inc. | Thin film diode integrated with chalcogenide memory cell |
| US6731528B2 (en) * | 2002-05-03 | 2004-05-04 | Micron Technology, Inc. | Dual write cycle programmable conductor memory system and method of operation |
| US6890790B2 (en) | 2002-06-06 | 2005-05-10 | Micron Technology, Inc. | Co-sputter deposition of metal-doped chalcogenides |
| US6825135B2 (en) | 2002-06-06 | 2004-11-30 | Micron Technology, Inc. | Elimination of dendrite formation during metal/chalcogenide glass deposition |
| US7015494B2 (en) | 2002-07-10 | 2006-03-21 | Micron Technology, Inc. | Assemblies displaying differential negative resistance |
| US7209378B2 (en) | 2002-08-08 | 2007-04-24 | Micron Technology, Inc. | Columnar 1T-N memory cell structure |
| US7018863B2 (en) | 2002-08-22 | 2006-03-28 | Micron Technology, Inc. | Method of manufacture of a resistance variable memory cell |
| KR100448893B1 (ko) * | 2002-08-23 | 2004-09-16 | 삼성전자주식회사 | 상전이 기억 소자 구조 및 그 제조 방법 |
| US6798013B2 (en) | 2002-08-28 | 2004-09-28 | Fernando Gonzalez | Vertically integrated flash memory cell and method of fabricating a vertically integrated flash memory cell |
| US20070076509A1 (en) * | 2002-08-28 | 2007-04-05 | Guobiao Zhang | Three-Dimensional Mask-Programmable Read-Only Memory |
| US7010644B2 (en) | 2002-08-29 | 2006-03-07 | Micron Technology, Inc. | Software refreshed memory device and method |
| US6831019B1 (en) | 2002-08-29 | 2004-12-14 | Micron Technology, Inc. | Plasma etching methods and methods of forming memory devices comprising a chalcogenide comprising layer received operably proximate conductive electrodes |
| US7163837B2 (en) | 2002-08-29 | 2007-01-16 | Micron Technology, Inc. | Method of forming a resistance variable memory element |
| US6864521B2 (en) | 2002-08-29 | 2005-03-08 | Micron Technology, Inc. | Method to control silver concentration in a resistance variable memory element |
| US6867996B2 (en) * | 2002-08-29 | 2005-03-15 | Micron Technology, Inc. | Single-polarity programmable resistance-variable memory element |
| US7364644B2 (en) | 2002-08-29 | 2008-04-29 | Micron Technology, Inc. | Silver selenide film stoichiometry and morphology control in sputter deposition |
| US6867114B2 (en) | 2002-08-29 | 2005-03-15 | Micron Technology Inc. | Methods to form a memory cell with metal-rich metal chalcogenide |
| US7294527B2 (en) | 2002-08-29 | 2007-11-13 | Micron Technology Inc. | Method of forming a memory cell |
| KR100481866B1 (ko) * | 2002-11-01 | 2005-04-11 | 삼성전자주식회사 | 상변환 기억소자 및 그 제조방법 |
| US6813178B2 (en) * | 2003-03-12 | 2004-11-02 | Micron Technology, Inc. | Chalcogenide glass constant current device, and its method of fabrication and operation |
| US7022579B2 (en) * | 2003-03-14 | 2006-04-04 | Micron Technology, Inc. | Method for filling via with metal |
| US7050327B2 (en) | 2003-04-10 | 2006-05-23 | Micron Technology, Inc. | Differential negative resistance memory |
| US6921912B2 (en) | 2003-06-03 | 2005-07-26 | Micron Technology, Inc. | Diode/superionic conductor/polymer memory structure |
| US20050041467A1 (en) * | 2003-06-18 | 2005-02-24 | Macronix International Co., Ltd. | Chalcogenide memory |
| US6930909B2 (en) | 2003-06-25 | 2005-08-16 | Micron Technology, Inc. | Memory device and methods of controlling resistance variation and resistance profile drift |
| US6961277B2 (en) | 2003-07-08 | 2005-11-01 | Micron Technology, Inc. | Method of refreshing a PCRAM memory device |
| US7061004B2 (en) | 2003-07-21 | 2006-06-13 | Micron Technology, Inc. | Resistance variable memory elements and methods of formation |
| US6914255B2 (en) * | 2003-08-04 | 2005-07-05 | Ovonyx, Inc. | Phase change access device for memories |
| US6903361B2 (en) * | 2003-09-17 | 2005-06-07 | Micron Technology, Inc. | Non-volatile memory structure |
| US7230312B2 (en) | 2003-12-31 | 2007-06-12 | Micron Technology, Inc. | Transistor having vertical junction edge and method of manufacturing the same |
| US7098068B2 (en) | 2004-03-10 | 2006-08-29 | Micron Technology, Inc. | Method of forming a chalcogenide material containing device |
| US7583551B2 (en) | 2004-03-10 | 2009-09-01 | Micron Technology, Inc. | Power management control and controlling memory refresh operations |
| US7354793B2 (en) | 2004-08-12 | 2008-04-08 | Micron Technology, Inc. | Method of forming a PCRAM device incorporating a resistance-variable chalocogenide element |
| US7190048B2 (en) | 2004-07-19 | 2007-03-13 | Micron Technology, Inc. | Resistance variable memory device and method of fabrication |
| US7326950B2 (en) | 2004-07-19 | 2008-02-05 | Micron Technology, Inc. | Memory device with switching glass layer |
| US7365411B2 (en) | 2004-08-12 | 2008-04-29 | Micron Technology, Inc. | Resistance variable memory with temperature tolerant materials |
| US7151688B2 (en) | 2004-09-01 | 2006-12-19 | Micron Technology, Inc. | Sensing of resistance variable memory devices |
| EP1810334B1 (en) * | 2004-11-11 | 2011-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for Manufacturing a Semiconductor Device |
| KR100827653B1 (ko) * | 2004-12-06 | 2008-05-07 | 삼성전자주식회사 | 상변화 기억 셀들 및 그 제조방법들 |
| US7374174B2 (en) | 2004-12-22 | 2008-05-20 | Micron Technology, Inc. | Small electrode for resistance variable devices |
| US7317200B2 (en) | 2005-02-23 | 2008-01-08 | Micron Technology, Inc. | SnSe-based limited reprogrammable cell |
| US7709289B2 (en) | 2005-04-22 | 2010-05-04 | Micron Technology, Inc. | Memory elements having patterned electrodes and method of forming the same |
| US7427770B2 (en) | 2005-04-22 | 2008-09-23 | Micron Technology, Inc. | Memory array for increased bit density |
| US7269044B2 (en) | 2005-04-22 | 2007-09-11 | Micron Technology, Inc. | Method and apparatus for accessing a memory array |
| US7269079B2 (en) | 2005-05-16 | 2007-09-11 | Micron Technology, Inc. | Power circuits for reducing a number of power supply voltage taps required for sensing a resistive memory |
| US7233520B2 (en) | 2005-07-08 | 2007-06-19 | Micron Technology, Inc. | Process for erasing chalcogenide variable resistance memory bits |
| US7633128B2 (en) * | 2005-07-15 | 2009-12-15 | Guobiao Zhang | N-ary mask-programmable memory |
| US7821080B2 (en) * | 2005-07-15 | 2010-10-26 | Guobiao Zhang | N-ary three-dimensional mask-programmable read-only memory |
| US7274034B2 (en) | 2005-08-01 | 2007-09-25 | Micron Technology, Inc. | Resistance variable memory device with sputtered metal-chalcogenide region and method of fabrication |
| US7332735B2 (en) | 2005-08-02 | 2008-02-19 | Micron Technology, Inc. | Phase change memory cell and method of formation |
| US7317567B2 (en) | 2005-08-02 | 2008-01-08 | Micron Technology, Inc. | Method and apparatus for providing color changing thin film material |
| US7579615B2 (en) | 2005-08-09 | 2009-08-25 | Micron Technology, Inc. | Access transistor for memory device |
| US7304368B2 (en) | 2005-08-11 | 2007-12-04 | Micron Technology, Inc. | Chalcogenide-based electrokinetic memory element and method of forming the same |
| US7251154B2 (en) | 2005-08-15 | 2007-07-31 | Micron Technology, Inc. | Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance |
| DE102005039666B3 (de) * | 2005-08-22 | 2007-05-31 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen |
| US7277313B2 (en) | 2005-08-31 | 2007-10-02 | Micron Technology, Inc. | Resistance variable memory element with threshold device and method of forming the same |
| KR100695164B1 (ko) | 2005-11-09 | 2007-03-14 | 삼성전자주식회사 | 스위칭 소자로서 트랜지스터 및 다이오드를 포함하는하이브리드 타입의 비휘발성 메모리 소자 |
| US7560723B2 (en) | 2006-08-29 | 2009-07-14 | Micron Technology, Inc. | Enhanced memory density resistance variable memory cells, arrays, devices and systems including the same, and methods of fabrication |
| KR100852233B1 (ko) | 2007-02-21 | 2008-08-13 | 삼성전자주식회사 | 수직형 다이오드의 형성 방법 및 이를 이용하는 상변화메모리 장치의 제조 방법 |
| US7684227B2 (en) | 2007-05-31 | 2010-03-23 | Micron Technology, Inc. | Resistive memory architectures with multiple memory cells per access device |
| US7729161B2 (en) * | 2007-08-02 | 2010-06-01 | Macronix International Co., Ltd. | Phase change memory with dual word lines and source lines and method of operating same |
| US8467236B2 (en) | 2008-08-01 | 2013-06-18 | Boise State University | Continuously variable resistor |
| US20100078758A1 (en) * | 2008-09-29 | 2010-04-01 | Sekar Deepak C | Miim diodes |
| US7615439B1 (en) * | 2008-09-29 | 2009-11-10 | Sandisk Corporation | Damascene process for carbon memory element with MIIM diode |
| US7969011B2 (en) * | 2008-09-29 | 2011-06-28 | Sandisk 3D Llc | MIIM diodes having stacked structure |
| TWI415316B (zh) * | 2008-11-07 | 2013-11-11 | Macronix Int Co Ltd | 一記憶胞存取裝置具有多晶及單晶半導體區域的ｐｎ接面 |
| US8664689B2 (en) * | 2008-11-07 | 2014-03-04 | Macronix International Co., Ltd. | Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions |
| US8907316B2 (en) * | 2008-11-07 | 2014-12-09 | Macronix International Co., Ltd. | Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions |
| US7897453B2 (en) * | 2008-12-16 | 2011-03-01 | Sandisk 3D Llc | Dual insulating layer diode with asymmetric interface state and method of fabrication |
| US8030635B2 (en) | 2009-01-13 | 2011-10-04 | Macronix International Co., Ltd. | Polysilicon plug bipolar transistor for phase change memory |
| US8168538B2 (en) * | 2009-05-26 | 2012-05-01 | Macronix International Co., Ltd. | Buried silicide structure and method for making |
| US8238149B2 (en) * | 2009-06-25 | 2012-08-07 | Macronix International Co., Ltd. | Methods and apparatus for reducing defect bits in phase change memory |
| US8564070B2 (en) | 2010-05-24 | 2013-10-22 | Chengdu Haicun Ip Technology Llc | Large bit-per-cell three-dimensional mask-programmable read-only memory |
| US8497705B2 (en) | 2010-11-09 | 2013-07-30 | Macronix International Co., Ltd. | Phase change device for interconnection of programmable logic device |
| US8605495B2 (en) | 2011-05-09 | 2013-12-10 | Macronix International Co., Ltd. | Isolation device free memory |
| US9024425B2 (en) | 2011-09-01 | 2015-05-05 | HangZhou HaiCun Information Technology Co., Ltd. | Three-dimensional memory comprising an integrated intermediate-circuit die |
| US9299390B2 (en) | 2011-09-01 | 2016-03-29 | HangZhou HaiCun Informationa Technology Co., Ltd. | Discrete three-dimensional vertical memory comprising off-die voltage generator |
| US9558842B2 (en) | 2011-09-01 | 2017-01-31 | HangZhou HaiCun Information Technology Co., Ltd. | Discrete three-dimensional one-time-programmable memory |
| US9123393B2 (en) | 2011-09-01 | 2015-09-01 | HangZhou KiCun nformation Technology Co. Ltd. | Discrete three-dimensional vertical memory |
| US9305605B2 (en) | 2011-09-01 | 2016-04-05 | Chengdu Haicun Ip Technology Llc | Discrete three-dimensional vertical memory |
| US9305604B2 (en) | 2011-09-01 | 2016-04-05 | HangZhou HaiCun Information Technology Co., Ltd. | Discrete three-dimensional vertical memory comprising off-die address/data-translator |
| US9396764B2 (en) | 2011-09-01 | 2016-07-19 | HangZhou HaiCun Information Technology Co., Ltd. | Discrete three-dimensional memory |
| US8890300B2 (en) | 2011-09-01 | 2014-11-18 | Chengdu Haicun Ip Technology Llc | Discrete three-dimensional memory comprising off-die read/write-voltage generator |
| US9666300B2 (en) | 2011-09-01 | 2017-05-30 | XiaMen HaiCun IP Technology LLC | Three-dimensional one-time-programmable memory comprising off-die address/data-translator |
| US9190412B2 (en) | 2011-09-01 | 2015-11-17 | HangZhou HaiCun Information Technology Co., Ltd. | Three-dimensional offset-printed memory |
| US8699257B2 (en) | 2011-09-01 | 2014-04-15 | HangZhou HaiCun Information Technology Co., Ltd. | Three-dimensional writable printed memory |
| US9093129B2 (en) | 2011-09-01 | 2015-07-28 | Chengdu Haicun Ip Technology Llc | Discrete three-dimensional memory comprising dice with different BEOL structures |
| US9559082B2 (en) | 2011-09-01 | 2017-01-31 | HangZhou HaiCun Information Technology Co., Ltd. | Three-dimensional vertical memory comprising dice with different interconnect levels |
| US9117493B2 (en) | 2011-09-01 | 2015-08-25 | Chengdu Haicun Ip Technology Llc | Discrete three-dimensional memory comprising off-die address/data translator |
| US9508395B2 (en) | 2011-09-01 | 2016-11-29 | HangZhou HaiCun Information Technology Co., Ltd. | Three-dimensional one-time-programmable memory comprising off-die read/write-voltage generator |
| US8921991B2 (en) | 2011-09-01 | 2014-12-30 | Chengdu Haicun Ip Technology Llc | Discrete three-dimensional memory |
| US9001555B2 (en) | 2012-03-30 | 2015-04-07 | Chengdu Haicun Ip Technology Llc | Small-grain three-dimensional memory |
| US8927957B2 (en) | 2012-08-09 | 2015-01-06 | Macronix International Co., Ltd. | Sidewall diode driving device and memory using same |
| US9293509B2 (en) | 2013-03-20 | 2016-03-22 | HangZhou HaiCun Information Technology Co., Ltd. | Small-grain three-dimensional memory |
| US9172036B2 (en) | 2013-11-22 | 2015-10-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Top electrode blocking layer for RRAM device |
| KR20150087063A (ko) * | 2014-01-21 | 2015-07-29 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 소자 및 제조 방법 |
| US10079239B2 (en) | 2014-04-14 | 2018-09-18 | HangZhou HaiCun Information Technology Co., Ltd. | Compact three-dimensional mask-programmed read-only memory |
| US10446193B2 (en) | 2014-04-14 | 2019-10-15 | HangZhou HaiCun Information Technology Co., Ltd. | Mixed three-dimensional memory |
| CN104979352A (zh) | 2014-04-14 | 2015-10-14 | 成都海存艾匹科技有限公司 | 混合型三维印录存储器 |
| US10211258B2 (en) | 2014-04-14 | 2019-02-19 | HangZhou HaiCun Information Technology Co., Ltd. | Manufacturing methods of JFET-type compact three-dimensional memory |
| US10304553B2 (en) | 2014-04-14 | 2019-05-28 | HangZhou HaiCun Information Technology Co., Ltd. | Compact three-dimensional memory with an above-substrate decoding stage |
| US10199432B2 (en) | 2014-04-14 | 2019-02-05 | HangZhou HaiCun Information Technology Co., Ltd. | Manufacturing methods of MOSFET-type compact three-dimensional memory |
| US10304495B2 (en) | 2014-04-14 | 2019-05-28 | Chengdu Haicun Ip Technology Llc | Compact three-dimensional memory with semi-conductive address line portion |
| CN104978990B (zh) | 2014-04-14 | 2017-11-10 | 成都海存艾匹科技有限公司 | 紧凑型三维存储器 |
| CN107301878B (zh) | 2016-04-14 | 2020-09-25 | 成都海存艾匹科技有限公司 | 多位元三维一次编程存储器 |
| US11170863B2 (en) | 2016-04-14 | 2021-11-09 | Southern University Of Science And Technology | Multi-bit-per-cell three-dimensional resistive random-access memory (3D-RRAM) |
| US10490562B2 (en) | 2016-04-16 | 2019-11-26 | HangZhou HaiCun Information Technology Co., Ltd. | Three-dimensional vertical one-time-programmable memory comprising multiple antifuse sub-layers |
| CN107316869A (zh) | 2016-04-16 | 2017-11-03 | 成都海存艾匹科技有限公司 | 三维纵向一次编程存储器 |
| US10559574B2 (en) | 2016-04-16 | 2020-02-11 | HangZhou HaiCun Information Technology Co., Ltd. | Three-dimensional vertical one-time-programmable memory comprising Schottky diodes |
| JP6809412B2 (ja) * | 2017-08-10 | 2021-01-06 | トヨタ自動車株式会社 | 高圧容器の接続構造、これを利用したタンクモジュール、及びタンクモジュールの製造方法 |
| US10566388B2 (en) | 2018-05-27 | 2020-02-18 | HangZhou HaiCun Information Technology Co., Ltd. | Three-dimensional vertical memory |
Family Cites Families (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3423646A (en) * | 1965-02-01 | 1969-01-21 | Sperry Rand Corp | Computer logic device consisting of an array of tunneling diodes,isolators and short circuits |
| GB1347688A (en) * | 1970-05-22 | 1974-02-27 | Marconi Co Ltd | Semiconductor memory arrays |
| DE2049658C3 (de) * | 1970-10-09 | 1975-08-28 | Messerschmitt-Boelkow-Blohm Gmbh, 8000 Muenchen | Elektronisches Speicherelement |
| US3796926A (en) * | 1971-03-29 | 1974-03-12 | Ibm | Bistable resistance device which does not require forming |
| US3875566A (en) * | 1973-10-29 | 1975-04-01 | Energy Conversion Devices Inc | Resetting filament-forming memory semiconductor devices with multiple reset pulses |
| US4099260A (en) * | 1976-09-20 | 1978-07-04 | Bell Telephone Laboratories, Incorporated | Bipolar read-only-memory unit having self-isolating bit-lines |
| US4115872A (en) * | 1977-05-31 | 1978-09-19 | Burroughs Corporation | Amorphous semiconductor memory device for employment in an electrically alterable read-only memory |
| DE2737073C3 (de) * | 1977-08-17 | 1981-09-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors für eine Ein-Transistor-Speicherzelle |
| DE2738008A1 (de) * | 1977-08-23 | 1979-03-01 | Siemens Ag | Verfahren zum herstellen einer eintransistor-speicherzelle |
| US4203123A (en) * | 1977-12-12 | 1980-05-13 | Burroughs Corporation | Thin film memory device employing amorphous semiconductor materials |
| US4174521A (en) * | 1978-04-06 | 1979-11-13 | Harris Corporation | PROM electrically written by solid phase epitaxy |
| US4502208A (en) * | 1979-01-02 | 1985-03-05 | Texas Instruments Incorporated | Method of making high density VMOS electrically-programmable ROM |
| US4272562A (en) * | 1979-06-19 | 1981-06-09 | Harris Corporation | Method of fabricating amorphous memory devices of reduced first fire threshold voltage |
| CA1177148A (en) * | 1981-10-06 | 1984-10-30 | Robert J. Mcintyre | Avalanche photodiode array |
| US4569698A (en) * | 1982-02-25 | 1986-02-11 | Raytheon Company | Method of forming isolated device regions by selective successive etching of composite masking layers and semiconductor material prior to ion implantation |
| AU562641B2 (en) * | 1983-01-18 | 1987-06-18 | Energy Conversion Devices Inc. | Electronic matrix array |
| JPS60109266A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | 記憶装置 |
| US4876668A (en) * | 1985-07-31 | 1989-10-24 | California Institute Of Technology | Thin film memory matrix using amorphous and high resistive layers |
| US4892840A (en) * | 1986-03-27 | 1990-01-09 | Texas Instruments Incorporated | EPROM with increased floating gate/control gate coupling |
| US4757359A (en) * | 1986-04-07 | 1988-07-12 | American Microsystems, Inc. | Thin oxide fuse |
| US4823181A (en) * | 1986-05-09 | 1989-04-18 | Actel Corporation | Programmable low impedance anti-fuse element |
| US4876220A (en) * | 1986-05-16 | 1989-10-24 | Actel Corporation | Method of making programmable low impedance interconnect diode element |
| US4881114A (en) * | 1986-05-16 | 1989-11-14 | Actel Corporation | Selectively formable vertical diode circuit element |
| US4809044A (en) * | 1986-08-22 | 1989-02-28 | Energy Conversion Devices, Inc. | Thin film overvoltage protection devices |
| US4804490A (en) * | 1987-10-13 | 1989-02-14 | Energy Conversion Devices, Inc. | Method of fabricating stabilized threshold switching material |
| US5144404A (en) * | 1990-08-22 | 1992-09-01 | National Semiconductor Corporation | Polysilicon Schottky clamped transistor and vertical fuse devices |
| US5341328A (en) * | 1991-01-18 | 1994-08-23 | Energy Conversion Devices, Inc. | Electrically erasable memory elements having reduced switching current requirements and increased write/erase cycle life |
| US5166758A (en) * | 1991-01-18 | 1992-11-24 | Energy Conversion Devices, Inc. | Electrically erasable phase change memory |
| US5335219A (en) * | 1991-01-18 | 1994-08-02 | Ovshinsky Stanford R | Homogeneous composition of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements |
| US5296716A (en) * | 1991-01-18 | 1994-03-22 | Energy Conversion Devices, Inc. | Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom |
| US5177567A (en) * | 1991-07-19 | 1993-01-05 | Energy Conversion Devices, Inc. | Thin-film structure for chalcogenide electrical switching devices and process therefor |
| US5359205A (en) * | 1991-11-07 | 1994-10-25 | Energy Conversion Devices, Inc. | Electrically erasable memory elements characterized by reduced current and improved thermal stability |
| JP3454821B2 (ja) * | 1991-08-19 | 2003-10-06 | エナージー・コンバーション・デバイセス・インコーポレーテッド | 電気的に消去可能な、直接重ね書き可能なマルチビット単セルメモリ素子およびそれらから作製したアレイ |
| US5166096A (en) * | 1991-10-29 | 1992-11-24 | International Business Machines Corporation | Process for fabricating self-aligned contact studs for semiconductor structures |
| US5510629A (en) * | 1994-05-27 | 1996-04-23 | Crosspoint Solutions, Inc. | Multilayer antifuse with intermediate spacer layer |
-
1996
- 1996-06-04 KR KR1019970708881A patent/KR100253029B1/ko not_active IP Right Cessation
- 1996-06-04 WO PCT/US1996/009069 patent/WO1996041381A1/en active IP Right Grant
- 1996-06-04 DE DE69614545T patent/DE69614545T2/de not_active Expired - Lifetime
- 1996-06-04 EP EP96918165A patent/EP0835527B1/en not_active Expired - Lifetime
- 1996-06-04 JP JP50147897A patent/JP3363154B2/ja not_active Expired - Fee Related
- 1996-06-04 AU AU60488/96A patent/AU6048896A/en not_active Abandoned
- 1996-06-14 TW TW085107163A patent/TW307868B/zh not_active IP Right Cessation
-
1997
- 1997-02-12 US US08/799,515 patent/US5841150A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0835527B1 (en) | 2001-08-16 |
| KR19990022401A (ko) | 1999-03-25 |
| DE69614545D1 (de) | 2001-09-20 |
| KR100253029B1 (ko) | 2000-04-15 |
| JPH10511814A (ja) | 1998-11-10 |
| AU6048896A (en) | 1996-12-30 |
| US5841150A (en) | 1998-11-24 |
| EP0835527A1 (en) | 1998-04-15 |
| WO1996041381A1 (en) | 1996-12-19 |
| DE69614545T2 (de) | 2002-05-23 |
| TW307868B (ja) | 1997-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3363154B2 (ja) | 不揮発性メモリセル内のマルチステート材料と共に使用するスタック／トレンチダイオード | |
| US6118135A (en) | Three-dimensional container diode for use with multi-state material in a non-volatile memory cell | |
| US5985698A (en) | Fabrication of three dimensional container diode for use with multi-state material in a non-volatile memory cell | |
| WO1996041381A9 (en) | A stack/trench diode for use with a multi-state material in a non-volatile memory cell | |
| US8089059B2 (en) | Programmable resistance memory element | |
| US5978258A (en) | MOS diode for use in a non-volatile memory cell background | |
| US11075215B2 (en) | Memory arrays and methods used in forming a memory array | |
| US5751012A (en) | Polysilicon pillar diode for use in a non-volatile memory cell | |
| US7427531B2 (en) | Phase change memory devices employing cell diodes and methods of fabricating the same | |
| US8089137B2 (en) | Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method | |
| US6392913B1 (en) | Method of forming a polysilicon diode and devices incorporating such diode | |
| US7407829B2 (en) | Electrically programmable memory element with improved contacts | |
| US6825058B2 (en) | Methods of fabricating trench isolated cross-point memory array | |
| US7687796B2 (en) | Method and apparatus for forming an integrated circuit electrode having a reduced contact area | |
| KR101230874B1 (ko) | 스위칭 가능한 저항기 및 트랜지스터를 포함하는 비휘발성메모리 셀 | |
| US20050009286A1 (en) | Method of fabricating nano-scale resistance cross-point memory array | |
| US20040108528A1 (en) | Cross-point resistor memory array and method of fabrication | |
| US8071968B2 (en) | Phase change memory device and method for manufacturing the same | |
| US6225142B1 (en) | Memory cell having a reduced active area and a memory array incorporating the same | |
| US7843037B2 (en) | High level integration phase change memory device having an increased diode junction area and method for manufacturing the same | |
| CN111684593B (zh) | 集成电路、dram电路和用于形成集成电路的方法 | |
| US9570681B2 (en) | Resistive random access memory | |
| KR101019702B1 (ko) | 상변화 기억 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071025 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081025 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101025 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111025 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121025 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131025 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |