KR100250389B1 - 박막트랜지스터와 그 제조방법 및 액정표시장치 - Google Patents

박막트랜지스터와 그 제조방법 및 액정표시장치 Download PDF

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Abstract

박막트랜지스터와 그 제조방법 및 액정표시장치에 관한 것으로서, 소스 및 드레인전극과 게이트전극과의 겹침에 의한 부유용량을 저감하고, 또한 콘택트 특성이 뛰어난 박막트랜지스터를 제공하는 것을 목적으로 한다. 상기 박막트랜지스터는, 기판 14 상에 설치된 게이트전극 34와, 게이트전극상에 설치된 게이트절연막 36과, 게이트절연막상에 설치된 동작반도체막 38과, 동작반도체막상에 설치된 채널보호막 40과, 채널보호막에 의해 피복 되어 동작반도체막의 양측에 위치하는 반도체콘택트부 42, 44와, 채널보호막의 양측에 있어서, 그 반도체콘택트부에 접속되는 소스전극 46 및, 드레인전극 48을 구비한 구성으로 된다.

Description

박막트랜지스터와 그 제조방법 및 액정표시장치
제1도는 본 발명의 실시예의 박막트랜지스터 및 화소전극을 도시한 단면도.
제2도는 제1도의 박막트랜지스터 및 화소전극의 도해적 평면도.
제3도는 본 발명의 실시예의 액정표시장치를 도시한 도.
제4(a), 제4(b)도는 본 발명의 박막트랜지스터의 제조방법의 제1실시예의 최초의 제조공정을 도시한 도.
제5도는 제4(a), 4(b)도의 다음의 제조공정을 도시한 도.
제6(a), 6(b)도는 제5도의 다음의 제조공정을 도시한 도.
제7(a), 7(b)도는 제6(a), 6(b)도의 다음의 제조공정을 도시한 도.
제8도는 제7(a), 7(b)도의 다음의 제조공정을 도시한 도.
제9(a), 9(b)도는 제8도의 다음의 제조공정을 도시한 도.
제10도는 제9(a), 9(b)도의 다음의 제조공정을 도시한 도.
제11도는 제10도의 다음의 제조공정을 도시한 도.
제12도는 제11도의 다음의 제조공정을 도시한 도.
제13도는 액정표시장치의 액티브 매트릭스를 도시한 도.
제14도는 본 발명의 박막트랜지스터의 제조방법의 제2실시예의 1 제조공정을 도시한 도.
제15도는 제14도의 다음의 제조공정을 도시한 도.
제16도는 제15도의 다음의 제조공정을 도시한 도.
제17도는 제16도의 다음의 제조공정을 도시한 도.
제18도는 제17도의 다음의 제조공정을 도시한 도.
제19도는 제18도의 다음의 제조공정을 도시한 도.
제20도는 본 발명의 박막트랜지스터의 제조방법의 제3실시예의 1 제조공정을 도시한 도.
제21도는 제20도의 다음의 제조공정을 도시한 도.
제22도는 제21도의 다음의 제조공정을 도시한 도.
제23도는 제22도의 다음의 제조공정을 도시한 도.
제24도는 제23도의 다음의 제조공정을 도시한 도.
제25도는 제24도의 다음의 제조공정을 도시한 도.
제26도는 본 발명의 박막트랜지스터의 제조방법의 제4실시예의 제1제조공정을 도시한 도.
제27도는 제26도의 다음의 제조공정을 도시한 도.
제28도는 제27도의 다음의 제조공정을 도시한 도.
제29도는 제28도의 다음의 제조공정을 도시한 도.
제30도는 제29도의 다음의 제조공정을 도시한 도.
제31도는 제30도의 다음의 제조공정을 도시한 도.
제32도는 제31도의 다음의 제조공정을 도시한 도.
본 발명은 박막트랜지스터와 그 제조방법 및 액정표시장치에 관한 것이다.
근년, 박막트랜지스터(TFT)를 포함하는 액티브 매트릭스구동의 액정표시 장치의 개발이 활발하다. 액티브 매트릭스는 교차하여 뻗는 게이트 버스라인과 드레인 버스라인으로 구획되는 각 영역에 TFT와 화소전극을 설치한 것이다.
TFT는 게이트전극, 게이트 절연막과, 동작 반도체막과, 채널 보호막과, 소스전극과 드레인전극을 포함한다. 동작 반도체막 상에는 옴콘택트층(ohmic contact layer)이 형성되고, 소스전극 및 드레인전극은 옴콘택트층을 통하여 동작 반도체막에 접속된다. TFT의 제조에 있어서는 게이트전극과 게이트 버스라인이 일체적으로 기판의 표면에 형성되고, 상기 각 성분이 차츰 성층되어간다. 또, 드레인전극은 드레인 버스 라인과 동시에 형성되고, 소스전극은 화소전극에 접속된다. 더우기 소스전극과 드레인전극은 역으로 할 수 가 있다.
소스전극과 드레인전극은 절연막과 동작 반도체막을 통하여 게이트전극상에 배치되어 있고, 소스전극 및 드레인전극이 위에서 보아서 게이트전극과 겹쳐져 있으면, 그들 사이에 부유용량이 발생된다. 부유용량은 화상 형성의 장애가 되므로, 소스전극 및 드레인전극이 게이트전극과 겹치지 않도록 하는 것이 바람직하다.
예를들면, 특개평 7-106585호 공보는 소스전극 및 드레인전극과 게이트전극이 겹치지 않도록 하여, 그들 사이에 형성되는 부유용량을 저감하는 것을 개시하고 있다. 이 공보에서는, 채널보호막이 게이트전극과 셀프얼라이먼트(self-alignment)로서 형성되고, 이 채널보호막을 이용하여 소스전극 및 드레인전극을 선택적으로 성막시키도록 하고 있다.
또, 특개평 6-204247호 공보도 마찬가지로, 셀프얼라이먼트와 선택적인 성막으로서, 소스전극 및 드레이전극과 게이트전극과의 겹침을 없애고, 그들 사이에 형성되는 부유용량을 줄이는 것을 개시하고 있다. 더우기, 이 공보에서는, 동작반도체막상에서 채널보호막의 외측에 제2의 반도체막을 형성하고, 소스전극 및 드레인전극을 이 제2의 반도체막상에 선택성막한다.
이 특개평 6-204247호 공보에 기재되어 있는 구조에서는, 제2의 반도체 막이 옴콘택트로서 동작반도체막과 소스전극 및 드레인전극과의 사이의 전기적인 접속을 보다 확실하게 한다. 그러나, 소스전극 및 드레인전극을 제2의 반도체막상에, 예를들면 열 CVD에 의하여 형성할 때, 제2의 반도체막이 침식되고, 콘택트특성이 저하하는 문제점이 있었다. 또, 제2의 반도체막을 형성하는 대신에, 동작반도체막의 외측의 부분에 불순물을 도프하여 옴콘택트할 수도 있으나, 이 경우에도, 도포된 반도체막의 부분이 소스전극 및 드레인전극을 열CVD에 의하여 형성할 때에 침식되는 문제가 있었다.
본 발명의 목적은 소스전극 및 드레인전극과 게이트전극과의 겹침에 의한 부유용량을 저감할 수 있고, 또한 콘택트특성이 우수한 박막트랜지스터 및 그 제조방법 및 액정표시장치를 제공하는 것이다.
본 발명에 의한 박막트랜지스터는 기판상에 설치된 게이트전극과, 그 게이트전극상에 설치된 게이트절연막과, 그 게이트절연막상에 설치된 동작반도체막과, 그 동작반도체막상에 설치된 채널보호막과, 그 채널보호막에 피복되어 그 동작반도체막의 양측에 위치하는 반도체콘택트부와, 그 채널보호막의 양측에 있어서 그 반도체콘택트부에 접속되는 소스전극 및 드레인전극을 구비한 것을 특징으로 하는 것이다.
이와 같은 박막트랜지스터를 제조하기 위한 제조방법은 기판상에 게이트전극을 형성하고, 그 게이트전극상에 게이트절연막을 형성하고, 그 게이트절연막상에 동작반도체막으로 되는 층을 형성하고, 그 동작반도체막으로 되는 층상에 제1의 소정의 패턴의 절연막을 형성하고, 그 제1의 소정의 패턴의 절연막을 마스크로 하여 그 동작반도체막으로 되는 층에 불순물을 도프하여, 그 제1의 소정의 패턴의 절연막 아래의 불순물이 도프되어 있지 않은 동작반도체막과, 그 제1의 소정의 패턴의 절연막으로 피복되어 있지 않은 불순물이 도프된 반도체막을 형성하고, 그 제1의 소정의 패턴의 절연막을 제거하고, 그 제1의 소정의 패턴의 절연막보다 크고, 그 동작반도체막 및 그 도프된 반도체막의 적어도 일부를 피복한 반도체콘택트부를 규정하는 제2의 소정의 패턴의 절연막을 형성하고, 그 반도체콘택트부에 접속하는 소스전극 및 드레인전극을 형성하는 것을 특징으로 한다.
더우기, 본 발명에 의한 액정 표시 장치는 상기한 특징을 가진 박막트랜지스터와, 게이트전극에 접속되는 게이트 버스라인과, 드레인전극에 접속되는 드레인 버스 라인 및 소스전극에 접속되는 화소전극을 구비한 것을 특징으로 하는 것이다.
상기 각 수단에 있어서는, 게이트전극과 소스 또는 드레인전극의 겹침이 작게되어 그들 사이에 형성되는 부유용량이 매우 작게된다. 그리고, 반도체콘택트부가 채널보호막에 피복되어서 동작반도체막의 양측에 위치하도록 설치된다. 이 채널보호막 아래에 위치하는 반도체콘택트부는 그후에 소스전극 및 드레인전극을 형성하는 경우에 침식되지 않고, 소스전극 및 드레인전극을 동작반도체막에 대하여 양호하게 접촉시킬 수 있다.
또, 본 발명에 의한 박막트랜지스터는 광리크전류를 감소할 수 있는 효과를 이룬다.
즉, 광리크전류는 a-Si(동작반도체층)과 n+a-Si(콘택트층)과의 접합부분에서 생기는 것이고, 종래의 구조와 같이 a-Si(동작반도체층)과 n+a-Si(콘택트층)이 적층되어 접합면이 평면적(기판면, 판넬면에 평행)으로 되어 있는 것은 접합면적이 넓어져 버리고, 또한 충분한 차광이 되지 못하므로, 광리크전류가 커져버린다. 본 발명에 의한 박막트랜지스터에서는 광리크전류는 a-Si(동작반도체층)과 n+a-Si(콘택트층)과의 접합면이, 층의 측면(기판면, 판넬면에 수직)으로 되어 있어서 면적이 작고(필요이상으로 크지 않다), 또한 접합면의 위치가 게이트전극의 양단에서 내측에 있고, 충분히 차광되는 위치에 형성된다. 이로써 본 발명에 의한 박막트랜지스터에서는, 광리크전류를 감소할 수 있다.
제3도는 본 발명의 실시예에 의한 액정표시장치 10을 도시한 것이다. 액정표시장치 10은 한쌍의 기판 12,14의 사이에 액정 16을 봉입하여서 된다. 한쪽의 기판 12는 칼라필터 18, 공통전극 20 및 배향막 22를 구비한다. 다른 한쪽의 기판 14는 화소전극 24 및 배향막 26을 구비한다. 이들의 기판의 외측에 편광자(도시하지 않음)를 설치할 수가 있다.
제1도, 제2도 및 제3도는 액정표시장치 10의 화소전극 24를 가지는 기판 14를 도시한 도이다. 기판 14는 화소전극 24와 동시에 액티브매트릭스를 설치하고 있다. 액티브매트릭스는 교차하여 이어지는 게이트버스라인 28과 드레인버스라인 30을 포함하고, 이들의 버스라인으로 구획되는 각 영역에 박막트랜지스터(TFT) 32와 화소전극 24가 설치되어 있다.
TFT 32는 기판 14상에 설치된 게이트전극 34와, 게이트전극 34상에 설치된 게이트절연막 36과, 게이트절연막 36상에 설치된 동작반도체막 38과, 동작반도체막 38에 설치된 채널보호막 40과, 채널보호막 40에 피복되어서 동작반도체막 38의 양측에 위치하는 반도체콘택트부 42, 44와, 채널보호막 40의 양측에 있어서 반도체콘택트부 42, 44에 접속되는 소스전극 46 및 드레인전극 48로서 된다.
게이트전극 34는 게이트버스라인 28과 일체적으로 형성되고, 이로써 게이트버스라인 28과 전기적으로 접속되어 있다. 드레인전극 48은 드레인버스라인 30과 일체적으로 형성되고, 이로써 드레인버스라인 30과 전기적으로 접속되어 있다. 보호막 50이 게이트버스라인 28, 드레인버스라인 30 및 TFT 32를 피복하고, 화소전극 24는 보호막 50의 구멍 52를 통하여 소스전극 46에 접속된다. 더우기, 소스전극 46과 드레인전극 48을 역으로 하여 드레인버스라인 30을 소스버스라인이라고 불러도 좋다.
동작반도체막 38은 a-Si막으로서 되고, 옴콘택트로서의 반도체콘택트부 42, 44는 이 a-Si막에 고농도의 이온도프를 행한 n+a-Si막으로서 된다. 또, 소스전극 46 및 드레인전극 48은 텅스텐(W)등의 금속의 막으로서 된다.
소스전극 46 및 드레인전극 48은 채널보호막 40의 측벽에 당접하고, 채널보호막 40 상에 겹쳐져 있다. 게이트전극 34는 채널보호막 40과 거의 정렬하여 설치되어 있으므로, 소스전극 46 및 드레인전극 48과 게이트전극 34와의 겹침이 작고, 이로써 그들 사이에 형성되는 부유용량이 매우 작아진다. 그리고, 반도체콘택트부 42, 44는 채널보호막 40의 안쪽으로 오프셋(offset)하여 설치되어 있고, 동작반도체 38과 동시에 채널보호막 40에 의하여 피복된다. 이로써 반도체콘택트부 42, 44는 채널보호막 40 아래에 확실하게 존재하고, 소스전극 46 및 드레인전극 48을 동작반도체막 38에 대하여 전기적으로 양호하게 접촉시킬 수가 있다.
채널보호막 40 아래에 피복되는 반도체콘택트부 42, 44의 채널보호막 40의 단부로 부터의 오프셋량은, 후에 설명하는 제1의 소정의 패턴의 절연막 54를 형성할 때의 사이드에칭에 의하여 제어된다. 바람직하기는 이 오프셋량은 2㎛이하이다.
제4(a), 4(b)도에서, 제12도까지는 본 발명의 실시예에 의한, 박막트랜지스터(TFT) 32의 제조방법을 도시한 도이다.
제4(a)도에 있어서는, 기판 14상에 게이트전극 34를 형성한다. 게이트버스라인 28은 게이트전극 34와 일체적으로 형성된다. 예를들면, 투명한 유리기판 14상에 두께 1500Å의 크롬(Cr)의 막을 스퍼터링에 의하여 형성하고, 크롬의 막에 레지스트를 도포한 후, 마스크를 사용하여 노광하여 레지스트를 소정의 형상으로 패터닝하고, 그리고 웨트에칭(wet etching)을 행하여 크롬의 막의 불필요 부분을 떨어내고, 제4(b)도에 도시한 게이트버스라인 28 및 게이트전극 34를 형성한다. 레지스트는 그 후 박리한다. 이것이 제1의 포토리소공정으로 실시된다.
제5도에 있어서는, 두께 4000Å의 질화규소(SiN), 두께 500Å의 아모르포스실리콘(a-Si), 두께 1000Å의 SiN을 플라즈마 CVD에 의하여 순차로 성막함으로써, 게이트전극 34 상에 게이트절연막 36을 형성하고, 게이트절연막 36상에 동작반도체막 38로 되는 층 38a를 형성하고, 동작반도체막 38로 되는 층 38a 상에 제1의 소정의 패턴의 절연막 54로 되는 층 54a를 형성한다.
제5도 및 제6(a), 6(b)도에 도시한 바와 같이, 제1의 소정의 패턴의 절연막 54로 되는 층 54a에서, 제1의 소정의 패턴의 절연막 54를 형성한다. 이 때문에, 제5도에 도시한 바와 같이, 제1의 소정의 패턴의 절연막 54로 되는 층 54a 상에 소정의 패턴의 레지스트 56를 형성한다. 레지스트 56은, 레지스트액을 층 54a에 도포후 게이트버스라인 28과 게이트전극 34를 마스크로 하여 기판 14의 배면측에서 셀프얼라이먼트 노광하여 형성된다.
그리하여, 레지스트 56을 마스크로하여 불소산ㆍ불화 암모늄 혼합액으로 층 54a의 에칭을 행하여, 제1의 소정의 패턴의 절연막 54를 형성한다. 이때, 사이드 에칭으로서 제1의 소정 패턴의 절연막 54를 레지스트 56의 폭보다 1㎛ 가늘게 한다. 이에 의하여, 상기한 바와같이, 반도체 콘택트부 42,44의 채널 보호막 40의 단부로 부터의 오프셋양을 제어한다. 그후 레지스트 56을 박리한다. 따라서, 절연막 54는, 게이트버스라인 28 및 게이트전극 34와 같은 패턴으로 형성된다. 이것이 제2의 포토리소 공정이다.
다음에, 제7(a), 7(b)도에 도시한 바와 같이, 제1의 소정의 패턴의 절연막 54를 마스크로 하여 동작 반도체막 38로 되는 불순물을 도프(a-Si 막에 P를 5e 15ions/㎠ 주입) 한다. 그리하면, 이 절연막 54아래의 동작 반도체막 38이 되는 층 38a의 부분은 도프됨이 없이 동작 반도체막 38이 되고, 또한 절연막 54의 외측의 동작반도체막 38이 되는 층 38a의 부분은 도프된 반도체막 42a, 44a가 된다.
다음에, 제8도에 도시되는 바와 같이, 제1의 소정의 패턴의 절연막 54를 에칭에 의하여 제거한다.
그리하여, 제9(a), 9(b)도에 도시하는 바와 같이, 동작 반도체막 38로 되는 층 38a의 위에 제2의 소정의 패턴의 절연막 58을 형성한다.
이 절연막 58은 두께 3000Å의 SiN을 플라즈마 CVD로서 성막하고, 이미지 리버설(image-reversal) 레지스트를 도포하고, 노광하고, 에칭하여, 드레인버스라인 30, 드레인전극 48과 소스전극 46에 상당하는 개구가 형성된다.
즉, SiN막상에 이미지 리버설 레지스트를 도포하고, 드레인버스라인 30과, 드레인전극 48과, 소스전극 46에 상당하는 패턴을 가지는 마스크를 사용하여 기판 14의 표면측에서 노광하고, 더우기, 기판 14의 표면측에서 노광함과 동시에 기판 14의 표면측에서 게이트버스라인 28과 드레인버스라인 30과의 교차부를 리버설 노광함으로써, 드레인 버스라인 30, 드레인전극 48과 소스전극 46에 상당하는 부분의 레지스트가 제거된다. 이것이 제3의 포토리소 공정이다. 절연막 58의 에칭은 SF6과 O2를 사용한 RIE로서 행하고, 그후 레지스트는 박리된다.
TFT 32의 영역에 있어서는, 제2의 소정의 패턴의 절연막 58은 동작 반도체막 38을 피복하는 채널 보호막 40이 된다. 제2의 소정의 패턴의 절연막 58은 제1의 소정의 패턴의 절연막 54 보다 크고, 채널 보호막 40은 동작 반도체막 38과 도프된 반도체막 42a, 44a의 일부를 피복하고 있다.
그리하여, 제10도에 도시한 바와 같이, 두께 2500Å의 텅스텐(W)을 열 CVD로서 성막하고, 소스전극 46과 48을 형성한다. 텅스텐 성막조건은, WF6, SiH4, H2가스를 각각 30, 18, 400sccm에서, 압력을 2020mTorr로 하고, 기판온도를 250℃로 한다. 또, 이 성막전에, 동일 장치로, NF3/H2가스를 사용하여 플라즈마 크리링(cleaning)으로서 n+a-Si막의 자연산화막을 제거한다.
성막시에, 제2의 소정의 패턴의 절연막 58은 마스크로 되고, 텅스텐의 막은 절연막 58이 없는 곳에서 도프된 반도체막 42a, 44a 상에만 선택적으로 형성된다. 이리하여, 채널 보호막 40의 외측에 도프된 반도체막 42, 44의 부분은 위에 소스전극 46과 드레인전극 48이 형성된다. 그리고, 텅스텐의 막이 형성되었을 때, 그 아래의 도프된 반도체막 42a, 44a는 환원, 침식된다.
도프된 반도체막 42a, 44a가 있더라도, 절연막 58로 피복된 곳에서 텅스텐의 막은 형성되지 않는다. 따라서 채널 보호막 40 아래의 반도체막 42a, 44a의 부분은, 반도체 콘택트부 42, 44로서 남는다. 소스전극 46과 드레인전극 48은 반도체 콘택트부 42, 44를 통하여 동작 반도체막 38에 전기적으로 접속된다.
그리하여, 제11도에 표시와 같이, 두께 3000Å의 SiN을 플라즈마 CVD로서 성막하고, 절연막 50을 형성한다. 절연막 50은, 소스전극 46과 화소전극 24와의 접속을 위한 구멍 52와 화소전극 24의 위치할 부부에 개구부를 가진다. 이것이 레지스트 도포, 노광 및 RIE에칭으로서 되는 제4의 포토리소 공정으로서 실시된다. 이때에, 절연막 50의 부분 뿐만 아니라, 그 아래의 절연막 58의 부분과 도프된 반도체막 42a, 44a도 화소형상에 따라서 적절하게 제거된다. 이 경우 에칭가스로서 각각 SF6/O2, BCl3/Cl2를 사용한다.
그리하여, 제12도에 도시한 바와 같이, 두께 1000Å의 ITO를 성막하고, 레지스트 도포, 노광 및 웨트 에칭으로서 되는 제5의 포토리소공정으로 화소전극 24를 형성한다. 이와 같이 하여, 5회의 포토리소공정으로서 박막 트랜지스터 32 및 화소전극 24를 형성할 수 가 있다. 따라서, 본 발명의 이 방법에 의하면, 포토리소공정을 종래 보다 증가함이 없이, 소스전극 및 드레인전극과 게이트전극과의 겹침에 의한 부유용량을 저감할 수 있고, 또한 콘택트 특성이 뛰어난 박막트랜지스터를 얻을 수가 있다. 그리고, 이 박막트랜지스터의 제조방법은 액정표시장치의 TFT기판을 제조하는데 적합하다.
제14도에서 제19도까지는 본 발명에 의한 박막트랜지스터(TFT) 32의 제조 방법의 다른 예를 도시한 도이다.
제14도는, 앞의 예의 제4(a), 4(b)도와 마찬가지로 기판 14 상에 게이트전극 34와 게이트버스라인 28을 형성한 후, 게이트 절연막 36, 동작반도체막 38로서 되는 층 38a와 제1의 소정의 패턴의 절연막 54로서 되는 층 54a를 형성하고, 그리고, 이 층 54a 상에 소정의 패턴의 레지스트 56을 형성하는 것을 나타내고 있다.
이 예에서는, 레지스트 56은, 배면노광은 아니고, 불순물이 도프되는 영역이 반도체 콘택트부 42, 44로 되는 영역에만 개구부를 가지도록 패터닝 된다.
그리하여, 제15도에 도시한 바와같이, 레지스트 56을 마스크로 하여 층 54a를 에칭하고, 제1의 소정의 패턴의 절연막 54를 형성하고, 레지스트 56을 제거한다.
다음에, 제16도에 도시한 바와같이, 제1의 소정의 패턴의 절연막 54를 마스크로 하여 동작 반도체막 38이 되는 층 38a에 불순물을 도프한다. 그러면, 절연막 54의 개구부에 있어서는 동작 반도체막 38로서 되는 38a의 부분은 도프된 반도체막 42a, 44a로 되고, 절연막 54 아래의 동작반도체막 38이 되는 층 38a의 부분은 도프 되지 않고 동작 반도체막 38로 된다. 제17도에 도시되는 바와 같이, 절연막 54를 제거한다.
다음에, 제18도에 도시한 바와 같이, 층 38a상에 제2의 소정의 패턴의 절연막 58을 형성한다. 이 제2의 소정의 패턴의 절연막 58은, 도프되어 있지 않은 동작 반도체막 38로 되는 영역을 피복하고, 또한 도프된 반도체막 42a, 44a로서 되는 영역의 적어도 일부를 피복하고, 그리고, 소스전극 및 드레인전극이 형성되는 영역에 있어서 개구하여 층 38a를 노출시키도록 형성된다.
그리하여, 제19도에 도시한 바와 같이, 앞의 예와 마찬가지로, 제2의 소정의 패턴의 절연막 58을 마스크로 하여 텅스텐의 막을 선택성장 시켜, 소스전극 46 및 드레인전극 48이 형성된다. 그리고, 텅스텐의 막이 형성될 때에, 그 아래에 도프된 반도체막 42a, 44a는 환원, 침식된다. 제2의 소정의 패턴의 절연막 58은 동작반도체 38을 피복하는 채널 보호막 40이 되고, 채널 보호막 40은 동작반도체막 38과 도프된 반도체 42a, 44a를 피복하고 있다.
동작 반도체막 38로서 되는 영역 및 도프된 반도체막 42a, 44a이 되는 영역이 적어도 일부를 피복하는 절연막 58의 부분의 크기는, 절연막 58의 부분이 도프된 반도체막 42a, 44a의 단부(소스전극 및 드레인전극이 형성되는 단부)에 거의 일치하도록 형성하나, 마진을 보아 도프된 반도체막 42a, 44a의 단부가 절연막 58에 완전히 피복 되지 않도록 일부 노출하도록 형성하여도 좋다. 이 경우, 선택 성장되는 텅스텐 막은 도프된 영역 및 도프되어 있지 않은 영역의 양방의 영역에 성장해 가고, 소스전극 46 및 드레인전극 48이 형성된다.
제20도에서 제25도까지는, 본 발명에 의한 박막트랜지스터(TFT) 32의 제조방법의 또 다른 예를 도시한 도이다.
제20도는 앞의 예의 제4(a), 4(b)도와 마찬가지로 기판 14상에 게이트전극 34 및 게이트버스라인 28을 형성한 후, 게이트 절연막 36, 동작반도체막 38이 되는 층 38a와 제1의 소정의 패턴의 절연막 54가 되는 층 54a를 형성하고, 그리고, 이 층 54a상에 소정의 패턴의 레지스트 56을 형성하는 것을 나타내고 있다.
이 예에서는 레지스트 56은, 불순물이 도프되는 반도체 콘택트부 42, 44로 되는 영역 및 소스전극 46 및 드레인전극 48이 되는 영역에 개구부를 가지도록 패터닝 된다.
그리하여, 제21도에 도시한 바와 같이, 레지스트 56을 마스크로 하여 층 54a를 에칭하고, 제1의 소정의 패턴의 절연막 54를 형성하고, 레지스트 56을 제거한다.
다음에, 제22도에 도시한 바와 같이, 제1의 소정의 패턴의 절연막 54를 마스크로 하여 동작반도체막 38로 되는 층 38a에 불순물을 도프하고, 불순물이 도프되어 있지 않은 동작 반도체막 38이 되는 영역 및 도프된 반도체막 42a, 44a로 되는 영역이 형성된다. 제22도에 도시한 바와 같이, 절연막 54를 제거한다.
다음에, 제24도에 도시한 바와 같이, 층 38a상에 제2의 소정의 패턴의 절연막 58을 형성한다. 이 제2의 소정의 패턴의 절연막 58은, 도프되어 있지 않은 동작 반도체막 38이 되는 영역을 피복하고, 도프된 반도체막 42a, 44a가 되는 영역의 적어도 일부를 피복하고, 그리고 소스전극 및 드레인전극이 형성되는 영역에 있어서, 개구하여 층 38a를 노출시키도록 형성된다.
그리하며, 제25도에 도시한 바와 같이, 제2의 소정의 패턴의 절연막 58을 마스크로 하여 텅스텐의 막을 선택 성장시켜, 소스전극 46 및 드레인전극 48이 형성된다. 그리고, 텅스텐의 막이 형성되었을때, 그 아래의 도프된 반도체막 42a, 44a는 환원, 침식된다. 제2의 소정의 패턴의 절연막 58은 동작 반도체막 38을 피복 하는 채널 보호막 40으로 되고, 채널 보호막 40은 동작반도체막 38 및 도프된 반도체막 42a, 44a를 피복하고 있다.
동작 반도체 38이 되는 영역 및 도프된 반도체막 42a, 44a로서 되는 영역의 적어도 일부를 피복 하는 절연막 58의 부분의 크기는, 형성하고자 하는 반도체 콘택트 부 42, 44의 크기에 따라 정해지는 것이고, 또, 소스전극 46 및 드레인전극 48의 외측이 되는 절연막 58의 단부는 제24도에 있어서는 도프된 반도체막 42a, 44a의 단부와 거의 일치하도록 형성 되어있으나, 반드시 일치할 필요는 없고, 절연막 58이 도프된 반도체막 42a, 44a를 피복하고 있어도, 절연막 58의 개구부에 불순물이 도프 되어있지 않은 층이 노출하고 있는 상태라도 좋다. 어느 경우에도, 선택성장에 의하여 형성되는 텅스텐 막은, 도프된 반도체막 42a, 44a, 또는 도프 되어있지 않은 반도체막의 어느 위에도 성장하므로, 절연막 58의 개구부에 소스전극 46 및 드레인전극 48이 형성 되게 된다.
제26도에서 제32도까지는 본 발명에 의한 박막트랜지스터(TFT) 32의 제조방법의 또다른 예를 도시한 것이다. 이 예는 텅스텐의 막을 선택성장이외의 방법으로서 소스전극 46 및 드레인전극 48을 형성하는 것이다.
제26도는 앞의 예의 제4(a), 4(b)도에서 제7(a), 4(b)도까지와 마찬가지로, 기판 14 상에 게이트전극 34 및 게이트 버스라인 28을 형성한 후에, 게이트 절연막 36, 동작 반도체막 38이 되는 층 38a 및 제1의 소정의 패턴의 절연막 54를 형성하고 절연막 54를 마스크로 하여 동작 반도체막 38로 되는 층 38a에 불순물을 도프하는 것을 나타내고 있다. 절연막 54는, 배면노광, 또는 마스크를 사용한 기타의 방법으로서 패터닝될 수가 있다.
이리하여, 불순물이 도프 되어 있지 않은 동작 반도체막 38로서 되는 영역과 도프 된 반도체막 42a 44a로 되는 영역이 형성된다. 제27도에 표시하는 바와 같이 절연막 54를 제거한다.
다음에, 제28도에 표시하는 바와 같이, 도프 되어있지 않은 동작 반도체막 38이 되는 영역 및 도프 된 반도체막 42a, 44a로 되는 영역의 적어도 일부를 피복 하는 제2의 소정의 패턴의 절연막 58을 형성한다. 절연막 58은, 게이트전극 34를 이용한 배면 노광, 또는 마스크를 사용한 노광에 의하여 패터닝될 수가 있다.
그리하여, 제29도에 도시한 바와 같이, 제2의 소정의 패턴의 절연막 58을 마스크로 하여 절연막 58으로 피복 되어 있지 않은 도프된 반도체막 42a, 44a의 부분을 제거한다. 다만, 절연막 58으로 피복 되어 있는 도프된 반도체막 42a, 44a의 부분은 도프 되어있지 않은 동작 반도체막 38이 되는 부분과 함께 남아 있다.
그리하여, 제30도에 도시한 바와 같이, 티탄 또는 크롬 등의 금속을 스퍼터에 의해 성막하고, 패터닝 함으로써 소스전극 46 및 드레인전극 48을 형성한다. 그 후에, 제31도에 도시한 바와 같이, 절연막 50을 형성하고, 화소전극 24와 소스전극 46이 접속되는 구멍 52를 형성한다. 그리고, 제32도에 도시한 바와 같이, ITO를 성막 패터닝 함으로써, 화소전극 24를 형성한다.
이상 설명 한 바와 같이, 본 발명에 의하면, 게이트전극과 소스 또는 드레인전극의 겹침에 의한 부유용량을 저감할 수 있고, 또한 콘택트 특성이 뛰어난 박막트랜지스터 및 그 제조방법 및 액정표시장치를 얻을 수가 있다.

Claims (11)

  1. 기판상에 설치된 게이트전극(34)과, 그 게이트전극상에 설치된 게이트절연막(36)과, 그 게이트절연막상에 설치된 동작반도체막(38)과, 그 게이트전극의 상방의 영역으로서, 그 동작반도체막상에 설치된 채널보호막(40)과, 그 채널보호막에 의해 피복 되어 그 동작반도체막의 양측에 위치하고, 불순물이 도프된 반도체막(42a, 44a)을 패터닝하여 되는 반도체 콘택트부(42, 44)와, 그 채널보호막의 일측의 그 반도체콘택트부에 접속되고 금속으로 되는 소스전극(46) 및, 그 채널보호막의 타측의 그 반도체콘택트부에 접속되고 금속으로 되는 드레인전극(48)을 구비한 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 그 동작반도체(38)은 a-Si막으로서 되고, 그 반도체콘택트부(42, 44)는 그 a-Si막에 불순물이 도프된 n+a-Si막으로서 되는 것을 특징으로 하는 박막트랜지스터.
  3. 제1항에 있어서, 그 게이트전극(34)이 게이트버스라인(28)과 접속되고, 그 드레인전극(48)이 드레인버스라인(30)과 접속되어 있는 것을 특징으로 하는 박막트랜지스터.
  4. 기판상에 게이트전극(34)을 형성하고, 그 게이트전극상에 게이트절연막(36)을 형성하고, 그 게이트절연막상에 동작반도체막(38)이 되는 층(38a)을 형성하고, 그 층상에 제1의 소정의 패턴의 절연막(54)을 형성하고, 그 제1의 소정의 패턴의 절연막에 의해 피복된 그 층의 일부에 불순물이 도프되지 않은 동작반도체막(38)과, 그 제1의 소정의 패턴의 절연막에 의해 피복 되어 있지 않은 층에 불순물을 도프하여 불순물이 도프된 반도체막(42a, 44a)를 형성하고, 그 제1의 소정의 패턴의 절연막(54)을 제거하여, 그 제1의 소정의 패턴의 절연막 보다 크고, 동작반도체막(38)과 불순물이 도프된 반도체막(42a, 44a)의 적어도 일부를 피복하는 채널보호막(40)을 규정하는 제2의 소정의 패턴의 절연막(58)을 형성하고, 그 채널보호막에 의해 피복되고 불순물이 도프된 반도체막(42a, 44a)의 일부가 반도체콘택트부(42, 44)를 형성하고, 그 반도체콘택트부에 접속하는 소스전극(46)과 드레인전극(48)을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 제4항에 있어서, 그 제1의 소정의 패턴의 절연막(54)을 마스크로 하여 동작반도체막이 되는 층(38a)에 불순물을 도프하는 공정이, a-Si막에 이온 도프를 행하여 n+a-Si막을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제4항에 있어서, 그 제1의 소정의 패턴의 절연막(54)은 게이트전극(34)를 마스크로한 배면 노광에 의하여 패터닝 되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제6항에 있어서, 그 채널보호막(40) 아래에 피복 되는 반도체콘택트부(42, 44)의 그 채널보호막(40)의 단부로 부터의 오프셋량은 그 제1의 소정의 패턴의 절연막(54)를 형성할 때의 사이드 에칭에 의하여 제어되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제7항에 있어서, 그 오프셋량은 2㎛이하인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제4항에 있어서, 그 채널 보호막(40)의 외측의 불순물이 도프된 반도체막(42a, 44a)의 부분 위에 금속의 막을 형성하는 공정이, 그 채널보호막으로 피복 되어 있지 않은 부분에만 금속의 막을 선택성장 시킴으로써 되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제9항에 있어서, 선택성장 시키는 공정이, 열 CVD공정으로서 되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 기판상에 설치된 게이트전극(34)과, 그 게이트전극상에 설치된 게이트절연막(36)과, 그 게이트절연막상에 설치된 동작반도체막(38)과, 그 게이트전극의 상방의 영역으로서, 그 동작반도체막상에 설치된 채녈보호막(40)과, 그 채널보호막에 의해 피복 되어 그 동작반도체막의 양측에 위치하고, 불순물이 도프된 반도체막(42a, 44a)을 패터닝하여 되는 반도체 콘택트부(42, 44)와, 그 채널보호막의 일측의 그 반도체콘택트부에 접속되고 금속으로 되는 소스전극(46) 및, 그 채널보호막의 타측의 그 반도체콘택트부에 접속되고 금속으로 되는 드레인전극(48)을 구비한 박막트랜지스터(32)와, 그 게이트전극에 접속되는 게이트버스라인(28)과, 그 드레인전극에 접속되는 드레인버스라인(30) 및, 그 소스전극에 접속되는 화소전극(24)을 구비한 것을 특징으로 하는 액정표시장치.
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