JPH06268220A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH06268220A JPH06268220A JP5625193A JP5625193A JPH06268220A JP H06268220 A JPH06268220 A JP H06268220A JP 5625193 A JP5625193 A JP 5625193A JP 5625193 A JP5625193 A JP 5625193A JP H06268220 A JPH06268220 A JP H06268220A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- film
- substrate
- drain
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタ(TFT) に関し，ソース／ド
レイン間のリーク電流を減らし，OFF 電流特性の向上を
目的とする。 【構成】 １）絶縁性の基板 1上に形成されたソース電
極4Sと，該ソース電極を覆って該基板上に形成された動
作半導体層7Cと，該動作半導体層上に該ソース電極と面
方向に間隔を有して形成されたドレイン電極10D とを有
する,２）前記ソース電極4Sおよびドレイン電極10D の
形状が，相互に平行で棒状である,３）前記基板 1が透
明基板であり，該基板と前記ドレイン電極10D およびド
レインバスとの間に前記動作半導体層7Cを介在させるよ
うに構成する。
レイン間のリーク電流を減らし，OFF 電流特性の向上を
目的とする。 【構成】 １）絶縁性の基板 1上に形成されたソース電
極4Sと，該ソース電極を覆って該基板上に形成された動
作半導体層7Cと，該動作半導体層上に該ソース電極と面
方向に間隔を有して形成されたドレイン電極10D とを有
する,２）前記ソース電極4Sおよびドレイン電極10D の
形状が，相互に平行で棒状である,３）前記基板 1が透
明基板であり，該基板と前記ドレイン電極10D およびド
レインバスとの間に前記動作半導体層7Cを介在させるよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関す
る。近年, 液晶ディスプレイやエレクトロルミネセンス
ディスプレイの等の駆動素子として, 薄膜トランジスタ
(TFT) が使用されている。TFT においては，寄生容量の
低減による表示画質の向上や開口率の増大を図るため素
子の小型化が重要である。そのためにTFT のチャネル長
を短くすることが有効である。
る。近年, 液晶ディスプレイやエレクトロルミネセンス
ディスプレイの等の駆動素子として, 薄膜トランジスタ
(TFT) が使用されている。TFT においては，寄生容量の
低減による表示画質の向上や開口率の増大を図るため素
子の小型化が重要である。そのためにTFT のチャネル長
を短くすることが有効である。
【０００２】
【従来の技術】図５は従来のスタッガ型短チャネルTFT
の断面図である。ガラス等の透明絶縁性基板20の上にク
ロム(Cr)等からなる遮光膜21が形成され，その上に二酸
化シリコン(SiO2)膜等からなる絶縁膜22を介して透明導
電性膜,例えばITO(酸化インジウム錫) 膜によりソース
電極23S とドレイン電極23D が形成されている。
の断面図である。ガラス等の透明絶縁性基板20の上にク
ロム(Cr)等からなる遮光膜21が形成され，その上に二酸
化シリコン(SiO2)膜等からなる絶縁膜22を介して透明導
電性膜,例えばITO(酸化インジウム錫) 膜によりソース
電極23S とドレイン電極23D が形成されている。
【０００３】ソース電極23S とドレイン電極23D との上
に，それぞれコンタクト層24S と24D を介し且つ絶縁膜
22上に動作半導体層25, 窒化シリコン(SiN) 膜等からな
るゲート絶縁膜26, アルミニウム(Al)等からなるゲート
電極27が順に積層されている。
に，それぞれコンタクト層24S と24D を介し且つ絶縁膜
22上に動作半導体層25, 窒化シリコン(SiN) 膜等からな
るゲート絶縁膜26, アルミニウム(Al)等からなるゲート
電極27が順に積層されている。
【０００４】
【発明が解決しようとする課題】以上のような，従来構
造のTFT では，動作半導体層25と絶縁膜22とが接する膜
界面28の幅が短チャネル化に伴い狭くなり, ソース電極
とドレイン電極間にリーク電流が生じやすくなり，TFT
のOFF 電流特性が低下するという問題があった。なお，
逆スタッガ型TFT においても全く同様の問題が生じてい
た。
造のTFT では，動作半導体層25と絶縁膜22とが接する膜
界面28の幅が短チャネル化に伴い狭くなり, ソース電極
とドレイン電極間にリーク電流が生じやすくなり，TFT
のOFF 電流特性が低下するという問題があった。なお，
逆スタッガ型TFT においても全く同様の問題が生じてい
た。
【０００５】本発明はソース／ドレイン間のリーク電流
を減らし，TFT のOFF 電流特性の向上を目的とする。
を減らし，TFT のOFF 電流特性の向上を目的とする。
【０００６】
【課題を解決するための手段】上記課題の解決は， １）絶縁性の基板 1上に形成されたソース電極4Sと，該
ソース電極を覆って該基板上に形成された動作半導体層
7Cと，該動作半導体層上に該ソース電極と面方向に間隔
を有して形成されたドレイン電極10D とを有する薄膜ト
ランジスタ，あるいは ２）前記ソース電極4Sおよびドレイン電極10D の形状
が，相互に平行で棒状である前記１）記載の薄膜トラン
ジスタ，あるいは ３）前記基板 1が透明基板であり，該基板と前記ドレイ
ン電極10D およびドレインバスとの間に前記動作半導体
層7Cを介在させたことを特徴とする前記１）あるいは
２）記載の薄膜トランジスタにより達成される。
ソース電極を覆って該基板上に形成された動作半導体層
7Cと，該動作半導体層上に該ソース電極と面方向に間隔
を有して形成されたドレイン電極10D とを有する薄膜ト
ランジスタ，あるいは ２）前記ソース電極4Sおよびドレイン電極10D の形状
が，相互に平行で棒状である前記１）記載の薄膜トラン
ジスタ，あるいは ３）前記基板 1が透明基板であり，該基板と前記ドレイ
ン電極10D およびドレインバスとの間に前記動作半導体
層7Cを介在させたことを特徴とする前記１）あるいは
２）記載の薄膜トランジスタにより達成される。
【０００７】
【作用】図１(A),(B) は本発明の原理説明図である。図
１(A) は斜視図，図１(B) は A-A断面図である。
１(A) は斜視図，図１(B) は A-A断面図である。
【０００８】図において， 1は透明絶縁性基板, 2は遮
光膜, 3は絶縁膜, 4Sはソース電極(画素電極), 4DBは
ドレインバスライン, 5Sはソース側コンタクト層, 7Cは
動作半導体層, 8Bはドレイン側コンタクト層, 10D はド
レイン電極, 13はゲート電極である。
光膜, 3は絶縁膜, 4Sはソース電極(画素電極), 4DBは
ドレインバスライン, 5Sはソース側コンタクト層, 7Cは
動作半導体層, 8Bはドレイン側コンタクト層, 10D はド
レイン電極, 13はゲート電極である。
【０００９】本発明では，ソース電極4Sとドレイン電極
10D を面方向に間隔を設け且つ動作半導体層7Cを挟むよ
うに構成したため，短チャネル化してもソース電極4Sと
ドレイン電極10D 間における動作半導体層7Cと絶縁膜 3
との膜界面29の長さが十分長く保てることにより, リー
ク電流を抑制している。
10D を面方向に間隔を設け且つ動作半導体層7Cを挟むよ
うに構成したため，短チャネル化してもソース電極4Sと
ドレイン電極10D 間における動作半導体層7Cと絶縁膜 3
との膜界面29の長さが十分長く保てることにより, リー
ク電流を抑制している。
【００１０】
【実施例】図２(A) 〜(G) は本発明の実施例(1) を説明
する断面図である。図２(A) において，スパッタ法によ
り, ガラス等の透明絶縁性基板 1上にCr膜を約1000Å堆
積し，所定の位置と形状にパターニングして遮光膜 2を
形成する。
する断面図である。図２(A) において，スパッタ法によ
り, ガラス等の透明絶縁性基板 1上にCr膜を約1000Å堆
積し，所定の位置と形状にパターニングして遮光膜 2を
形成する。
【００１１】次いで, 透明絶縁膜 3としてプラズマ気相
成長(CVD) 法により, 基板上全面にSiO2膜を約6000Å堆
積する。さらにその上に, スパッタ法により, ITO 等の
透明導電性膜 4を例えば 500Å堆積する。
成長(CVD) 法により, 基板上全面にSiO2膜を約6000Å堆
積する。さらにその上に, スパッタ法により, ITO 等の
透明導電性膜 4を例えば 500Å堆積する。
【００１２】次いで，プラズマCVD 法により, 厚さ 100
Åの n+ 型半導体層 5として厚さ約100Åの n+ -Si 層
を成長する。成長条件は, 原料ガスとしてPH3 の濃度を
1％程度にしてこれとSiH4/H2 とを用い, ガス圧力 1.0
Torr,基板温度 350℃, 印加電力50 Wである。
Åの n+ 型半導体層 5として厚さ約100Åの n+ -Si 層
を成長する。成長条件は, 原料ガスとしてPH3 の濃度を
1％程度にしてこれとSiH4/H2 とを用い, ガス圧力 1.0
Torr,基板温度 350℃, 印加電力50 Wである。
【００１３】次いで, 基板上にホトレジストを塗布し,
パターニングしてソース, ドレイン電極を覆うマスク6
S, 6Dを形成する。図２(B) において，マスク6S, 6DB
をエッチングマスクにして, 露出した n+型半導体層 5
をCCl4系のガスを用いてドライエッチングし，続いて透
明導電性膜4を塩素系エッチング液によって選択的に除
去し，ソース領域およびドレインバスライン領域に透明
導電性膜4S, 4DB および n+ 型半導体層5S, 5DB を残存
させる。
パターニングしてソース, ドレイン電極を覆うマスク6
S, 6Dを形成する。図２(B) において，マスク6S, 6DB
をエッチングマスクにして, 露出した n+型半導体層 5
をCCl4系のガスを用いてドライエッチングし，続いて透
明導電性膜4を塩素系エッチング液によって選択的に除
去し，ソース領域およびドレインバスライン領域に透明
導電性膜4S, 4DB および n+ 型半導体層5S, 5DB を残存
させる。
【００１４】透明導電性膜4Sはソース電極となり，透明
導電性膜4DB はドレインバスラインとなる。図１(A) に
示されるようにソース電極4Sの形状を細長く形成するこ
とにより, ソース電極上の動作半導体層側面からのリー
ク電流を小さくできる。
導電性膜4DB はドレインバスラインとなる。図１(A) に
示されるようにソース電極4Sの形状を細長く形成するこ
とにより, ソース電極上の動作半導体層側面からのリー
ク電流を小さくできる。
【００１５】次いで, マスク6S, 6DB を除去する。図２
(C) において，プラズマCVD 法により, 動作半導体層と
なる i型半導体層7として厚さ約 300Åのi-Si層を成長
する。成長条件は, 原料ガスとして20％の希釈 SiH4/H
2 を用い, 流量 200 SCCM,ガス圧力 0.3 Torr,基板温度
250℃, 印加電力30 Wである。連続して, 図２(B) の工
程と同様に n+ 型半導体層 8として厚さ約 100Åの n+
-Si 層を成長する。
(C) において，プラズマCVD 法により, 動作半導体層と
なる i型半導体層7として厚さ約 300Åのi-Si層を成長
する。成長条件は, 原料ガスとして20％の希釈 SiH4/H
2 を用い, 流量 200 SCCM,ガス圧力 0.3 Torr,基板温度
250℃, 印加電力30 Wである。連続して, 図２(B) の工
程と同様に n+ 型半導体層 8として厚さ約 100Åの n+
-Si 層を成長する。
【００１６】次いで, ホトリソグラフィを用いて動作半
導体領域上にレジストマスク 9を形成する。図２(D) に
おいて， n+ 型半導体層 8, i 型半導体層 7および n+
型半導体層5DBをCCl4系のガスを用いてドライエッチン
グし，i 型半導体層 7を島状に分離して動作半導体層7C
およびコンタクト層8Aを形成する。
導体領域上にレジストマスク 9を形成する。図２(D) に
おいて， n+ 型半導体層 8, i 型半導体層 7および n+
型半導体層5DBをCCl4系のガスを用いてドライエッチン
グし，i 型半導体層 7を島状に分離して動作半導体層7C
およびコンタクト層8Aを形成する。
【００１７】図２(E) において，スパッタ法により基板
上全面に, ドレイン電極膜として,例えば厚さ 500ÅのC
r膜10を堆積する。このとき, Cr膜に限らずITO 膜をソ
ースおよびドレインバス形成と同様に堆積してもよい。
この場合はドレイン電極部だけ抜けたレジストパターン
を用い, ドレイン電極部以外の領域をリフトオフ工程で
除去する。
上全面に, ドレイン電極膜として,例えば厚さ 500ÅのC
r膜10を堆積する。このとき, Cr膜に限らずITO 膜をソ
ースおよびドレインバス形成と同様に堆積してもよい。
この場合はドレイン電極部だけ抜けたレジストパターン
を用い, ドレイン電極部以外の領域をリフトオフ工程で
除去する。
【００１８】図２(F) において，Cr膜10を塩素系エッチ
ング液により選択的に除去し，ドレインバスライン4DB
に接続するドレイン電極10D を形成する。このとき, 図
１(A) に示されるようにドレイン電極10D と膜界面29と
の接触面を細長く棒状に形成することにより, 動作半導
体層7Cと絶縁層 3で形成される膜界面29との接触部が小
さくなり，膜界面によるリーク電流が減少する。
ング液により選択的に除去し，ドレインバスライン4DB
に接続するドレイン電極10D を形成する。このとき, 図
１(A) に示されるようにドレイン電極10D と膜界面29と
の接触面を細長く棒状に形成することにより, 動作半導
体層7Cと絶縁層 3で形成される膜界面29との接触部が小
さくなり，膜界面によるリーク電流が減少する。
【００１９】さらに, CCl4系のガスを用いて動作半導体
層7C上の n+ 型半導体層8Aをエッチングしてドレイン側
のコンタクト層8Dを形成する。図２(G) において，プラ
ズマCVD 法により, 基板上にゲート絶縁膜12として厚さ
3000Åの窒化シリコン(SiNx ) 膜を成長する。成長条件
は, 原料ガスとして20％の希釈 SiH4/H2 およびNH3 ガ
スをを用い, それぞれの流量 200 SCCM,ガス圧力 1.0 T
orr,基板温度 250℃, 印加電力300 W である。
層7C上の n+ 型半導体層8Aをエッチングしてドレイン側
のコンタクト層8Dを形成する。図２(G) において，プラ
ズマCVD 法により, 基板上にゲート絶縁膜12として厚さ
3000Åの窒化シリコン(SiNx ) 膜を成長する。成長条件
は, 原料ガスとして20％の希釈 SiH4/H2 およびNH3 ガ
スをを用い, それぞれの流量 200 SCCM,ガス圧力 1.0 T
orr,基板温度 250℃, 印加電力300 W である。
【００２０】次いで，スパッタ法により，基板上全面に
厚さ約 600Åのアルミニウム(Al)膜を被着し，パターニ
ングして動作半導体層7A上にゲート電極13を形成する。
図３(A) 〜(G) は本発明の実施例(2) を説明する断面図
である。
厚さ約 600Åのアルミニウム(Al)膜を被着し，パターニ
ングして動作半導体層7A上にゲート電極13を形成する。
図３(A) 〜(G) は本発明の実施例(2) を説明する断面図
である。
【００２１】この例は，ドレイン電極10D およびドレイ
ンバスライン4DB と，透明絶縁性基板との間に動作半導
体層7Cを介在させた構造である。
ンバスライン4DB と，透明絶縁性基板との間に動作半導
体層7Cを介在させた構造である。
【００２２】図３(A) において，スパッタ法により, ガ
ラス等の透明絶縁性基板 1上にCr膜を約1000Å堆積し，
所定の位置と形状にパターニングして遮光膜 2を形成す
る。次いで, 透明絶縁膜 3としてプラズマCVD 法によ
り, 基板上全面にSiO2膜を約6000Å堆積する。さらにそ
の上に, スパッタ法により, ITO 等の透明導電性膜 4を
例えば 500Å堆積する。
ラス等の透明絶縁性基板 1上にCr膜を約1000Å堆積し，
所定の位置と形状にパターニングして遮光膜 2を形成す
る。次いで, 透明絶縁膜 3としてプラズマCVD 法によ
り, 基板上全面にSiO2膜を約6000Å堆積する。さらにそ
の上に, スパッタ法により, ITO 等の透明導電性膜 4を
例えば 500Å堆積する。
【００２３】次いで，プラズマCVD 法により, 厚さ 100
Åの n+ 型半導体層 5として厚さ約100Åの n+ -Si 層
を成長する。成長条件は, 原料ガスとしてPH3 の濃度を
1％程度にしてこれとSiH4/H2 とを用い, ガス圧力 1.0
Torr,基板温度 350℃, 印加電力50 Wである。
Åの n+ 型半導体層 5として厚さ約100Åの n+ -Si 層
を成長する。成長条件は, 原料ガスとしてPH3 の濃度を
1％程度にしてこれとSiH4/H2 とを用い, ガス圧力 1.0
Torr,基板温度 350℃, 印加電力50 Wである。
【００２４】次いで, 基板上にホトレジストを塗布し,
パターニングしてソース電極を覆うマスク6Sを形成す
る。図３(B) において，マスク6Sをエッチングマスクに
して, 露出した n+ 型半導体層 5をCCl4系のガスを用い
てドライエッチングし，続いて透明導電性膜 4を塩素系
エッチング液によって選択的に除去し，ソース領域に透
明導電性膜からなるソース電極4Sおよび n+ 型半導体層
からなるソース側コンタクト層5Sを残存させる。この
際, 図１(A) に示されるようにソース電極4Sの形状を細
長く形成することにより, ソース電極上の動作半導体層
側面からのリーク電流を小さくできる。
パターニングしてソース電極を覆うマスク6Sを形成す
る。図３(B) において，マスク6Sをエッチングマスクに
して, 露出した n+ 型半導体層 5をCCl4系のガスを用い
てドライエッチングし，続いて透明導電性膜 4を塩素系
エッチング液によって選択的に除去し，ソース領域に透
明導電性膜からなるソース電極4Sおよび n+ 型半導体層
からなるソース側コンタクト層5Sを残存させる。この
際, 図１(A) に示されるようにソース電極4Sの形状を細
長く形成することにより, ソース電極上の動作半導体層
側面からのリーク電流を小さくできる。
【００２５】次いで, マスク6Sを除去する。図３(C) に
おいて，プラズマCVD 法により, 動作半導体層となる i
型半導体層7として厚さ約 300Åのi-Si層を成長する。
成長条件は, 原料ガスとして20％の希釈 SiH4/H2 を用
い, 流量 200 SCCM,ガス圧力 0.3 Torr,基板温度 250
℃, 印加電力30 Wである。連続して, 図３(B) の工程と
同様に n+ 型半導体層 8として厚さ約 100Åの n+ -Si
層を成長する。
おいて，プラズマCVD 法により, 動作半導体層となる i
型半導体層7として厚さ約 300Åのi-Si層を成長する。
成長条件は, 原料ガスとして20％の希釈 SiH4/H2 を用
い, 流量 200 SCCM,ガス圧力 0.3 Torr,基板温度 250
℃, 印加電力30 Wである。連続して, 図３(B) の工程と
同様に n+ 型半導体層 8として厚さ約 100Åの n+ -Si
層を成長する。
【００２６】次いで, ホトリソグラフィを用いて動作半
導体領域上にレジストマスク9Aを形成する。図３(D) に
おいて， n+ 型半導体層 8および i型半導体層 7をCCl4
系のガスを用いてドライエッチングし，i 型半導体層 7
をドレインバスライン領域にも残存させ動作半導体層7C
およびコンタクト層8Aを形成する。
導体領域上にレジストマスク9Aを形成する。図３(D) に
おいて， n+ 型半導体層 8および i型半導体層 7をCCl4
系のガスを用いてドライエッチングし，i 型半導体層 7
をドレインバスライン領域にも残存させ動作半導体層7C
およびコンタクト層8Aを形成する。
【００２７】図３(E) において，スパッタ法により基板
上全面に, ドレイン電極膜として,例えば厚さ 500ÅのA
l膜10を堆積する。次いで，ホトリソグラフィによりレ
ジストマスク11A をドレイン電極およびドレインバス領
域を覆って形成する。
上全面に, ドレイン電極膜として,例えば厚さ 500ÅのA
l膜10を堆積する。次いで，ホトリソグラフィによりレ
ジストマスク11A をドレイン電極およびドレインバス領
域を覆って形成する。
【００２８】このとき, ドレイン電極膜はAl膜に限ら
ず, その他の導電率の高い金属膜を用いてもよい。図３
(F) において，Al膜10をエッチング液により選択的に除
去し，ドレイン電極およびドレインバスライン10D を形
成する。
ず, その他の導電率の高い金属膜を用いてもよい。図３
(F) において，Al膜10をエッチング液により選択的に除
去し，ドレイン電極およびドレインバスライン10D を形
成する。
【００２９】さらに, CCl4系のガスを用いて動作半導体
層7C上の n+ 型半導体層8Aをエッチングしてドレイン側
のコンタクト層8Dを形成する。図３(G) において，プラ
ズマCVD 法により, 基板上にゲート絶縁膜12として厚さ
3000Åの窒化シリコン(SiNx ) 膜を成長する。成長条件
は, 原料ガスとして20％の希釈 SiH4/H2 およびNH3 ガ
スをを用い, それぞれの流量 200 SCCM,ガス圧力 1.0 T
orr,基板温度 250℃, 印加電力300 W である。
層7C上の n+ 型半導体層8Aをエッチングしてドレイン側
のコンタクト層8Dを形成する。図３(G) において，プラ
ズマCVD 法により, 基板上にゲート絶縁膜12として厚さ
3000Åの窒化シリコン(SiNx ) 膜を成長する。成長条件
は, 原料ガスとして20％の希釈 SiH4/H2 およびNH3 ガ
スをを用い, それぞれの流量 200 SCCM,ガス圧力 1.0 T
orr,基板温度 250℃, 印加電力300 W である。
【００３０】次いで，スパッタ法により，基板上全面に
厚さ約 600ÅのAl膜を被着し，パターニングして動作半
導体層7A上にゲート電極13を形成する。以上の構造によ
りドレイン電極と膜界面29は接触しなくなるため, ソー
スおよびドレイン電極を接近させて構成しても, 膜界面
29によるリーク電流の増加はなくTFT 素子の小型化がで
きる。
厚さ約 600ÅのAl膜を被着し，パターニングして動作半
導体層7A上にゲート電極13を形成する。以上の構造によ
りドレイン電極と膜界面29は接触しなくなるため, ソー
スおよびドレイン電極を接近させて構成しても, 膜界面
29によるリーク電流の増加はなくTFT 素子の小型化がで
きる。
【００３１】図４は本発明の効果を示す説明図である。
図は，ゲート電圧 Vg (V) に対するドレイン電流 I (A)
の関係を示す実測値である。実施例は従来例に比べてゲ
ート電圧を 0 V以下のOFF 電流特性が 2桁近く改善され
ている。
図は，ゲート電圧 Vg (V) に対するドレイン電流 I (A)
の関係を示す実測値である。実施例は従来例に比べてゲ
ート電圧を 0 V以下のOFF 電流特性が 2桁近く改善され
ている。
【００３２】また，図４より，ｇm は従来例と対比して
同等であることがわかるが，これは厚さ 300Åの動作半
導体層の厚さ方向一杯にチャネルが形成されるためであ
る。
同等であることがわかるが，これは厚さ 300Åの動作半
導体層の厚さ方向一杯にチャネルが形成されるためであ
る。
【００３３】
【発明の効果】本発明によれば, ソース／ドレイン間の
リーク電流を減らし，TFT のOFF 電流特性を向上するこ
とができた。さらに, 動作半導体層内にできるチャネル
とドレイン電極が接近しているため，TFT のON電流特性
も向上することができる。
リーク電流を減らし，TFT のOFF 電流特性を向上するこ
とができた。さらに, 動作半導体層内にできるチャネル
とドレイン電極が接近しているため，TFT のON電流特性
も向上することができる。
【００３４】この結果, TFT 駆動のディスプレイにおい
て，鮮明で安定した画像が得られるようになり，ディス
プレイの性能向上に寄与することができた。
て，鮮明で安定した画像が得られるようになり，ディス
プレイの性能向上に寄与することができた。
【図面の簡単な説明】
【図１】 本発明の原理説明図
【図２】 本発明の実施例(1) を説明する断面図
【図３】 本発明の実施例(2) を説明する断面図
【図４】 本発明の効果を示す説明図
【図５】 従来のスタッガ型短チャネルTFT の断面図
1 透明絶縁性基板 2 遮光膜 3 絶縁膜 4 導電膜 4S ソース電極 4DB ドレインバスライン 5 ソース電極膜で n+ 型半導体層 5S ソース側のコンタクト層 6S, 6DB エッチングマスク 7 i 型半導体層 7C 動作半導体層 8 n +型半導体層 8D ドレイン側のコンタクト層 9, 9A エッチングマスク 10 ドレイン電極膜で n+ 型半導体層 10D ドレイン電極 11, 11A エッチングマスク 12 ゲート絶縁膜 13 ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 筧 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 沖 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 絶縁性の基板(1) 上に形成されたソース
電極(4S)と，該ソース電極を覆って該基板上に形成され
た動作半導体層(7C)と，該動作半導体層上に該ソース電
極と面方向に間隔を有して形成されたドレイン電極(10
D) とを有することを特徴とする薄膜トランジスタ。 - 【請求項２】 前記ソース電極(4S)およびドレイン電極
(10D) の形状が，相互に平行で棒状であることを特徴と
する請求項１記載の薄膜トランジスタ。 - 【請求項３】 前記基板(1) が透明基板であり，該基板
と前記ドレイン電極(10D) およびドレインバスとの間に
前記動作半導体層(7C)を介在させたことを特徴とする請
求項１あるいは２記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5625193A JPH06268220A (ja) | 1993-03-17 | 1993-03-17 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5625193A JPH06268220A (ja) | 1993-03-17 | 1993-03-17 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268220A true JPH06268220A (ja) | 1994-09-22 |
Family
ID=13021871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5625193A Withdrawn JPH06268220A (ja) | 1993-03-17 | 1993-03-17 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268220A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091382A (ja) * | 2009-09-24 | 2011-05-06 | Semiconductor Energy Lab Co Ltd | 半導体装置、電力用回路、および、半導体装置の作製方法 |
| KR20140118462A (ko) * | 2013-03-29 | 2014-10-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 |
| EP2731127A4 (en) * | 2012-06-04 | 2015-03-18 | Beijing Boe Optoelectronics | TFT ARRAY SUBSTRATE, MANUFACTURING METHOD AND DISPLAY DEVICE |
| JP2018136548A (ja) * | 2009-10-16 | 2018-08-30 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2020074410A (ja) * | 2009-10-21 | 2020-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2022233075A1 (zh) * | 2021-05-07 | 2022-11-10 | 惠州华星光电显示有限公司 | 薄膜晶体管器件、背光模组和显示面板 |
-
1993
- 1993-03-17 JP JP5625193A patent/JPH06268220A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9647131B2 (en) | 2009-09-24 | 2017-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, power circuit, and manufacturing method of semiconductor device |
| JP2011091382A (ja) * | 2009-09-24 | 2011-05-06 | Semiconductor Energy Lab Co Ltd | 半導体装置、電力用回路、および、半導体装置の作製方法 |
| US9153702B2 (en) | 2009-09-24 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, power circuit, and manufacturing method of semiconductor device |
| US10310348B2 (en) | 2009-10-16 | 2019-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic apparatus having the same |
| JP2018136548A (ja) * | 2009-10-16 | 2018-08-30 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2020074410A (ja) * | 2009-10-21 | 2020-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11107396B2 (en) | 2009-10-21 | 2021-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including thin film transistor including top-gate |
| US9305945B2 (en) | 2012-06-04 | 2016-04-05 | Boe Technology Group Co., Ltd. | TFT array substrate, manufacturing method of the same and display device |
| US9053988B2 (en) | 2012-06-04 | 2015-06-09 | Beijing Boe Optoelectronics Technology Co., Ltd. | TFT array substrate, manufacturing method of the same and display device |
| EP2731127A4 (en) * | 2012-06-04 | 2015-03-18 | Beijing Boe Optoelectronics | TFT ARRAY SUBSTRATE, MANUFACTURING METHOD AND DISPLAY DEVICE |
| KR20140118462A (ko) * | 2013-03-29 | 2014-10-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 |
| EP2979302B1 (en) * | 2013-03-29 | 2020-12-16 | LG Display Co., Ltd. | Method for manufacturing a thin film transistor |
| WO2022233075A1 (zh) * | 2021-05-07 | 2022-11-10 | 惠州华星光电显示有限公司 | 薄膜晶体管器件、背光模组和显示面板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7662715B2 (en) | Thin film transistor array panel and method for manufacturing the same | |
| JP3122453B2 (ja) | アモルファスシリコン薄膜トランジスタ用の絶縁構造 | |
| US6573127B2 (en) | Thin-film transistor and method of making same | |
| US5811835A (en) | Thin-film transistor with edge inclined gates and liquid crystal display device furnished with the same | |
| US8068188B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| US6140158A (en) | Method of manufacturing thin film transistor-liquid crystal display | |
| US20070177089A1 (en) | Liquid crystal display and thin film transistor array panel therefor | |
| US5981972A (en) | Actived matrix substrate having a transistor with multi-layered ohmic contact | |
| KR100250389B1 (ko) | 박막트랜지스터와 그 제조방법 및 액정표시장치 | |
| JPH1093102A (ja) | 薄膜トランジスタの製造方法 | |
| US6580127B1 (en) | High performance thin film transistor and active matrix process for flat panel displays | |
| JP2001077366A (ja) | 薄膜トランジスタ、液晶表示装置、及び薄膜トランジスタの製造方法 | |
| JP2001217427A (ja) | 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法 | |
| US6509940B2 (en) | Liquid crystal display and fabricating method thereof | |
| US6683660B1 (en) | Active matrix liquid crystal display and method of making the same | |
| JPH06268220A (ja) | 薄膜トランジスタ | |
| US20060097265A1 (en) | Thin film transistor array panel and method for manufacturing the same | |
| US6656776B2 (en) | Thin film transistor and fabricating method thereof | |
| US5049952A (en) | Thin film transistor for use in a flat plate display | |
| JP3049022B2 (ja) | 液晶表示装置 | |
| JP3136193B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0645357A (ja) | 薄膜トランジスタおよびその製造方法 | |
| US6284576B1 (en) | Manufacturing method of a thin-film transistor of a reverse staggered type | |
| JP2656555B2 (ja) | 薄膜トランジスタならびにそれを用いたアクティブマトリクス回路基板と画像表示装置 | |
| JPH07131019A (ja) | 薄膜トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |