JPH10199298A

JPH10199298A - 半導体記憶装置

Info

Publication number: JPH10199298A
Application number: JP9004221A
Authority: JP
Inventors: Yoshihiro Kono; 良洋河野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-01-14
Filing date: 1997-01-14
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】ワード線、ビット線、またはメモリセル6aの状
態を正確に解析する半導体記憶装置を提供すること。【解決手段】各メモリセル6aが接続されている相補的
なビット線対上に、切断回路５を介して順に、センスア
ンプ回路３、イコライズ回路４が接続されている。ま
た、ワード線選択回路８に任意の信号を与えるための第
一外部端子１が、ビット線選択回路に任意の信号を与え
るための第二外部端子２が接続されている。そして、テ
ストモード時には切断回路５をOFF 状態にして、第一外
部端子１、第二外部端子２を使用するため、周辺回路の
誤動作を防止し、ワード線10、ビット線9 、またはメモ
リセル6aの状態を、正確に解析できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特にメモリセルの状態等を確認するテストモード時に使
用される周辺回路に関する。

【０００２】

【従来の技術】一般に、ＤＲＡＭのような半導体記憶装
置は、多数のメモリセルと、それを指定するアドレスデ
コーダ、読み出されたデータを出力する出力回路等の周
辺回路から構成されている。このような半導体記憶装置
の動作においては、メモリセルに書込み・読出し等を行
うＤＲＡＭとしての通常動作モードと、メモリセルの状
態を確認するためのテストモードがある。各モードとも
アドレス指定を行い、特定のワード線・ビット線を選択
後、所定の動作を行っている。

【０００３】以下、従来の半導体記憶装置におけるテス
トモード時の動作を説明する。図７は、従来の半導体記
憶装置における、メモリセル選択に使用される周辺回路
のブロックを示した図である。

【０００４】図７のように、メモリセル6aの集合体であ
るメモリセルアレイ6 があり、各メモリセル6aにはビッ
ト線9(BL) 及びワード線10(WL)が接続されている。相補
的なビット線対9a,9b （BL及びbBL ）上には、所定のメ
モリセル6a行を選択するためのビット線選択回路7 、ワ
ード線10上には所定のメモリセル6a列を選択するための
ワード線選択回路8 がある。そして、相補的なビット線
対9a,9b 上においては、ビット線選択回路7 とメモリセ
ルアレイ6 の間に、順に、メモリセル6aのデータを増幅
するセンスアンプ回路３、相補的なビット線対9a,9b 間
の電位を平衡化するイコライズ回路４が接続されてい
る。

【０００５】また、ワード線選択回路8 には、所定ワー
ド線10を選択するアドレス信号を受ける第一外部端子１
が接続され、ビット線選択回路7 には、所定ビット線9
を選択するアドレス信号を受ける第二外部端子２が接続
されている。

【０００６】次に、このうちメモリセル6aの状態確認の
ために使用される回路を詳細に見ていく。図８は、図７
に示したブロックを構成する回路を示した概略図であ
る。図８のように、メモリセルアレイ6 のうちワード線
10・WL0とビット線９BL0,BL1 に接続されているメモリセ
ル6aを代表的に示した。

【０００７】イコライズ回路４には、この回路をON/OFF
制御する信号EQL 、ビット線プリチャージ電位VBL が与
えられる。センスアンプ回路３は、センス動作用のNMOS
とリストア動作用のPMOSから構成されているが、NMOSに
その動作を制御する信号bSANが、PMOSにその動作を制御
する信号SAP が与えられている。（尚、NMOSの活性レベ
ルは、bSAN＝"L" であり、PMOSの活性レベルは、SAP="
H" である。）通常動作モードにおいては、例えば読出
し時にワード線10のWL0、ビット線9aのBL0 を選択した場
合、WL0 上のメモリセル6aのキャパシタに蓄えられた電
荷のうち、トランジスタ側の電荷がBL0 に電位変化を与
える為、電荷移動後のBL0 とbBL0との電位差をセンスア
ンプ回路３で増幅し、"H" か"L" 、つまり"1" か "0"か
を確認している。尚、このような状態確認中、イコライ
ズ回路４は通常"L" であるが、メモリセル6a等の状態確
認後又は確認直前は"H" にしBLとbBL との電位(以下、1
/2Vccとおく) を同一化している。

【０００８】一方、テストモードにおいては、図７のよ
うにアドレス信号により特定のワード線10とビット線9
を選択し、そのワード線10を制御信号(TEST1) により第
一外部端子１と接続し、同様にビット線9 を制御信号(T
EST2) により第二外部端子２と接続する。そして、第一
及び第二外部端子１、２に電圧を印加することにより、
特定のワード線9 、ビット線10に電圧を印加することが
できる。よって、書き込んだはずのデータと、読み出し
データを比較することにより、特定のメモリセル6aの状
態、ワード線10、ビット線9 の状態を解析していた。

【０００９】

【発明が解決しようとする課題】図８のように、省スペ
ース化のためbSANはセンスアンプ毎に対応せずに、共通
化されている。そのため、第二外部端子２を介して特定
のビット線９に電圧を印加した場合、センスアンプ回路
３のbSAN、SAP 、イコライズ回路のVBL を経由して、選
択ビット線９と非選択ビット線９とを短絡する可能性が
ある。例えば、イコライズ回路４に与えられるEQL 信号
が"L" の場合、非選択ビット線９は1/2VCCをとる。しか
し、これに隣接するビット線９が選択された場合、選択
されたビット線９容量につられて、電荷が移動し非選択
ビット線９の電位も微小に振れる。これは次に示す現象
が原因と考えられる。図９(a) はメモリセルアレイの平
面図、図９(b) は図９(a) のＡ−Ｂに沿ってみた断面図
である。周知のとおり、高集積化のためビット線９間隔
Ｌが減少している。さらに記憶容量の増加のため、１つ
のビット線9 に形成されるメモリセル６ａの数は増加
し、ビット線９容量自体が増大してきている。このた
め、隣り合うビット線９において、一方が他方に無視で
きぬ影響を与えていると考えられる。特に電荷の移動度
合いが大きい（電荷の振れが激しい）場合、例えば非選
択ビット線９の電位が低下した時は、このビット線９に
接続されている（センスアンプ回路３を構成する）PMOS
がONし、 bSAN を通して、この非選択ビット線９と選択
ビット線９とが短絡される。逆に、非選択ビット線９の
電位が上昇した時は、この非選択ビット線９に接続され
ている（センスアンプ回路３を構成する）NMOSがONし、
SAPを通して選択ビット線９とこの非選択ビット線９と
が短絡される。

【００１０】具体的に例を挙げると、WL0 及びBL0 を選
択していながら、上述した理由からBL1 が"L" から"H"
になった場合、bBL1と接続されている（センスアンプ回
路３の）NMOSがONし、bSAN上にBL0 とBL1 がつながり、
BL0 の状態のみを読み出せない。つまり、最終的に検出
対象を特定できず、どのような状態を解析しているかわ
からない。

【００１１】従来は、この様に特定のメモリセル6aを選
択できてない場合においても、所定のタイミングに従い
データ出力される為、メモリセル6a状態等の測定を必ず
しも正確に行えない問題を有していた。

【００１２】そこで、本発明は上記問題を解決し、周辺
回路の誤動作を防止し、特定のワード線又はビット線、
若しくはメモリセルの状態を、正確に解析できる半導体
記憶装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置では、トランスファーゲー
ト用ＭＯＳトランジスタに情報記憶用キャパシタの一端
が接続されたダイナミック型メモリセルが行列状に配置
されたメモリセルアレイと、前記メモリセルアレイの同
一行のメモリセルのトランスファーゲート用ＭＯＳトラ
ンジスタの各ゲートに共通に接続されたワード線と、前
記メモリセルアレイの同一列のメモリセルのトランスフ
ァーゲート用ＭＯＳトランジスタの各一端に共通に接続
されたビット線と、前記メモリセルアレイの相補的なビ
ット線対に対応して設けられた、前記ビット線対におけ
る電位を平衡化するイコライズ回路と、前記メモリセル
アレイの相補的なビット線対に対応して設けられた、前
記相補的なビット線対における電位差を増幅するセンス
アンプ回路と、前記相補的なビット線対に対応して設け
られた、このビット線対からセンスアンプ回路及びイコ
ライズ回路を電気的にON/OFF制御する切断回路とを有す
ることを特徴とする。

【００１４】尚、上記半導体記憶装置は、前記ワード線
に設けられた、所定のワード線を選択するワード線選択
回路と、ワード線選択回路に接続された、所定信号を入
力または出力する第一外部端子と、前記ビット線対に設
けられた、所定のビット線を選択するビット線選択回路
と、このビット線選択回路に接続された、所定信号を入
力または出力する第二外部端子とを有することを特徴と
する。

【００１５】尚、前記切断回路はメモリセルアレイとセ
ンスアンプ回路との間に接続されていることを特徴とす
る。尚、前記メモリセルアレイは、センスアンプ回路及
びイコライズ回路を間に介して２つのブロックに分か
れ、前記切断回路は各ブロックと、前記センスアンプ回
路又はイコライズ回路との間に接続されていることを特
徴とする。或いは、前記センスアンプ回路及びイコライ
ズ回路は、隣接する相補的なビット線対において、メモ
リセルアレイを間に介して左側・右側と異なる側に設け
られていることを特徴とする。

【００１６】尚、前記切断回路は、ＭＯＳトランジスタ
で構成されることを特徴とする。尚、前記切断回路は、
前記第一外部端子及び第二外部端子を用いて入力・また
は出力を行う間、オフ状態に制御されていることを特徴
とする。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の半
導体記憶装置を説明する。図１は、本発明の第一の実施
例に係る半導体記憶装置のブロックを示した図である。
図２(a) 及び(b) は、各々図１のワード線選択回路の概
略図、ビット選択回路の概略図である。

【００１８】メモリセル6aの集合体であるメモリセルア
レイ６があり、各メモリセル6aにはビット線９（BL) 及
びワード線10（WL）が接続されている。相補的なビット
線対9a、9b （BL及びbBL ）上には所定のメモリセル6a行
を選択するためのビット線選択回路7 、ワード線10上に
は所定のメモリセル6a列を選択するためのワード線選択
回路8 がある。

【００１９】そして、ビット線9 上には、順番に、ビッ
ト線選択回路7 、メモリセルアレイ6 、そして切断回路
５を介して、センスアンプ回路３、イコライズ回路４が
接続されている。

【００２０】メモリセル6aの状態等を確認するため、ワ
ード線選択回路８には特定のワード線10に任意の信号を
加えるための第一外部端子１が接続され、ビット線選択
回路7 には特定のビット線9 に任意の信号を加えるため
の第二外部端子２が接続されている。図２(a) のよう
に、ワード線選択回路8 は、アドレス信号（代表的にRA
DD<0> 、RADD<1>、 RADD<2>を示した）を受けて任意の
ワード線10を選択するデコーダ、制御信号TEST1 を受け
ワード線昇圧電位Vpp （チップ外部に形成された電源電
圧を昇圧した電圧）を駆動回路8aと接続するPMOS 8a 、
制御信号（TEST1 の反転信号）bTEST1を受け第一外部端
子１と駆動回路8aとを接続するPMOS8bを有している。ま
た、駆動回路8aは、ゲート同士が接続されたPMOS、NMOS
から構成されている。そして、（TEST1、bTEST1を受けPM
OSのソースに与えられる信号をWDRVとおくと）WDRVの反
転信号bWDRV の信号をゲートに受けるNMOS 8d が、プル
ダウン用（ノイズキャンセル用）としてワード線10に接
続されている。

【００２１】そして、テストモード時はTEST1 ＝"H" 、
bTEST1="L"とし、第一外部端子１と接続されたPMOS 8b
をONにし、第一外部端子１より所定電圧をワード線10に
かける。他方、通常動作モード時はTEST1 ＝"L" 、bTES
T1="H"とし、 Vppと接続されたPMOS 8a をONにし、 Vpp
をワード線10にかける。つまり、第一外部端子1 を使用
することで、ワード線10に印加する電圧値を自由に設定
している。尚、プルダウン用NMOS 8d は、WDRV="L"、bWD
RV="H"を受けた場合に、ワード線10に接地電位を与える
ためのものである。また、図２(b) のように、ビット線
選択回路7 は、アドレス信号（代表的にCADD<0> 、CADD
<1> 、 CADD<2>を示した）を受けて任意のビット線９を
選択するデコーダと、制御信号TEST2 を受け所定電位と
駆動回路と接続するPMOS 7a 、制御信号（TEST2 の反転
信号）bTEST2を受け第二外部端子2 と駆動回路とを接続
するPMOS7bを有している。図２(a) と比較し駆動回路等
の記載を省略しているが、同様の仕組みにより、第二外
部端子２を介し、独立にビット線9 に印加する電圧値を
自由に設定できる。

【００２２】次に、このうちメモリセル6aの状態確認の
ために使用される回路を詳細に見ていく。図３は、図１
のブロックを構成する回路を示した概略図である。

【００２３】図３のように、メモリセルアレイ6 のうち
ワード線10・WL0とビット線９BL0,BLに接続されているメ
モリセル6aを代表的に示した。尚、第一外部端子１につ
いては、記載を省略した。

【００２４】イコライズ回路４には、この回路をON/OFF
制御する信号EQL 、ビット線プリチャージ電位VBL が与
えられる。センスアンプ回路３は、センス動作用のNMOS
とリストア動作用のPMOSから構成されるラッチ型回路が
用いられている。NMOSには、その動作を制御する信号ｂ
ＳＡＮが、ＰＭＯＳには、その動作を制御する信号SAP
が与えらる。

【００２５】切断回路５には、この回路をON/OFF制御す
る信号PHITが与えられる。そして、これらの回路を用い
てメモリセル6aの状態を確認するテストモードは、以下
のように行う。

【００２６】切断回路5 を構成するNMOSをOFF 状態にす
ることにより、ビット線9 からセンスアンプ回路３及び
イコライズ回路４を電気的に切り離した後、アドレス信
号により特定のワード線10とビット線9 を選択し、その
ワード線10を制御信号(TEST1) により第一外部端子１と
接続し、同様にビット線9 を制御信号(TEST2) により第
二外部端子２と接続する。

【００２７】そして、第一及び第二外部端子１、２に電
圧を印加し、メモリセル6a、又はワード線10、若しくは
ビット線9 の状態を確認する。尚、この確認に際して、
メモリセルのデータを読み出す場合は、図示せぬプリア
ンプを用いればよい。

【００２８】尚、切断回路5 を構成するNMOSは、第一及
び第二外部端子１、２に信号が入力されている間、OFF
状態にあれば、ONまたはOFF にするタイミングは問わな
い。つまり、切断回路を構成するNMOSは、通常のDRAMと
して動作させるモード時にON状態、TESTモード時にOFF
状態にあればよい。

【００２９】従って、第一の実施例にかかる半導体装置
によれば、周辺回路の誤動作を防止し、特定のワード線
10又はビット線9 、若しくはメモリセル6aの状態を、正
確に解析できる。特に、従来は周辺回路の誤動作を伴う
ことがわかっていた為、テスト用電圧をビット線9 に直
接供給できなかったが、本発明によれば可能となってい
る為、ビット線9 のショート状態がテストできる顕著な
効果を有している。また、ビット線9 自体のテストを行
うと同時に、メモリセル6aの状態もテストできる為、テ
スト時間の短縮化を図ることができる。

【００３０】次に、本発明の第二の実施例を説明する。
尚、第一の実施例と同じ部分については説明を割愛す
る。図４は、本発明の第二の実施例に係る半導体装置の
要部回路を示した図である。

【００３１】メモリセル6aの集合体であるメモリセルア
レイ６があり、各メモリセル6aにはビット線9 (BL)及び
ワード線10(WL)が接続されている。ここでは、代表的に
ワード線10・WL0、WL1 上のメモリセル6aのうちBL0、BR0
を示した。第二の実施例の特徴は、相補的なビット線対9
a,9b 上に，センスアンプ回路３及びイコライズ回路４
を挟んで左右にメモリセル6aのブロックが存在する点に
ある。（便宜上、左側のメモリセル6a、右側のメモリセ
ル6aと呼ぶ。）当然、１つの相補的なビット線対9a,9b
には、２つの切断回路５が存在し、センスアンプ回路３
及びイコライズ回路４と、メモリセル6aとの間に位置し
ている。左側のメモリセル6aをビット線９から切断する
切断回路５には、この回路をON/OFF制御する信号PHITL
が与えられている。右側のメモリセル6aをビット線から
切断する切断回路５には、この回路をON/OFF制御する信
号PHITR が与えられている。

【００３２】各相補的なビット線対9a,9b には、所定の
メモリセル6a行を選択するためのビット線選択回路7(図
示省略) 、テストモード時に特定のビット線に任意の信
号を加えるための第二外部端子２が接続されている。

【００３３】図４では、左右のメモリセル6aのどちらを
も選択できるように、左側のメモリセル6aに接続された
第二外部端子２、右側のメモリセル6aに接続された第二
外部端子２がある。

【００３４】尚、ワード線選択回路8 、第一の外部端子
1 に関しては図示せず、説明を割愛する。テストモード
時は、切断回路５を構成するNMOS（PHITL 及びPHITR を
受けるNMOS）をOFF 状態にさせる。但し、右側のメモリ
セル6a等に関する状態確認の場合、少なくともPHITR を
受ける切断回路５を構成するNMOSのみOFF させれば良
い。同様に、左側等のメモリセル6a等に関する状態確認
の場合、少なくともPHITL を受ける切断回路５を構成す
るNMOSのみOFF させれば良い。

【００３５】この後、アドレス信号により特定のワード
線10とビット線9 を選択し、そのワード線10を図示せぬ
制御信号(TEST1) により第一外部端子１と接続し、同様
にビット線9 を制御信号(TEST2) により第二外部端子２
と接続する。そして、第一及び第二外部端子１、２に電
圧を印加し、メモリセル6a、又はワード線10、若しくは
ビット線9 の状態を確認する。

【００３６】尚、第一の実施例と同様に、切断回路５を
構成するNMOSのONまたはOFF にするタイミングは問わな
い、つまり、通常のDRAMとして動作させるモード時は、
切断回路5 を構成するNMOSをON状態とし、TESTモード時
は切断回路５を構成するNMOSをOFF 状態にする。

【００３７】従って、第二の実施例にかかる半導体装置
によれば、第一の実施例と同様に、周辺回路の誤動作を
防止し、特定のワード線又はビット線、若しくはメモリ
セル6aの状態を、正確に解析できる。

【００３８】更に、１セットのセンスアンプ回路３及び
イコライズ回路４に対して、第一の実施例の２倍のメモ
リセルアレイ６を接続できる。つまり、必要数のメモリ
セルアレイ６に対し、センスアンプ回路３及びイコライ
ズ回路４のセット数は第一の実施例の必要数の１／２で
済む為、チップ面積の縮小化が行える。

【００３９】また、（本構成で共通化されているテスト
動作用の回路を）左右のメモリセルアレイ６各々に対応
して、独立に動作できる回路を設置した場合、左右のメ
モリセルアレイ６を別々にテストできる為、メモリセル
アレイ６数が第一の実施例と同じ場合、テストにかかる
時間は単純に見積もれば半分にできる。

【００４０】次に、本発明の第三の実施例にかかる半導
体記憶装置を説明する。図５は、本発明の第三の実施例
に係る半導体装置の要部回路を示した図である。

【００４１】尚、上記実施例と同じ部分については説明
を割愛する。図5 は、本発明の第三の実施例に係る半導
体装置の要部回路を示した図である。

【００４２】メモリセル6aの集合体であるメモリセルア
レイ６があり、各メモリセル6aには相補的なビット線対
9a,9b 及びワード線10が接続されている。ここでは、代
表的にワード線10 WL0、及びビット線9 BL0 、BL1 上の
メモリセル6a を示した。最初のビット線対BL0、bBL0に
は、メモリセルアレイ6 の右側に順に、制御信号PHITR
を受ける切断回路５、センスアンプ回路３、イコライズ
回路４、そして制御信号PHITR2を受ける切断回路５が接
続されている。尚、この切断回路５の右側に更にメモリ
セルアレイ６を接続できるが、今回は図示及び説明を割
愛する。次のビット線対BL1、bBL1には、メモリセルアレ
イ6 の左側に順に、制御信号PHITL を受ける切断回路
５、センスアンプ回路３、イコライズ回路４、そして制
御信号PHITL2を受ける切断回路５が接続されている。
尚、この切断回路５の左側に更にメモリセルアレイ６を
接続できるが、今回は図示及び説明を割愛する。尚、本
実施例の特徴は、あるメモリセルアレイ６は同列に配置
するよう形成されている。そして、異なるビット線対9
へ順にみていくと、このメモリセルアレイ６の左側、右
側と交互に、切断回路５を介してセンスアンプ回路３及
びイコライズ回路５がビット線対に接続されている。ま
た、図示を一部省略したが、各ビット線対９には、所定
のメモリセル6a行を選択するためのビット線選択回路
７、テストモード時に特定のビット線に任意の信号を加
えるための第二外部端子２が接続されているが、その位
置については特に限定されない。同様に図示を省略した
が、ワード線10には、ワード線選択回路8 、第一の外部
端子1 が接続されている。テストモード時は、切断回路
５を構成するNMOS（PHITL、PHITL2、PHITR、及びPHITR2を
受けるNMOS）をOFF 状態にさせる。以下、切断回路５の
OFF は、電気的接続を解消させる状態を示すものとし
て、説明を進める。必要最小限の条件としては、あるワ
ード線10上のメモリセルをテストする場合、そのワード
線10とセンスアンプ回路３・イコライズ回路４との間の
切断回路５をOFF 状態にさせれば良い。

【００４３】この後、アドレス信号により特定のワード
線10とビット線9 を選択し、そのワード線10を制御信号
(TEST1) により第一外部端子１と接続し、同様にビット
線を制御信号(TEST2) により第二外部端子２と接続す
る。そして、第一及び第二外部端子１、２に電圧を印加
し、メモリセル6a、又はワード線10、若しくはビット線
9 の状態を確認する。

【００４４】第三の実施例は、上記実施例と同様に、周
辺回路の誤動作を防止し、特定のワード線10又はビット
線9 、若しくはメモリセル6aの状態を、正確に解析でき
る。更に、第一の実施例又は第二の実施例と比較し、デ
ザインルールがゆるくなる効果をもつ。

【００４５】理由は、異なるビット線9 の間隔を考えた
場合、センスアンプ回路３又はイコライズ回路４は、メ
モリセル6aより広い間隔が必要である。第三の実施例
は、第一の実施例及び第二の実施例と異なり、センスア
ンプ回路３またはイコライズ回路４は、ビット線上にお
いては隣り合せにならないからである。このためスペー
ス上ゆとりが生じ、デザインルールがゆるくなる。

【００４６】次に、本発明の第四の実施例にかかる半導
体記憶装置を説明する。図6 は、本発明の第四の実施例
に係る半導体装置の要部回路を示した図である。

【００４７】尚、第三の実施例と似ているため、第三の
実施例と同じ部分については説明を割愛する。第四の実
施例の特徴は、第二外部端子２が、メモリセル6aアレイ
と、センスアンプ回路３及びイコライズ回路４との間に
配置されている点である。

【００４８】第四の実施例も、上記実施例と同様に、周
辺回路の誤動作を防止し、特定のワード線10又はビット
線9 、若しくはメモリセル6aの状態を、正確に解析でき
る。また、第四の実施例と同様に、第一の実施例又は第
二の実施例と比較し、デザインルールがゆるくなる効果
をもつ。

【００４９】尚、上記実施例においては、特定のメモリ
セル6a等の状態を見るために、ワード線10、ビット線9
を一本選択しているが、メモリセル6aのトランスファー
トランジスタの特性を集団で見る場合には、複数本のワ
ード線10、ビット線9 を選択しても良い。また、共通の
外部端子２を使用せずに、いくつかのビット線9 ごとに
複数の外部端子２を対応させた場合、複数本のワード線
10、ビット線９を選択することにより、テスト時間の短
縮化が図れる。尚、上記実施例においては、切断回路５
としてN ＭＯＳを用いている為、メモリセル6aを構成す
るN ＭＯＳと同時に形成することにより、製造工程数を
従来と同じにできる。

【００５０】

【発明の効果】本発明は、上述のように構成されている
ので、周辺回路の誤動作を防止し、特定のワード線又は
ビット線、若しくはメモリセルの状態を、正確に解析で
きる。

【図面の簡単な説明】

【図１】本発明の第一の実施例に係る半導体記憶装置の
ブロックを示した図である。

【図２】(a) 及び(b) は、各々図１のワード線選択回路
の概略図、ビット選択回路の概略図である。

【図３】図１のブロックを構成する回路を示した概略図
である。

【図４】本発明の第二の実施例に係る半導体装置の要部
回路を示した図である。

【図５】本発明の第三の実施例に係る半導体装置の要部
回路を示した図である。

【図６】本発明の第四の実施例に係る半導体装置の要部
回路を示した図である。

【図７】従来の半導体記憶装置における、メモリセル6a
選択に使用される周辺回路のブロックを示した図であ
る。

【図８】図７に示したブロックを構成する回路を示した
概略図である。

【図９】(a) はメモリセルアレイの平面図、(b) は(a)
のＡ−Ｂに沿ってみた断面図である。

【符号の説明】

1 第一外部端子 2 第二外部端子 3 センスアンプ回路 4 イコライズ回路 5 切断回路 6 メモリセルアレイ 6a メモリセル 7 ビット線選択回路 8 ワード線選択回路 9 ビット線 10 ワード線

Claims

【特許請求の範囲】

【請求項１】トランスファーゲート用ＭＯＳトランジス
タに情報記憶用キャパシタの一端が接続されたダイナミ
ック型メモリセルが行列状に配置されたメモリセルアレ
イと、前記メモリセルアレイの同一行のメモリセルのトランス
ファーゲート用ＭＯＳトランジスタの各ゲートに共通に
接続されたワード線と、前記メモリセルアレイの同一列のメモリセルのトランス
ファーゲート用ＭＯＳトランジスタの各一端に共通に接
続されたビット線と、前記メモリセルアレイの相補的なビット線対に対応して
設けられた、前記ビット線対における電位を平衡化する
イコライズ回路と、前記メモリセルアレイの相補的なビット線対に対応して
設けられた、前記相補的なビット線対における電位差を
増幅するセンスアンプ回路と、前記相補的なビット線対に対応して設けられた、このビ
ット線対からセンスアンプ回路及びイコライズ回路を電
気的にON/OFF制御する切断回路とを有することを特徴と
する半導体記憶装置。
【請求項２】前記ワード線に設けられた、所定のワード
線を選択するワード線選択回路と、このワード線選択回
路に接続された、所定信号を入力または出力する第一外
部端子と、前記ビット線対に設けられた、所定のビット
線を選択するビット線選択回路と、このビット線選択回
路に接続された、ビット線に所定信号を入力または出力
する第二外部端子とを有することを特徴とする請求項１
に記載の半導体記憶装置。
【請求項３】前記切断回路は、メモリセルアレイとセン
スアンプ回路との間に接続されていることを特徴とする
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】前記メモリセルアレイは、センスアンプ回
路及びイコライズ回路を間に介して２つのブロックに分
かれ、前記切断回路は各ブロックと、前記センスアンプ
回路又はイコライズ回路との間に接続されていることを
特徴とする請求項１乃至請求項３いずれかに記載の半導
体記憶装置。
【請求項５】前記センスアンプ回路及びイコライズ回路
は、隣接する相補的なビット線対において、メモリセル
アレイを間に介して左側・右側と異なる側に設けられて
いることを特徴とする請求項１乃至請求項４いずれかに
記載の半導体記憶装置。
【請求項６】前記切断回路は、ＭＯＳトランジスタで構
成されることを特徴とする請求項１乃至請求項４いずれ
かに記載の半導体記憶装置。
【請求項７】前記切断回路は、前記第一外部端子及び第
二外部端子を用いて入力・または出力を行う間、オフ状
態に制御されていることを特徴とする請求項２乃至請求
項６いずれかに記載の半導体記憶装置。