KR100237583B1 - 용장 기억 소자를 포함하는 메모리를 가진 집적회로 및 메모리의 동작 방법 - Google Patents

용장 기억 소자를 포함하는 메모리를 가진 집적회로 및 메모리의 동작 방법 Download PDF

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아치 케이. 말론
에스티 마이크로일렉트로닉스, 인코포레이티드
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Abstract

본 발명은 부배열과 연결된 용장 종렬들을 포함하고 다수의 입력/출력 단자가 판독 및 기록 사이클에서 부배열내 다수의 종렬과 통하게 되어있는 집적회로 메모리에 관한 것이다. 부배열 한 개당 용장 종렬의 수는 입력/출력 단자의 수보다 적다. 멀티플렉서는 선택된 용장 종렬을 교체된 종렬과 연결되어 있는 입력/출력을 위해 선택된 센스 증폭기 및 기록 회로에 접속시킨다. 멀티플렉서는 용장 종렬의 비트라인과 접속된 패스게이트 및 각 패스게이트와 용장 종렬에 대한 선택성을 갖는 각 센스/기록 회로 사이에 접속된 퓨즈를 포함한다. 선택된 입력/출력과 연결되지 않은 퓨즈들은 개방되고 선택된 입력/출력과 연결된 퓨즈들은 그대로 있게된다. 프리차아지 트랜지스터는 패스 게이트가 꺼진 후 각 부동 노드를 프리차아지시키기 위하여 패스 게이트의 퓨즈측에 접속된다. 이같은 프리차아지는 퓨즈가 개방되는 라인에 대한 패스 게이트의 퓨즈측에 포획될 수 있는 임의의 전하의 효과를 무효화시키기 때문에, 다음 사이클의 호출시간에 손상을 입히지 않는다.

Description

용장 기억 소자를 포함하는 메모리를 가진 집적회로 및 메모리의 동작 방법
제1도는 본 발명의 바람직한 실시예에 따른 메모리의 블록도.
제2도는 제1도의 메모리내의 부배열(subarray) 및 그의 용장 종렬에 관한 블록도.
제3도는 제1도의 메모리내 센스/기록 회로소자와 용장 종렬 사이의 교통관계를 보여주는 개략적인 블록 회로도.
제4도는 제1도의 메모리내의 센스 및 기록 회로소자의 개략적 회로도.
제5도는 제1도의 메모리내의 용장 멀티플렉서에 관한 개략적 회로도.
제6도는 프리차아지(precharge) 및 균등화가 없는 상태에서 용장 디코더의 작동을 보여주는 타이밍도.
제7도는 본 발명의 바람직한 실시예에 따른 용장 멀티플렉서의 작동을 보여주는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
12 : 부배열 13 : 센스/기록 회로
14 : 로우(row) 디코더 18 : 컬럼 디코더
19 : 용장 컬럼 디코더 20,38 : 출력 버스
21 : I/O 버스 라인 25 : 용장 종렬
28 : 입력/출력 회로소자 30 : 메모리 셀
40 : 용장 멀티플렉서 48 : 센스 증폭기
62 : 패스 게이트 66 : 퓨즈
본 발명은 반도체 메모리 분야에 관한 것이며, 보다 구체적으로는 반도체 메모리에서 용장 메모리 셀의 사용에 관한 것이다.
개별적인 부품으로 조립되고 마이크로프로세서 및 기타 논리소자와 같은 다른 집적회로에 포함되는 정적 RAM(SRAM), 동적 RAM(DRAM), FIFO, 이중포트 메모리 및 여러종류의 판독전용 메모리(ROM)를 비롯한 많은 유형의 반도체 메모리는 제조기술이 개선됨에 따라 더 많은 수의 기억장소 및 높은 용량을 갖게 되었다. 예컨대 220의 기억장소(즉, 1메가비트)를 갖는 SRAM과 222의 기억장소(즉, 4메가비트)를 갖는 DRAM이 시판되고 있다.
일반적인 상업 시장에 있어서 그와 같은 메모리는 각각의 모든 기억장소가 호출이 가능하고 양쪽 디지털 데이터 상태를 저장할 수 있을 경우에만 사용이 가능하다. 하나의 기억장소 또는 비트가 훼손되면 전체 메모리(그리고, 장착된 메모리를 갖는 논리소자)는 판매될 수 없게 된다. 전술했던 고밀도 메모리의 경우 비교적 큰 칩의 크기와 높은 제조원가를 고려해보았을 때 그같은 메모리는 단일 “스턱(stuck)”비트를 야기하는 극히 작은(어떤 경우엔 서브미크론의)결함의 영향에 대해서 특히 손상을 받기 쉽다.
그 결과, 1차 메모리 배열에 결함이 있는 경우에 기능을 수행하는 소위 용장 기억 장소를 갖는 많은 반도체 메모리가 현재 제조되고 있다. 기능수행을 수월하게 하고 또한 횡렬 또는 종렬 결함을 어드레스하기 위하여, 일반적으로 용장 기억장소는 기능수행시 1차 메모리 배열의 전체 횡렬 또는 종렬을 대체하는 용장 횡렬 또는 종렬로서 형성된다. 그러한 용장 기억장소의 기능수행은 1차 메모리가 그안에 있는 비트의 성능을 알아보기 위해 시험될 경우 제조 시험공정중에 통상 행해진다. 훼손된 비트의 어드레스가 기입되면 자동화 시험 장치의 알고리즘은 회로상에서 이용가능한 용장횡렬 또는 종렬이 훼손된 비트를 모두 대체하기에 충분한 것인지를 측정한다. 만일 그렇다면 메모리의 디코딩 회로소자에서 퓨즈가 단선되고(혹은 이와 달리 안티-퓨즈가 닫힐 수도 있음) 훼손된 횡렬 또는 종렬은 그의 관련 어드레스값에 의해 더 이상 기능을 수행하지 않게되고 용장 횡렬 또는 종렬이 훼손된 횡렬 또는 종렬과 관련된 어드레스에 의해 기능을 수행하게 된다. 통상적인 용장 계획안이 반영된 메모리 소자의 예가 문헌[Hardee 일행, “A Fault-Tolerant 30 ns/375 mW 16K X 1NMOS Static RAM”, J. Solid State Circuits, Vol. SC-16, No.5(IEEE. 1981), pp.435-43, 및 Childs 일행, “An 18 ns 4K X 4 CMOS SRAM”, J. Solid State Circuits, Vol. SC-19. No.5(IEEE, 1984), pp.545-51]에 기재되어 있다.
특히 고성능 메모리의 경우에는 그러한 용장 기억장소의 설계시 두가지의 경쟁적 제약이 다루어져야한다. 이같은 제약중 첫 번째는 1차 배열내의 비트 호출시간에 대한 용장 기억장소의 호출시간이다. 용장 회로의 호출은 1차 배열내 비트의 호출보다 전형적으로 더 느리다(또는, 최소한 용장성을 이용하지 않은 유사한 비트의 호출시간보다 느리다). 이같은 성능의 저하는 대개 용장 횡렬 또는 종렬을 선택하는 추가의 논리 회로소자로 인한 것이거나 또는 용장성으로 말미암은 증가된 내부 신호의 인가로 인한 것이다.
용장성을 갖는 메모리의 설계시 제2의 제약은 용장 회로 및 연관 디코드 회로소자를 포함시키는데 필요한 칩 면적이다. 용장 횡렬과 종렬의 수를 얼마만큼으로 선택하는가 하는 것은 메모리 제조시에 초래될 결함의 유형들을 예측한 결과에 따라 다르다. 이때 설계자는 용장에 필요한 추가의 칩 면적과 용장에 의해 수리될 수 있는 훼손된 회로의 예측되는 수사이에 타협점을 찾아야한다.
다수의 입력 및 출력을 구비한 메모리들에 있어서, 선택된 회로는 예컨대 다수의 입력 및 출력들과 신호를 주고받기 위해 용장 종렬이 제공되거나, 특정 입력/출력에 대한 부가적 용장 종렬이(단일 입력/출력 메모리에 필요한 수보다 많이) 제공되어야 하기 때문에, 용장 횡렬과 종렬(특히 종렬)의 구조는 설계를 더욱 복잡하게 한다. 선택 회로소자를 사용하면 다중 입력/출력 메모리에 필요한 용장 종렬의 수를 감소시킬 수 있지만, 용장 기억장소로 오고가는 판독 및 기록 통로내의 선택 회로소자는 용장 메모리 셀의 호출시간을 느리게 할 것이다.
그러므로 본 발명의 목적은 용장 기억장소에의 호출성능을 감소시키지 않으면서 효율적인 수리성능(repairability)을 허용하는 용장 구조를 제공하는 것이다.
본 발명의 다른 목적은 특히 다중 입력/출력 메모리에 적합한 구조를 제공하는 것이다.
본 발명의 다른 또 다른 목적은 용장 종렬에 특히 적합한 구조를 제공하는 것이다.
본 발명의 다른 목적과 장점들은 본 명세서를 참고함으로써 당업자들에게 자명하게 밝혀질 것이다.
본 발명은 다중 출력을 갖는 메모리에 채용될 수 있으며, 상기 메모리는 저장된 메모리 데이터의 다중 출력에 대한 전송시 다수의 센스 증폭기를 사용한다. 각각의 용장 종렬은 예컨대 퓨즈에 의하여 멀티플렉서를 거쳐 여러개의 센스 증폭기중 어느 하나에 할당될 수 있다. 용장 종렬과 연결된 입력/출력 라인을 프리차아지시키고 메모리 사이클사이에서 평형화시킴으로써 이전 사이클의 데이터 상태로부터 취해진 전하가 다음 사이클의 호출시간을 지연시키지 않도록 한다.
이제 제1도를 참고하여, 명세서에 기재된 본 발명의 바람직한 실시예가 채용된 집적회로 메모리(1)의 블록도에 대해 기술하고자 한다. 메모리(1)는 집적회로 메모리, 예컨대 220또는 1,048,576의 기억장소 또는 비트를 갖는 SRAM이다. 이같은 예의 메모리(1)는 각기 8비트씩인 어드레스가능한 장소 217또는 128K로 구성된 광-워드(wide-word) 메모리이다. 따라서, 예컨대 판독 동작에 있어 메모리 장소중 어느 하나를 호출할 때 8개의 데이터 비트가 여덟 개의 입력/출력 단자(DQ)에 나타날 것이다. 본 실시예에서 메모리(1)의 회로 구성은 1024개의 횡렬과 1024개의 종렬로 되어있고 각각의 통상 메모리 작동시 8개의 종렬이 호출된다.
메모리(1)에 관한 본 실시예에서 메모리 배열은 각기 1024개의 횡렬과 128개의 종렬을 갖는 8개의 부배열(120~127)로 나뉘어진다. 메모리(1)는 단일 메모리 어드레스를 규정하는데 필요한 17개의 어드레스 비트를 수용하기 위한 17개의 어드레스 단자(A0~A16)를 포함한다. 통상적인 방식으로, 이러한 17개의 어드레스 단자에서 나온 신호를 어드레스 버퍼(도시되지 않음)에 의해 완충시킨다. 그같은 완충동작후 로우 디코더(14)에 의해 에너지를 받게 될 1024개의 횡렬중 어느하나를 선택하기 위하여 어드레스 단자 10개(A7~A16)에 해당하는 신호가 로우 디코더(14)에 의해 수용된다.
제1도에는 부배열(12)의 서로서로에 대한, 그리고 로우 디코더(14)에 대한 상대적인 실제 위치가 도식적으로 예시되어 있다. 부배열(12)내 메모리 셀의 횡렬 선택은, 그중 하나가 단자(A7~A16)에서의 로우 어드레스값에 따라 로우 디코더(14)로부터 구동되는 횡선에 의하여 이루어진다. 제1도에 도시된 바와 같이 로우 디코더(14)가 중앙에 위치하고 부배열들(12)이 그 양쪽편에 위치해있는 배열에 있어서는, 횡선이 최상위 컬럼 어드레스 비트에 따라 중앙에 위치한 로우 디코더(14)의 어느 한쪽상에서만 통전되도록 이같은 최상위 컬럼 어드레스 비트(본 실시예에서 어드레스 단자 A6)도 로우 디코더(14)에 의해 디코딩되는 것이 바람직하다. 횡선에 에너지를 공급하면 메모리 셀의 내용이 통상적인 방식에 따라 그에 상응하는 비트 라인에 연결된다. 외부에서 제공되는 입력 데이터를 선택된 메모리 셀에 전송하도록 부배열(12)내의 비트 라인상에 데이터 상태를 감지 및 저장하기 위하여 센스/기록 회로(13)를 제공한다. 본 발명에 따른 메모리(1)에는 센스/기록 회로(13)의 많은 통상적 장치 및 구성이 이용될 수 있다는 사실을 주지해야 한다. 그러한 장치에는 각각의 비트 라인쌍에 대한 하나의 센스 증폭기의 할당 또는 다수의 비트 라인 상에 대한 하나의 센스 증폭기의 할당이 포함되며, 이때 비트 라인 쌍을 감지하게 될 선택은 컬럼 어드레스에 따라 컬럼 디코더(18)에 의해 이루어진다. 또한 센스 증폭기와 분리된 기록 통로 및 회로를 제공해줄 수도 있다.
액티브 동작시의 전력 소모를 줄일 목적으로 본 실시예에서는 각 유효 사이클중에 부배열들(12)중 단지 하나만을 통전상태로 한다. 이때 통전 상태로될 부배열(12)의 선택은 원하는 메모리 어드레스(즉, 3비트의 컬럼 어드레스)에 의하여 결정한다. 이같은 과정은 부배열들(12)사이에, 그리고 또 로우 디코더(14)와 부배열(123및 124) 사이에 제공된 반복기(16)에 의하여 수행된다. 반복기(16)는 통전 상태의 선택된 횡선을 통과하여, 선택된 부배열(12)에 대한 통전 상태의 선택된 횡선을 래치시키고, 선택되지 않은 부배열(12)에 대한 횡선은 오프시킨다. 이같은 장치에서는 호출된 기억장소의 8비트 모두가 동일한 부배열(12)내에 위치해야 한다.
본 발명의 목적상, 호출된 기억장소의 8비트가 동일한 부배열(12)내에 위치해야 하거나 래치된 반복기(16)가 부배열들(12) 사이에 위치해야 할 필요는 없다는 사실을 주지해야 한다. 하지만 동시출원중인 본 출원인의 출원번호 S.N. 588,577호(출원일:1990. 9. 26)에 기재된 바와같이 그러한 구성은 다중 금속 레벨의 수행이나 워드라인의 타임아웃에 수반되는 단점없이 액티브 동작시의 전력 소모를 줄여주기 때문에 바람직한 것이다.
나머지 7개의 어드레스 단자(A0~A6)에 상응되는 신호들은 컬럼 디코더(18)에 의해 수용되어 반복기(16)를 제어함으로써 라인(RST0~RST7)에 의하여 부배열(12)중 어느 하나의 선택을 유지시킨다. 컬럼 디코더(18)는 또한 통상적인 방식에 따라 컬럼 어드레스 값의 나머지에 응답하여 선택된 부배열(12)내에서 원하는 종렬을 선택한다. 어드레스 값이 로우 디코더(14)와 컬럼 디코더(18)로 전송되도록 하기 위하여 단일 라인들이 표시되었지만, 통상적인 여러 메모리에서처럼, 디코딩을 용이하게 하기 위해 각 어드레스 비트의 참값 및 보수값이 어드레스 버퍼로부터 디코더로 교호적으로 전송되도록 할 수도 있다.
제1도에 예시된 바와 같이 용장 컬럼 디코더(19)가 컬럼 디코더(18)의 일부분으로서 제공된다. 본 실시예에 따른 메모리(1)에서는 다음에 자세히 기술되는 바와 같이 각 배열과 연결된 용장 종렬이 제공된다. 용장 디코더(19)는 컬럼 어드레스 값에 대해 선택될 용장 종렬을 인에이블시키고 훼손된 메모리 셀이 포함된 부배열(12)내의 종렬을 디스에이블 상태로 하기위해서, 레이저, 전기적 과도 스트레스 또는 기타 통상적인 기술로써 개방되는 폴리실리콘 퓨즈같은 통상적 퓨즈를 포함한다.
용장 디코더(19)로서 사용되기 위한 통상적인 회로의 예가 본 발명에 참고로 한 본 출원인의 미합중국 특허 제4,573,146호(특허일 : 1986. 2. 25)에 기재되어있다. 통상적인 방식으로 용장 디코더(19)는 컬럼 어드레스 비트중 적합한 것들을 수용하고, 대체될 종렬의 어드레스에 필적하는 단자(A0~A6)에서의 컬럼 어드레스 값에 응답하는 선택된 부배열(12)내의 종렬대신 용장 종렬을 선택한다.
물론 용장 종렬의 대체물로서, 또는 용장 종렬과 더불어서 메모리 셀의 용장 횡렬을 메모리(1)에 제공해줄 수도 있다. 따라서 통상적인 방식에 따라 횡렬 디코더(14)[ 및 필요에 따라 반복기(16)]는 1차 횡렬대신 용장 횡렬을 선택하기 위하여 퓨즈에 의해 비슷하게 기능을 수행하는 용장 디코드를 포함할 것이다.
본 발명의 이같은 실시예에 따른 메모리(1)에는, 8-비트의 출력 버스(bus)(20)와 8-비트 입력 버스(38)를 거쳐 컬럼 디코더(18)와 통하게되며 또한 입력/출력 단자(DQ), 기록 인에이블 단자(W_) 및 출력 인에이블 단자(OE)와 통하게 되는 입력/출력 회로소자(28)가 더 포함된다. 입력/출력 회로소자(28)는 메모리(1)에 제시된 어드레스 값에 따라 선택된 메모리 셀과 입력/출력 단자(DQ) 사이의 연락을 제공 및 제어하기 위한 통상적인 회로소자를 포함하며, 따라서 본 명세서에서는 이를 더 상세히 기술하지 않기로 한다. 입력/출력 폭이 다르고, 또 공통 입력/출력 단자보다는 전용 단자를 포함하는 그밖의 다른 많은 메모리(1)의 구성도 본 발명에 이용될 수 있음을 주지해야 한다.
메모리(1)는 통상적인 방식에 따라 메모리 사이클동안에 메모리(1)의 여러 부분의 작동을 제어하는 타이밍 제어 회로소자(22)를 더 포함한다. 타이밍 제어 회로소자(22)는 제1도에 제시된 바와 같이 일반적으로 특별한 블록의 회로소자는 아니지만 메모리(1)속의 여러 부분들의 작동을 제어하기 위하여 일반적으로 그 안에 배치된다. 타이밍 제어 회로소자(22)는 예컨대 메모리(1)의 작동을 가능 및 불가능케하는 단자(CE)에서 나온 신호들을 수용한다. 제1도에 도시된 바와 같이 타이밍 제어 회로소자(22)에서 나온 라인(SEL)은 전술했던 특허출원 S.N.588,577호에 기재된 바와 같이 제어동작을 위해 반복기(16)에 접속된다.
통상적인 몇몇 정적 메모리에서처럼 타이밍 제어 회로소자(22) 및 종렬 디코더(18)와 같은 기타 회로 블록은 메모리(1)가 어드레스 단자(A0~A16)에서의 전이에 응답하여 동적으로 작동하도록 어드레스 전이 검출 회로(26)에 의하여 제어된다. 본 발명에 참고로한 본 출원인인의 특허출원 S.N. 601,287호(출원일 : 1990. 10. 22)에는 어드레스 전이 검출 회로(24)로 사용될 수 있으며 또한 어드레스 단자(A0~A16)에 수용된 어드레스 신호의 완충작용을 제어하기도 하는 어드레스 전이 검출회로가 기재되어 있다. 다음에 기술되는 바와 같이, 비트 라인의 프리차아지와 평형화를 제어하기 위해 어드레스 전이 검출을 본 발명의 이같은 실시예에서 사용하는 것이 바람직하다는 사실을 주지해야 한다. 또한 상기 특허출원 S.N. 588,577호에 기재된 바와 같이 사이클내에서 반복기(16)를 동적으로 제어하기 위하여 어드레스 전이 검출을 사용하는 것도 바람직하다는 사실을 주목해야한다.
메모리(1)는 파워-온 리셋(power-on reset) 회로(24)를 포함한다. 동력시 리셋 회로(24)는 전원 단자(Vcc)로부터 바이어스 전압을 수용하며(물론, 도시되어있지 않은 접속선들에 의해 메모리(1)의 다른 부분들이 그러하듯이), 라인(POR)상에서 신호를 발생시킴으로써 Vcc 전원이 처음에 작동되는 메모리(1) 상에서 충분한 레벨에 도달되었음을 알려주어 메모리(1)의 부분들이 불확정하거나 바람직하지 못한 상태에서 작동되는 것을 막아준다. 아래에 기술되어 있고 또한 본 출원인의 특허출원 S.N. 569,000호(출원일 : 1990. 8. 17)에 기재된 바와 같이 작동시 리셋 회로(24)는 또한 제1도에 나와있는 타이밍 제어 회로소자(22)와 라인(POR)과의 연결에 의해 암시된 바와 같이 메모리(1)의 다른 부분을 비슷하게 제어할 수도 있다. 전술한 출원 569,000호에는 작동시 리셋 회로(24)의 바람직한 구조가 기재되어 있지만 본 발명의 목적상 통상적인 작동시 리셋 회로도 사용될 수 있다.
앞서 지적한 바와 같이 전력 소모를 줄이기 위해서, 본 실시예에 따른 메모리(1)는 최상위 세 개의 컬럼 어드레스 비트에 따라 선택된 8개의 부배열(12)중 단 하나에만 에너지를 공급한다. 본 실시예에서는 에너지를 받은 횡선의 적용을 선택된 부배열(12)내에 유지시키고 일정시간 후에 다른 부배열(12)내의 횡선에서 에너지를 제거하기 위하여 반복기(16)가 부배열(12)들 사이 및 로우 디코더(14)와 각 부배열들(123및 124) 사이에 존재한다. 이같은 식으로 컬럼 어드레스(특히 최상위의 세 개의 비트)가 워드 라인의 인가를 제어하여, 선택된 부배열(12)내 워드 라인의 그 부분만을 전체 메모리 동작 사이클동안 통전시킨다. 컬럼 디코더(18)는 또한 컬럼 어드레스의 나머지 비트 값에 따라, 선택된 부배열(12)내에서 128개의 종렬중 8개를 선택한다. 본 실시예에 있어 액티브 동작시 전력 소모를 줄이기 위해서도, 원하는 메모리 비트와 연관된 선택된 부배열(12)내의 센스/기록 회로만 통전된다. 컬럼 디코더(18)에 의하여 그렇게 선택된 센스/기록 회로(13)를 경우에 따라 버스(20) 또는 버스(38)를 거쳐서 입력/출력 회로소자(28)와 통하도록 해준다. 이때 상기한 버스를 통해 데이터를 통상적인 방식에 따라 선택된 메모리 셀로부터 읽어내거나 그같은 메모리 셀에 기록할 수가 있다. 본 발명에 참고로 한 상기 특허출원 588,577호에는 반복기(16)의 구조 및 작동에 관한 상세한 설명이 나와있다.
물론 메모리(1)의 다른 많은 구성들이 본 명세서에 기재된 본 발명과 결합하여 사용될 수도 있다. 그러한 구성의 예로는 각각의 부배열이 입력/출력 단자중 어느 하나와 연결되어 있는 광-워드 메모리와 전체 배열이 정상 작동중에 에너지를 공급받는 메모리가 포함된다. 각기 그들 고유의 구성체제를 갖는 동적 RAM, EPROM, 장착 메모리, 이중포트 RAM, FIFO 등의 다른 메모리 유형도 본 발명에 의해 이용될 수 있다.
또한 부배열(12)의 다른 물리적, 전기적 배열이 본 발명과 더불어 사용될 수도 있다는 사실을 주목해야 한다. 예컨대, 횡설 신호를 메모리의 절반에 적용하는 것을 각기 제어해주는 두 개의 로우 디코더(14)를 메모리(1)에 포함시킬 수 있다. 로우 디코더 또는 디코더들(14)은 제1도에 도시된 바와 같이 부배열(12)의 중앙에 있지 않고 그의 한쪽 가장자리를 따라 위치할 수도 있다. 당업자들이라면 특정 메모리 설계 및 제조공정에 대한 특정한 관심도에 따라 메모리(1)의 특별한 배치계획을 결정할 수 있으리라 생각된다.
이제 제2도를 참고하면서, 본 발명의 바람직한 실시예에 따른 메모리(1)내의 용장 종렬에 대한 배열을 기술하고자 한다. 제2도에는 메모리(1)의 부배열중 하나(12)와, 여기에 연결된 센스/기록 회로(13)가 예시되어 있다. 또한 이같은 부배열(12) 및 메모리(1)내의 각 부배열들(12)에는 두 개의 용장 종렬(25)이 연결되어 있다. 따라서 8개의 부배열(12)을 갖는 메모리(1)의 경우 16개의 용장 종렬(25)이 제공된다. 본 발명의 이같은 실시예에 있어 부배열(12)과 연결된 두 개의 용장 종렬(25)은 연결된 부배열(12)내의 종렬들과만 교체될 것이며 다른 부배열(12)내의 종렬과 교체되기 위해 사용될 수는 없다.
제2도의 배열에서는 반복기(16)가 그안의 메모리 셀 횡렬을 선택하기 위하여 횡선 버스(RL)내의 횡선이 부배열에 제공된다. 전술한 바와 같이, 액티브 동작시 전력의 소모를 줄이기 위하여 이러한 메모리(1)의 실시예에서 선택된 기억장소의 8비트 모두를 동일한 부배열(12)로부터 선택한다. 컬럼 디코더(18)는 버스(SEL)상에서 종렬 선택 신호를 부배열(12)에 제공함으로써, 부배열(12)이 선택될 경우 부배열(12)내 8개의 종렬은 부배열(12)에 연결된 8개의 센스/기록 회로(13)와 통하기 위하여 I/O버스(21)에 접속된 그의 비트 라인을 갖게될 것이다. 부배열(12n)에 대한 8개의 센스/기록 회로(13)는 한쌍의 I/O 라인상에서 이들과 연결된 부배열(12n)내의 선택된 종렬로부터 차동 신호를 받아들인다. 이러한 실시예에서 제2도에 나와있는 각 센스/기록 회로(13)는 그에 접소된 비트 라인의 데이터 상태를 감지하고 또한 그에 접속된 비트 라인에 데이터를 기록하기 위한 회로소자를 포함한다. 따라서 각 센스/기록 회로(13)는 입력 데이터 버스(38) 및 출력 데이터 버스(20)를 거쳐서 입력/출력 회로 소자(28)와 통하게 된다. 그러한 센스 및 기록 회로소자를 포함하는 센스/기록 회로(13)의 구조는 다음에 상세히 기재하기로 한다. 한가지 주목할 사항은, 본 발명의 목적상, 별도의 기록 및 센스 회로소자를 포함하는 그 밖의 다른 센스 증폭기 배열도 양자택일적으로 사용될 수 있다는 것이다.
제2도의 구조에 대한 결과로써, 부배열(12n)내 각 종렬들은 단 하나의 센스/기록 회로(13)와 연결되며, 그에 따라 단 하나의 데이터 단자(DQ)와 연결된다. 각각의 센스/기록 회로(13)를 부배열(12)내 특정 종렬에 지정해주는 과정은 배치에 편리한 어떤 방식으로도 실시할 수가 있다. 에컨대 부배열(12)내 128개의 종렬을 각기 16개씩의 종렬로 된 8개의 인접 블록으로 그룹을 나눌 수 있다. 이때 한 블록내에 있는 각각의 종렬은 동일한 센스/기록 회로(13) 및 데이터 단자(DQ)와 연결된다. 이와는 달리, 8개의 인접 종렬들로 이루어진 한 그룹내의 각 종렬을 8개로 이루어진 각 그룹내의 다른 것으로부터 나온 데이터 단자(DQ) 및 다른 센스/기록 회로(13)에 지정할 수도 있다.
제2도의 배열에서는 센스/기록 회로(13)(8개)보다는 용장 종렬(25)(2개)이 더적기 때문에, 용장 종렬(25)을 I/O 버스를 통해 적절한 센스/기록 회로(13)와 접속시키기 위해 용장 멀티플렉서(40)를 마련해주는데, 이에 좌우되어 부배열(12)내 종렬이 용장 종렬(25)과 교체된다. 용장 멀티플렉서(40)의 구조에 대해서는 다음에 더 상세히 기술하기로 한다. 그러나 제2도를 기재할 목적으로, 8개의 센스/기록 회로(13)중 어떤 것이 특정 용장 종렬(25)과 연결되는가를 나타내기 위해 퓨즈를 용장 멀티플렉서(40)안에 마련해주는 것이 유용하다. 용장 종렬(25)로 교체된 부배열(12)내 종렬의 컬럼 어드레스를 받았을 때 용장 종렬(25)을 선택할 수 있게 하기 위하여, 용장 디코더(19)에서 나온 제어 라인(RSEL)을 용장 멀티플렉서(400)에 접속시킨다. 용장 멀티플렉서(40)는 용장 멀티플렉서(40)와 I/O 버스(21) 사이에 접속된 용장 I/O 버스(RIO)를 거쳐 센스/기록 회로(13)와 통하게 된다.
이러한 실시예에서 배치 효율을 위해 각각의 개별적인 용장 종렬(25)을 8개의 센스/기록 회로(13) 중 4개의 회로하고만 접속시킬 수 있다. 따라서, 만일 부배열(12)이 동일한 센스/기록 회로(13)(또는 개개의 용장 종렬(25)에 의해 서비스를 받을 수 있는 4개로 된 동일 그룹내에 있는 센스/기록 회로)와 연결된 두 개의 종렬에 결함을 갖고 있다면 메모리는 용장 종렬(25)에 의해 수리될 수가 없다. 본 실시예의 경우 수율 및 결함 모델(yield and defect model)을 기초로 했을 때, 그러한 결함이 일어날 가능성은 극히 적으므로, 그러한 결함으로 말미암은 몇몇 메모리의 손실을 무릎쓰면서, 이같은 지정으로 인해 배치의 복잡성이 감소된다는 장점을 이용하는 것이 효율적이다. 이와는 달리, 각 용장 종렬(25)이 8개의 센스/기록 회로중 그 어느것에라도 지정될 수 있도록 용장 멀티플렉서(40)를 구성할 수도 있다. 당업자들이라면 용장 종렬(25)의 그밖의 다른 배열 및 그룹 설정에 관해서 잘 알 수 있으리라 생각된다.
이제 제3도를 참조하면서 용장 종렬(25)의 구조 및 작동, 그리고 이들과 센스/기록 회로(13)와의 교통에 대해 자세히 기술하기로 한다. 제3도에 도시된 바와 같이 용장 종렬(250)은 SRAM에 관한 통상적인 방식으로 구성된다. 한가지 주목할 사실은 부배열(12)내의 종렬과 용장 종렬(251)(제3도에 블록 형태로 도시됨)은 용장 종렬(251)로 비슷하게 구성된다. 용장 종렬(250)은 패스 게이트(31)를 거쳐 차동 비트라인(RBL0및 RBL0-)에 각기 접속될 수 있는 1024개의 메모리 셀(30)을 포함한다. 1024개의 메모리 셀 각각에 대한 패스 게이트(31)는 연결된 횡선(RL)에 의해 제어된다. 이때의 제어 방식은 1024개의 횡선(RL)중 하나의 기능으로 인해 용장 종렬(250)내 단 하나의 메모리 셀(30)에 대한 패스 게이트(31)가 비트 라인(RBL0및 RBL0-)에 접속될 수 있게 해주는 것이다. 횡선(RL)은 제3도에 도시된 바와 같이 부배열(12)내의 모든 종렬과 용장 종렬(250및 251)에 공통된 것이다.
용장 종렬(250)내의 비트 라인(RBL0및 RBL0-)은 각기 P-채널 트랜지스터(32)의 드레인에 접속된다. 트랜지스터(32)의 소오스는 이 경우 Vcc인 프리차아지 전압에 접속되며, 트랜지스터(32)의 게이트는 다음에 기술되는 바와 같이 용장 멀티프렉서(400)에 의하여 하달되는 라인(RSEL0)에 의해서 제어된다. 트랜지스터(32)는 용장 종렬(250)이 선택되지 않을 때 일어나는 라인(RSEL0)의 로우(low) 레벨에서 비트 라인(RBL0및 RBL0-)을 프리차아지시킨다. P-채널 평형 트랜지스터(34)는 비트 라인들(RBL0및 RBL0-) 사이에 접속된 그의 소오스/드레인 통로 및 라인(RSEL0)에 접속된 그의 게이트를 가져서, 라인(RSEL0)이 로우레벨에 있는 기간동안(즉, 트랜지스터(32)를 통한 프리차아지중에) 비트 라인(RBL0및 RBL0-)이 동일한 전위(이 경우 Vcc)로 평형을 맞추게 된다.
비트 라인(RBL0및 RBL0-)은 비트 라인(RBL0및 RBL0-)이 센스/기록 회로(13)중 선택된 어느 하나에 적용되는 것을 제어하는 용장 멀티플렉서(400)에 접속된다. 비트 라인(RBL0및 RBL0-)이 접속되는 센스/기록 회로(13)의 선택은 다음에 더 자세히 기술되는 바와 같이, 선택적으로 개방되는 용장 멀티플렉서(400)내의 퓨즈에 의하여 결정된다. 앞서 지적한 바와 같이 용장 종렬(250)은 용장 멀티플렉서(400)를 거쳐 그의 부배열(12)에 대한 8개의 센스/기록 회로(13)중 4개와 연결되며, 이와 비슷하게 용장 종렬(251)은 그의 용장 멀티플렉서(401)를 통하여 8개의 센스/기록 회로(13)중 다른 4개와 연결된다. 이러한 실시예에서 용장 종렬(250)은 센스/기록 회로(130, 132, 134및 136)중 어느 하나와 통하게 위치할 수 있으며; 반대로 용장 종렬(251)이 센스/기록 회로(131, 133, 135및 137)중 어느 하나와 통하도록 위치할 수 있다.
이같은 기능을 수행하기 위하여 용장 멀티플렉서(400)는 버스(RIO)내의 버스 차별쌍 네 개중 어디에라도 비트 라인(RBL0및 RBL0-)의 상태를 제공할 수 있다. 제3도에서 이러한 네쌍의 버스는 센스/기록 회로(130)에 접속된 출력(RIO0), 센스/기록회로(132)에 접속된 출력(RIO2), 센스/기록 회로(134)에 접속된 출력(RIO4) 및 센스/기록 회로(136)에 접속된(RIO6)에 도시되어 있다. 용장 멀티플렉서(400)의 작동은 컬럼 디코더(18)내의 용장 디코더(19)에서 나온 라인(RSEL0-)에 의하여 제어된다. 라인(RSEL0-)은 메모리(1)에 제공된 컬럼 어드레스가 용장 종렬(250)로 교체될 종렬의 어드레스와 정합된 것을 용장 디코더(19)가 인식할 때 그의 낮은 유효 상태로 구동된다. 라인(RSEL0-)이 로우레벨에 있게 되면 이에 응답하여 비트 라인(RBL0및 RBL0-)이 그안의 퓨즈에 의해 지시되는 출력(RIO)중 어느 하나에 접속되고, 이에 따라 선택된 센스/기록 회로(13)에 접속된 I/O 버스(21)의 라인에 접속될 것이다. 센스/기록 회로(13)는 통상적인 방식으로 용장 종렬내 선택된 메모리 셀(30)로부터 데이터를 감지하거나 상기 셀에 데이터를 기록할 것이다.
메모리(1)에 제공된 컬럼 어드레스가 용장 종렬(250)로 교체될 종렬의 어드레스와 정합되지 않는 경우, 컬럼 디코더(18)내의 용장 디코더(19)는 라인(RSEL0-)이 하이레벨로 구동되도록 한다. 라인(RSEL0-)이 하이 상태이면 이에 응답하여 비트 라인(RBL0및 RBL0-)이 I/O 버스(21)에 접속되지 않을 것이며, 용장 멀티플렉서(400)는 라인(RSEL0)상의 로우레벨을 용장 종렬(250)에 전송하여, 프리차아지 트랜지스터(32) 및 평형 트랜지스터를 턴온시킨다.
본 발명의 이러한 실시예에서 용장 멀티플렉서(400)는 다음에 더 상세히 설명되는 바와 같이, 특정 노드를 프리차아지시키기 위하여 타이밍 제어 회로소자(22)로부터 라인(IOEQ-)상에서 신호를 받기도 한다.
이제 제4도를 참조하면서 판독 통로와 기록 통로를 다 갖고 있는 센스/기록 회로(13j)의 구성에 대해 기재하고자 한다. I/O 버스(21)에서 나온 상보 입력/출력 라인(21j및 21j-)은 각기 P-채널 프리차아지 트랜지스터(42)의 드레인에 접속되고; 트랜지스터(42)의 소오스는 양쪽다 입력/출력 라인(21j및 21j-)에 대한 프리차아지 전압(이 경우 Vcc)에 접속된다. 입력/출력 라인(21j및 21j-)은 또한 P-채널 평형 트랜지스터(41)에 의하여 서로 접속된다. 트랜지스터(41 및 42)의 게이트는 ATD 회로(26)에 의해 탐지된 어드레스 전이에 응답하거나 또는 입력/출력 라인(21)의 평형이 요구되는 사이클중의 그러한 기타 경우에 응답하여 타이밍 제어 회로소자(22)에 의해서 발생되는 라인(IOEQ_)에 접속된다.
센스/기록 회로(13j)의 판독측에서 입력/출력 라인(21j및 21j-)은 P-채널 패스트랜지스터(43)에 각기 접속된다. 이때 각 패스 트랜지스터(43)는 분리된 신호(IS0)에 의하여 제어되는 그의 게이트를 갖는다. 따라서 입력/출력 라인(21j및 21j-)은 하이레벨에서 라인(ISO)에 의하여 판독 소자로부터 분리될 수 있고 로우레벨에서는 라인(IS0)에 의해 거기에 접속될 수 있다. 입력/출력 라인(21j및 21j-)에서 나온 패스 트랜지스터(42)의 반대편에 있는 상보 라인을 제4도에서는 센스 노드(SN 및 SN_)로 각기 지칭한다.
센스 노드(SN 및 SN_)는 또한 다음에 상술되는 바와 같이 센스/기록 회로(13)내의 센스 증폭기(48)가 동적 형식으로 작동할 때 사이클의 적절한 시점에서 프리차아지 및 평형화시키는 것이 바람직하다. P-채널 프리차아지 트랜지스터(46)는 Vcc와 센스노드(SN 및 SN_)사이에 각각 접속된 그들의 소오스/드레인 통로를 각기 갖는다. 평형 트랜지스터(45)는 센스 노드들(SN 및 SN-)사이에 접속된 그의 소오스/드레인 통로를 갖는다. 트랜지스터(45 및 46)의 게이트는, 로우레벨일 때 비트 라인(BL 및 BL_)과 입력/출력 라인(21j및 21j-)에 대해서 앞서 기재했던 바와 유사한 방식으로 센스 노드(SN 및 SN_)를 프리차아지 및 평형화시킨다.
센스 증폭기(48)는 그안에서 교차결합된 인버터들로 구성된 통상적인 CMOS 래치이다. 이같은 교차결합된 래치의 입력 및 출력들은 통상적인 방식으로 센스 노드(SN 및 SN_)에 접속된다. N-채널 풀다운 트랜지스터(47)는 센스 증폭기(48)내 N-채널의 소오스와 그라운드 사이에 접속된 그의 소오스/드레인 통로 및 라이(SCLK)에 의하여 제어되는 그이 게이트를 갖는다.
풀다운 트랜지스터(47)는 센스 노드(SN 및 SN_)의 감지가 동적인 방식으로 이루어지도록 센스 증폭기(48)의 동적 제어를 제공한다. 동적 RAM에서 공지된 바와 같이 이러한 배열에서의 동적 감지는 패스 트랜지스터(43)가 센스 노드(SN 및 SN_)를 입력/출력 라인(21j및 21j-)에 접속시키는 시점에서 처음에 오프상태인 트랜지스터(47)로 제어된다. 사이클이 이같은 기간중 센스 증폭기(48)에는 센스 노드(SN 및 SN_)사이의 작은 차동 전압이 제공된다. 이러한 작은 차동 전압이 발생된 후에는 라인(SCLK)이 하이레벨로 구동되어 센스 증폭기(48)내 풀다운 트랜지스터의 소오스가 접지되게 된다. 이로인해 센스 증폭기(48)는 센스 노드(SN 및 SN_)상에 커다란 차동 신호를 발생시키고 센스 노드(SN 및 SN_)의 감지된 상태를 래치시킨다.
이러한 배열에서 센스 노드(SN 및 SN_)는 R-S 플립-플롭(50)을 거쳐 출력 버스(20)와 통하게 된다. 플립-플롭(50)의 세트 입력은 센스 노드(SN_)를 수신하며 플립-플롭(50)의 리셋 입력은 센스 노드 SN을 수신한다. 플립-플롭(50)의 Q_출력은 인버터(49)를 거쳐 출력 버스(20)의 라인(20j)에 접속된다. 인버터(49)는 출력 버스(20)에 연결된 논리 상태가 본 설명에서 지정된 비트 라인(BL 및 BL_)의 극성과 일치되도록 해준다. 인버터(49)는 바람직하게는 컬럼 디코더(18)에 의해 제어되는 제어 입력을 가짐으로써(제4도의 BLK 라인상에 도시됨), 센스/기록 회로(13j)와 연결되는 부배열(12)이 컬럼 디코더(18)에 의해 선택되지 않을 때 인버터(49)가 3상태를 갖도록 해준다.
센스/기록 회로(13j)의 다른 것들도 메모리(1)에 존재하며, 상이한 부배열(12)이 아니라면 제4도의 센스/기록 회로(13j)와 유사한 방식으로 입력 버스 라인(20j)과 연결된다는 사실을 주목해야 한다. 출력 버스(20)의 이러한 라인과 연결된 모든 센스/기록 회로(13j)는 OR 방식으로 접속된다. 따라서 센스/기록 회로(13j)의 판독면에 제공된 제어 신호(ISO, SAEQ_ 및 SCLK)는, 바람직하게는 본 실시예에서 타이밍 제어 회로 소자(22)와 결합된 컬럼 디코더(18)에 의하여 발생된다. 이러한 제어신호를 이같이 발생시키면 선택되지 않은 부배열(12)과 연결된 센스/기록 회로(13j)들이 기능을 하지 못하게 됨으로써[하이레벨로 유지된 라인(ISO)과 로우레벨로 유지된 라인(SAEQ_ 및 SCLK)에 의해서] 이들의 센스 노드(SN 및 SN_)를 평형화시키고 Vcc로 프피차아지시켜 출력 버스(20)상에서의 버스간의 상충을 방지하게 된다.
이제 센스/기록 회로(13j)의 기록측에 대해 살펴보자면, 입력 버스(38)에서 나온 라인(38j)과 컬럼 디코더(18)에서 나온 기록 제어 신호(WRSEL)는 NAND 게이트(54T 및 54C)에 대한 입력에 의해서 수신된다[라인(38j)은 NAND 게이트 54C에 접속되기에 앞서 인버터(53)에 의하여 반전된다]. 기록 제어 신호(WRSEL)는 공지된 바와 같이 사이클내의 적절한 시점에서 기록 동작을 수행하기 위해 타이밍 제어 회로소자(22)에서 나온 적절한 타이밍 신호와 함께, 센스/기록 회로(13j)와 연결되는 부배열(12) 선택의 논리적 AND에 따라 발생된다.
NAND 게이트(54T)의 출력은 푸시-풀 방식으로 N-채널 풀다운 트랜지스터(57T)와 접속된 P-채널 풀업 트랜지스터(56T)의 게이트를 제어한다. 또한 NAND 게이트(54T)의 출력은 푸시-풀 방식으로 P-채널 풀업 트랜지스터(56C)와 접속된 N-채널 풀다운 트랜지스터(57C)의 게이트에 인버터(55T)를 통해 접속되어 있다. 마찬가지로, NAND 게이트(54C)의 출력은 풀업 트랜지스터(56C)의 게이트에 직접 접속되어 있으며 풀다운 트랜지스터(57T)의 게이트에 인버터(55C)를 통해 접속되어 있다. 트랜지스터(56T 및 57T)의 드레인은 입력/출력 라인(21j)을 구동시키며 트랜지스터(56C 및 57C)의 드레인은 입력/출력 라인(21j-)을 구동시킨다.
이에 따라 센스/기록 회로(13j)의 기록측은 3 상태 구동기의 상보적 쌍으로서 작동한다. 구동기는 로우레벨에 있는 기록 제어 라인(WRSEL)에 응답하여 입력/출력 라인(21j및 21j-)에 고 임피던스 상태를 제공한다. 이렇게함으로써 NAND 게이트(54T 및 54C)의 출력은 하이레벨로 되어 모든 트랜지스터(56T,56C, 57T 및 57C)를 오프시키게 된다. 물론, 기록제어 라인(WRSEL)은 판독 사이클 및 센스/기록 회로(13j)와 연결된 것 이외의 부배열(12)에 대한 기록 사이클 중에 그러한 로우레벨에 있게 된다.
이같은 바람직한 실시예에 따라 센스/기록 회로(13j)의 기록측에 소오스 폴로워가 제공된다. N-채널 트랜지스터(60T)는 입력/출력 라인(21j)에 접속된 그의 소오스 및 Vcc에 바이어스된 그의 드레인을 가지며; 트랜지스터(60T)의 게이트는 NAND 게이트(54C)의 출력에 의해 제어되고 인버터(55C 및 59C)에 의하여 2번 반전된다. 이와 유사하게 N-채널 트랜지스터(60C)는 입력/출력 라인(21j_)에 접속된 그의 소오스 및 Vcc에 바이어스된 그의 드레인을 가지며; 트랜지스터(60T)의 게이트는 NAND 게이트(54T)의 출력에 의해 제어되고 인버터(55T 및 59T)에 의해 두 번 반전된다.. 기록 동작후와 판독 동작 전에 입력/출력 라인(21j및 21j_)의 풀업을 돕기 위하여(종종 “기록 회복”이라 불리움) 트랜지스터(60T 및 60C)의 소오스 폴로워를 마련해준다. 작동시 기록 동작 도중에, 풀다운 트랜지스터(57)에 의하여 로우레벨로 구동되는 입력/출력 라인(21j및 21j_)중 하나는 거기에 연결된 소오스 폴로워 트랜지스터(60)를 오프 상태로 만들 것이며[인버터(59)로부터의 반전으로 인하여]; 소오스 폴로워 트랜지스터(60)는 풀업 소자(56)에 의해 하이레벨로 구동되는 다른 입력/출력 라인에 대해서는 온 상태로 될 것이다. 기록 제어 라인(WRSEL)이 기록 동작 말기에 로우레벨로 되돌아오면 양쪽 NAND 게이트(54)의 출력이 높아질 것이며, 이에 따라 이전에 온상태로 있지 않았던 트랜지스터(60)가 온상태로 될 것이다. 이로인해, 여기에 연결된 입력/출력 라인(21j)은 이전의 로우레벨로부터 전압(Vcc-Vt)[tt는 트랜지스터(60)의 임계 전압]을 향해 풀업될 것이다. 프리차아지 트랜지스터(42)가 일단 온되면 입력/출력 라인(21j및 21j_)이 Vcc로 완전히 풀업될 것이며 입력/출력 라인(21j및 21j_)의 전압이 일단 Vcc-Vt 이상의 전압에 이르면 트랜지스터(60)는 더 이상의 효력을 갖지 않게 될 것이다.
소오스 폴로워 트랜지스터(60)는 판독 동작중에 양쪽다 온 상태를 유지할 것이라는 사실을 주재해야 한다. 따라서 입력/출력 라인(21j및 21j_)은 이들의 전압이 Vcc-Vt의 레벨이하로 떨어질 수 없도록 클램프시킨다. 하지만 본 실시예에서 Vt는 약 1.25 볼트라는 사실을 주목해야 한다. 입력/출력 라인(21)과 비트 라인(BL 및 BL_)은 Vcc로 프리차아지되기 때문에, 비트 라인(BL 및 BL_)에 접속된 선택된 메모리셀(30)은 입력/출력 라인(21j및 21j_)사이에서 차동 전압을 만들어 낼 것이다. 이러한 차동 전압은 센스 증폭기(48)에 의하여 쉽게 감지될 수 있다. 그러므로 소오스 폴로워 트랜지스터(60)를 마련해주면 판독 동작에 충격을 거의 주지 않으면서 기록 회복을 개선할 수 있다.
이제 제5도를 참조하면서 본 발명의 바람직한 실시예에 따른 용장 멀티플렉서(40)의 구조에 관해서 용장 멀티플렉서(400)를 예로 들어 상세히 기재하기로 한다. 전술했던 제3도에서 볼 수 있듯이, 용장 멀티플렉서(400)는 용장종렬(250)에서 나오 비트 라인(RBL0및 RBL0_)을 수신한다. 패스 게이트(620, 622, 624및 626)는 한쪽에선 퓨즈(660, 662, 664및 666)에 각각 접속되고 다른 한쪽에선 비트 라인(RBL0)에 접속된다. 이와 유사하게, 패스 게이트(660-, 662-, 664-및 666-)는 한쪽에선 퓨즈(660-, 662-, 664-및 666-)에 각각 접속되고 다른 한쪽에선 비트 라인(RBL0_)에 접속된다. 각 패스 게이트(62)는 서로 평행되게 접속된 그의 소오스/드레인 통로를 갖는 N-채널 및 P-채널 트랜지스터로서 구성된다. 패스 게이트(62)내 각 P-채널 트랜지스터의 게이트는 컬럼 디코더(18)에서 나온 라인(RSEL0_)에 접속되고, 패스 게이트(62)내 각 N-채널 트랜지스터의 게이트는 라인(RSEL0_)을 반전시키는 인버터(63)의 출력에서 라인(RSEL0)에 접속된다. 또한, 인버터(63)의 출력에서 나온 라인(RSEL0_)은 제3도에 도시된 바와같이 용장 종렬(250)내의 프리차아지 트랜지스터(32)와 평형 트랜지스터(34)의 게이트에도 접속된다.
퓨즈(66)는 용장 종렬(250)이 선택될 때 비트 라인(RLB0및 RBL0-)이 접속될 버스(RI0)의 라인을 선택한다. 본 실시예에서, 선택된 센스/기록 회로(13)와 연결된 두 개 이외의 모든 퓨즈(66)는 이같은 선택을 제어하기 위해 레이저에 의해 개방된다. 예컨대 용장 종렬(250)이 센스/기록 회로(132)와 연결된 부배열(12)내의 종렬과 교체될 경우, 퓨즈(660, 660-, 664, 664-, 666및 666-)는 모두 개방되고 퓨즈(662및 662-)는 있는 그대로 남게 된다. 그 결과, 컬럼 디코더(18)가 라인(RSEL0-)을 로우레벨로 구동시킴으로써 용장 종렬(250)을 선택할 때 모든 패스 게이트(62)가 온상태로 될 것이며 비트 라인(RBL0및 RBL0-)은 패스 게이트(622및 622-) 및 그대로 남은 퓨즈(662및 662-)를 거쳐 출력 라인(RIO2및 RIO2-)에 각각 접속될 것이다. 라인(RIO2및 RIO2-)은 제3도에 도시된 바와 같이 I/O 버스(21)의 라인(212및 212-)에 접속되어서 제4도에 도시된 방식으로 센스/기록 회로(132)에 접속된다.
본 발명의 바람직한 실시예에 따라 용장 멀티플렉서(40)는 퓨즈(66)와 패스 게이트(62)사이에 접속되어 있는 노드를 프리차아지 시키기 위한 회로소자를 포함한다. 제5도를 살펴보면, 이러한 회로소자는 연결된 패스 게이트(62)와 퓨즈(66)사이에서 용장 멀티플렉서(400)내의 노드(N)에 결합된 드레인을 각각 갖는 P-채널 프리차아지 트랜지스터(64)에 의하여 실행된다. 예컨데 프리차아지 트랜지스터(646)는 패스 게이트(626)와 퓨즈(666)사이에서 노드(N6)에 접속된 그의 드레인을 갖는다. 또한 각 프리차아지 트랜지스터(64)는 프리차아지 전압(이 경우 Vcc)에 접속된 그의 소오스 및 센스/기록 회로(13)내 I/O라인(21 및 21_)을 평형화시키기 위해 앞서 기술했던 동일한 신호인 라인(IOEQ_)에 접속된 그의 게이트도 갖는다. 이에 따라, I/O라인(21 및 21_)이 프리차아지되는 메모리 사이클의 그러한 기간중에 프리차아지 트랜지스터(64)의 드레인이 접속되는 노드는 이와 유사하게 Vcc로 프리차아지된다.
용장 멀티플렉서(40)내의 노드(N)를 프리차아지시키는 대안으로서(또는 이에 덧붙여), 용장 입력/출력 라인(RIO 및 RIO_)의 주어진 쌍에 대한 노드(N)의 평형화는 또한 선택되지 않은 입력/출력 쌍에 대한 차동 포획 전하를 감소시키기 위해 작용할 수 있다. 예컨대 연결된 입력/출력 라인(RIO 및 RIO_)사이에 접속된 그의 소오스/드레인 통로와 라인(IOEQ_)에 접속된 그의 게이트를 갖는 P-채널 트랜지스터를 각 입력/출력쌍(RIO 및 RIO_)에 제공함으로써 이것이 입력/출력 버스 평형화 기간도중 전도성을 갖도록 해줄 수 있다. 노드(N)의 평형화는 거기서 포획된 전하의 차동 성분을 제거하기 때문에, 라인(RSEL0-)에 의한 연결 용장 종렬의 선택으로 인해 용장 종렬(250)의 비트 라인상에 차동 전압이 가해지지 않을 것이다. 그러한 노드(N)의 평형화(프리차아지 없이)를 제공하면 포획된 차동 전하를 없애는데 효과적이기는 하나, 용장 종렬(250)의 비트 라인에 오프셋 전압이 인가되는 결과를 초래할 수 있는데, 이는 종렬에 대한 센스 및 기록 회로소자에 의해 고려해 보아야만 한다. 그러므로 프리차아지 시키는 대신 노드(N)를 평형화시키는 것은 배치가 한 개의 트랜지스터에 쉽게 순응될 수 있는 경우에 주로 바람직하지만 제5도의 실시예에 나와 있는 두 개의 프리차아지 트랜지스터(64)에는 쉽게 순응될 수 없다고 생각된다.
제6도 및 제7도를 참조하면서, 용장 종렬(25)을 호출하는데 필요한 시간을 부배열(12)내의 종렬을 호출하는데 필요한 시간과 가능한한 근접하게 유지시키는데 있어서 그와 같은 프리차아지 기능이 발휘하는 장점을 기재하기로 한다. 제6도에는 프리차아지 트랜지스터(64)없이 수행된다는 가정하에 판독 동작의 시퀀스에 대한 용장 멀티플렉서(40)의 작동이 예증되어 있다. 설명을 할 목적으로, 제6도에 나온 라인과 노드들은 제5도의 용장 멀티플렉서(400)의 부재들과 관련하여 부르기로 한다. 하지만 앞서 지적한 바와같이 제6도에 예시된 작동은 프리차아지 트랜지스터(64)를 포함하지 않는 멀티플렉서의 작동에 관한 것이다. 제6도에 기재된 시퀀스는 둘다 용장 종렬(250)내에 있기는 하나 서로 다른 횡렬에 포함되어 있으며 호출된 메모리 셀에 저장된 데이터 상태가 서로 반대인 메모리 셀(30)의 연속 판독에 관한 경우를 예증한다.
제6도의 시퀀스는 “1”데이타 상태가 들어있는 용장 종렬(250)내 메모리 셀의 판독 완료로써 시작된다. 그 결과, 비트 라인(RBL0)은 비트 라인(RBL0-)에 비해 하이레벨이 된다. 전술한 바와 같이 비트 라인(RBL0및 RBL0-)사이의 차동 신호는 대략 N-채널 트랜지스터 임계 전압을 갖는다. 이러한 예에 있어 퓨즈(662및 662-)는 있는 그대로 있고 그외의 다른 퓨즈(66) 여섯 개는 모두 열려서 센스/기록 회로(132)가 선택된다. 이에 따라 제6도의 첫 번째 판독 사이클이 끝나면 비트라인(RBL0및 RBL0-)의 상태에 따라 출력 라인(RIO2)이 하이레벨에 있게되고 라인(RIO2-)는 로우레벨에 있게 되어서 차동 신호가 센스/기록 회로(132)와 통하게 된다. 모든 패스 게이트(62)가 온상태로 있기 때문에, 개방되어 있는 퓨즈(66)와 연결된 노드들(N)은 출력라인(RIO2및 RIO2-)의 상태를 뒤따를 것이다. 제6도에 도시된 바와 같이, 예컨대 노드(N6)는 하이레벨에 있으며 노드(N6-)는 로우레벨에 있다.
로우 어드레스의 전이시 어드레스 전이 검출 회로(26)는 라인(ATD)상에 펄스를 전송한다. 이로 인하여, 앞서 지적한 바와 같이, 로우레벨로 가는 라인(IOEQ_) 및 하이레벨로 가는 라인(RSEL0-)(제6도에 도시됨)을 비롯한 여러 가지 제어 신호들이 전송된다. 그러므로 어드레스 전이 결과 모든 패스 게이트(62)가 오프되며 비트 (RBL0및 RBL0-)는 하이레벨로 가는 라인(RSEL0-)[그리고 로우레벨로 가는 라인 (RSEL0)]의 작동에 의하여 프리차아지 및 평형화된다. 이와 마찬가지로, 제4도에 나와있는 센스/기록 회로(13j)이 구성을 참조하여 볼 때 I/O 라인(21 및 21_)은 로우레벨로 가는 라인(IOEQ_)에 응답하여 프리차아지 및 평형화된다. 이에 따라서 라인(RIO2및 RIO2-)은 Vcc로 프리차아지 및 평형화된다.
그러나 퓨즈(666및 666-)가 개방되어 있고 패스 게이트(626및 626-)가 라인(ATD)상의 펄스에 응답하여 하이레벨로 가는 라인(RSEL0-)에 의해 오프되기 때문에, 노드(N6및 N6-)는 부동 상태로 남아 이전 사이클 중 이들이 도달하게 될 전압을 그대로 유지하게 된다(궁극적으로는 그로부터 누설되게 됨). 그 결과, 컬럼 어드레스의 변화로 인해 생기 라인(ATD)상이 펄스는 열린 퓨즈(66)와 연결된 노드(N)상의 전하를 포획한다.
개방 상태의 퓨즈(66)와 연결된 노드(N)상에 포획된 전하는 비트 라인(BRL0및 RBL0-)상의 데이타 상태가 이전 사이클과 반대인 후속 용장 종렬(250)의 호출을 지연시킨다. 이러한 상황은 라인(ATD)상의 펄스 끝에서 일어나는 것으로써 제6도에 예시되어 있으며, 이로 인하여 라인(IOEQ_)은 하이레벨로 돌아가게 되고 컬럼 디코더(18)는 라인(RSEL0-)상에 로우레벨을 전송할 수 있게 된다(본 실시예에서 그 이유는 컬럼 어드레스가 동일하게 남아있기 때문이다). 로우레벨로 들아가는 라인(RSEL0-)에 응답하여 비트 (RBL0및 RBL0-)은 새로운 로우 어드레스와 연결된 선택된 메모리 셀(30)로부터 데이터 상태를 받아들이고 패스 게이트(62)가 모두 다시 온된다. 그러나, 이 사이클에서 비트 (RBL0및 RBL0-)상에 제공된 반대 데이터 상태는 열린 퓨즈(66)와 연결된 노드(N)상의 포획 전하를 극복해야만 한다. 그같은 포획 전하는 이전 사이클과 반대의 데이터 상태를 갖는다. 여섯 개의 퓨즈(66)가 열리는 실시예의 경우, 이같은 저장 전하 상태가 노드(N0, N0-, N4, N4-, N6및 N6-)상에 제공된다.
제6도에 도시된 바와 같이 노드(N0,N0-,N4,N4-,N6 및N6-)상의 포획 전하는 비트 (RBL0및 RBL0-)사에 잘못된 차동 전압을 조성할 만한 크기일 수 있다. 이같은 잘못한 차동 전압은 선택된 용장 입력/출력 라인(RIO2및 RIO2-) 및 비트 (RBL0및 RBL0-)과 함께 모든 노드(N 및 N_) 가운데서 일어나는 전하 공유로 말미암아 생기는 것이다. 따라서 비트 (RBL0및 RBL0-)이 잘못된 차동 신호를 극복하고(어느 것이 부정확한 데이터를 출력에 보내는지를 감지함) 유효한 새 데이터 상태를 라인(RIO2및 RIO2-)사에 제공해 줄 시간이 필요하다. 그러므로 제6도에 도시된 바와 같이 어드레스 값의 전이후 라인(RIO2및 RIO2-)가 새로운 데이터 상태를 제공하는 시간 사이의 호출 시간(tac)은 이같은 지체 시간을 포함한다. 상기 실시예는 판독 동작에 뒤따른 판독 동작의 경우에 관한 것이기는 하나, 기록 동작에 뒤따른 판독 동작은 대체로 입력/출력 라인이 판독 동작시(예컨대, 대략 N-채널 트랜지스터 임계 전압인 차동 전압)보다는 기록 동작시에 더 높은 차동 전압(예컨대, 레일 대 레일 차동전압)으로 구동되기 때문에 더 긴 지체시간이 걸리게 될 것이다.
이제 제7도를 참조하면서, 후속 사이클내 용장 종렬(250)의 각기 다른 셀과 반대인 데이터 상태의 동일한 판독을 위하여 프리차아지 트랜지스터(64)를 포함하는 제5도의 용장 멀티플렉서(400)를 작동시키는 것에 관하여 예시하고자 한다. 제7도의 시퀀스내 초기 사이클에 대한 본 발명의 이같은 실시예에 따른 용장 멀티플렉서(400)의 작동은 제6도에 도시된 것과 동일하다.
그러나, 프리차아지 트랜지스터(64)를 포함시킴으로 말미암아, 퓨즈(66)중에서 열려진 것들과 연결된 노드(N)는 부동되지 않고, I/O 버스(21)내의 라인을 평형화시키기 위하여 로우레벨로 이행되는 라인(IOEQ_)에 응답하여 Vcc로 프리차아지된다. 이에 따라 Vcc로의 노드(N6및 N6-)[그리고, 열린 퓨즈(66)와 연결된 다른 노드들(N)]의 프리차아지는 비트 라인(RBL0및 RBL0-) 및 I/O 버스(21)의 프리차아지 및 평형화와 거의 같은 시간에 일어난다[이로인해 제6도에 도시된 바와 같이 (RIO2및 RIO2-)의 평형화가 초래된다].
라인(ATD)상의 펄스 완료 및 용장 종렬(250)의 새로운 횡렬내 메모리 셀(30)의 선택시(본 실시예에서 용장 어드레스는 일정한 상태로 있음), 선택된 메모리 셀(30)에 의하여 발생된 비트 라인(RBL0및 RBL0-)상의 차동 전압이 노드(N)상의 포획 전하를 극복할 필요없이 라인(RIO2및 RIO2-)상에 전개된다. 그 결과, 라인(RIO2및 RIO2-)상에 충분한 차동 신호가 전개되게 되는 호출 시간(tac)은 프리차아지 트랜지스터(64)의 작동으로 말미암아 제6도에 도시된 경우의 것보다 더 짧아진다.
따라서 어느 데이터 단자(DQ)가 본 실시예에 따른 메모리내의 용장 종력과 연결될 것인가를 선택하기 위한 회로 소자의 구성은 용장 종렬내의 선택된 메모리 셀에서 나온 데이터 상태의 교통 지연 현상을 감소시켜준다. 그 결과, 용장 종렬이 다중 데이터 단자중 하나와 통하게 해주는 선택 회로소자를 제공하는 성능 충격이 본 발명에 따라 최소화됨에 따라서 메모리 내에서 실행되는 용장 종렬의 수를 앞서 지적했던 칩 면적 대 수율의 타협점에 따라 선택할 수 있다.
상기 기재에서는 Vcc로의 프리차아지를 예증하였고, 따라서 바람직하게는 그러한 프리차아지를 위해 P-채널 트랜지스터를 사용하였지만, 다른 트랜지스터 유형 및 다른 회로소자를 사용하여 다른 전압으로 프리차아지시키면 집적 메모리 회로로서 또는 마이크로프로세서, 노리 배열 등의 논리 소자내에 창작된 메모리로서 메모리의 호출시간 성능에 비슷한 개선이 이루어질 것이라는 사실을 주지해야 한다. 또한 상기 기재가 정적 RAM 소자에 관한 것이기는 하지만, 본 발명을 동적 RAM, 판독 전용 메모리, 예컨대 ROMS, EPROM, EEPROM, 그리고 기타 메모리 구성, 예컨대 FIFO 및 이중 포트 메모리와 같은 다른 메모리 스타일과 유형에 사용하여도 그 장점들이 발휘될 수 있다.
본 발명을 그의 바람직한 실시예에 대하여 기재하였으나, 본 명세서와 도면을 참고하여 이러한 실시예를 개조하거나 변화시켜 본 발명의 장점들을 취할 수 있다는 사실을 당업자라면 잘 알 수 있을 것이다. 그와 같은 개조와 변화는 청구범위에 기재된 본 발명이 범주내에 있는 것으로 간주된다.

Claims (23)

  1. 횡렬과 종렬로 배열된 기억 소자 어레이, 상기 어레이와 연결된 다수의 용장 기억 소자, 다수의 데이터 출력, 데이터를 통해주기 위해 데이터 출력에 각각 연결된 다수의 센스 회로, 저장된 데이터가 상기 센스 회로와 통하도록 다수의 기억 소자를 메모리에 제공된 어드레스에 따라 선택하기 위한 디코더 및 상기 용장 기억 소자와 상기 센스 회로 사이에 결합되어 있는 선택회로를 포함하며, 상기 선택회로는 상기 용장 기억 소자를 상기 센스 회로중 하나와 각각 접속시키기 위한 각기 상기 디코더에 의하여 제어되는 다수의 패스 게이트, 연결된 패스게이트와 그에 연결된 센스 회로 사이에 각각 접속되어 있는 다수의 퓨즈 및 각 패스 게이트와 이에 연결된 퓨즈 사이에서 노드를 디스차아지시키기 위한 수단을 포함하는 메모리를 갖는 집적회로.
  2. 제1항에 있어서, 상기 다수의 용장 기억 소자를 열 방향으로 배열되어 있는 집적회로.
  3. 제2항에 있어서, 예정된 값에 맞추어서 상기 디코더에 제공된 컬럼 어드레스에 응답하여 용장 기억 소자의 열을 선택하기 위한 용장 디코더를 더 포함하는 집적회로.
  4. 제1항에 있어서, 다수의 데이터 입력; 및 상기 입력 단자에 의해 받아들인 데이터를 상기 어레이내의 선택된 기억 소자에 제공하기 위한 다수의 기록 회로를 더 포함하는 집적 회로.
  5. 제4항에 있어서, 상기 선택회로에 접속된 입력/출력 버스가 더 포함되고, 상기 센스 회로 및 상기 기록 회로가 상기 입력/출력 버스에 접속되어 있고, 상기 선택 회로는 상기 용장 기억 소자와 통하기 위한 상기 입력/출력 버스내의 라인들을 선택하기 위한 집적회로.
  6. 제4항에 있어서, 상기 데이터 입력 및 상기 데이터 출력이 동일한 단자인 집적 회로.
  7. 제6항에 있어서, 상기 선택 회로에 접속된 입력/출력 버스가 더 포함되고, 상기 센스 회로 및 상기 기록 회로가 상기 입력/출력 버스에 접속되어 있고, 상기 선택 회로는 상기 용장 기억 소자와 통하기 위한 상기 입력/출력 버스내의 라인들을 선택하기 위한 집적 회로.
  8. 제7항에 있어서, 상기 각 데이터 입력 및 데이터 출력이 센스 증폭기 및 기록 회로와 연결되어 있고, 동일한 데이터 입력 및 데이터 출력과 연결된 센스 증폭기와 기록 회로는 입력/출력 버스내의 동일한 라인에 접속되어 있는 집적 회로.
  9. 제1항에 있어서, 상기 선택 회로가 각 센스 회로와 연결된 출력을 가지며, 상기 퓨즈는 이에 연결된 패스 게이트와 상기 선택회로의 출력중 어느 하나 사이에 연속적으로 각각 접속되어 있고, 선택된 센스 회로와 연결되지 않은 사이 다수의 퓨즈들은 개방상태로 있는 집적회로.
  10. 제1항에 있어서, 상기 용장 메모리 소자가 열방향으로 배열되어 있고, 용장 메모리 소자의 상기 열을 상기 선택 회로와 접속시키기 위한 한쌍의 비트 라인을 더 포함하는 집적 회로.
  11. 제7항에 있어서, 프리차아지 신호에 응답하여 상기 입력/출력 버스를 프리차아지시키기 위한 수단을 더 포함하고, 상기 디스차아지 수단은 연결된 노드와 프리차아지 전압 사이에 접속된 도전로 및 상기 프리차아지 신호를 수용하기 위한 제어 단자를 각각 갖고 있는 다수의 트랜지스터를 포함하는 집적 회로.
  12. 제1항에 있어서, 상기 디스차아지 수단은 연결된 노드와 프리차아지 전압 사이에 접속된 도전로 및 프리차아지 신호를 수용하기 위한 제어 단자를 각각 갖고 있는 다수의 트랜지스터를 포함하는 집적회로.
  13. 제1항에 있어서, 상기 센스 회로와 상기 선택 회로 사이에 결합되어 있고, 차동 버스 라인의 쌍을 다수 포함하고 있는 출력 버스가 더 포함되며, 상기 선택 회로는 차동 비트 라인을 거쳐서 상기 용장 기억소자와 결합되어 있고, 상기 디스차아지 수단은 상기 차동 버스 라인 중 하나와 각각 연결되고 평형 신호를 수용하기 위한 제어 단자를 각각 갖는 다수의 평형 트랜지스터를 포함하는 집적 회로.
  14. 다수의 용장 기억 소자와 통하기 위한 출력을 선택하는 단계, 상기 용장 기억 소자의 선택을 지시하는 어드레스 값에 응답하여 상기 용장 기억 소자와 상기 다수의 출력중 하나에 연결된 노드 사이에 결합되어 있는 다수의 패스 게이트를 켬으로써 상기 용장 기억 소자중 하나를 선택된 출력에 접속시키는 단계; 및 상기 접속 단계후에 상기 선택 단계에서 선택되지 않은 상기 다수의 출력들과 연결된 노드들을 디스차아지시키는 단계들을 포함하고, 메모리는 행방향 및 열방향으로 배열된 기억 소자의 어레이를 가지고 데이터와 통하기 위한 다수의 출력과 통하도록 배치될 수 있는 다수의 용장 기억 소자를 갖는, 집적회로내의 메모리 작동 방법.
  15. 제14항에 있어서, 상기 선택 단계는 노드와 그에 연결된 출력 사이에 접속되어 있는 다수의 퓨즈 중 선택된 하나를 개방시키는 단계를 포함하는 방법.
  16. 제15항에 있어서, 상기 개방 단계는 선택되지 않은 상기 다수의 출력들과 연결된 다수의 퓨즈들을 개방시키는 방법.
  17. 제14항에 있어서, 상기 접속단계후 상기 선택된 용장 기억 소자의 상태를 감지하고, 선택된 출력에 상기 감지된 상태를 제공하는 것을 더 포함하는 방법.
  18. 제14항에 있어서, 상기 디스차아지 단계는 상기 접속 단계후 또 다른 어드레스 값을 받는 것에 응답하여 수행되는 방법.
  19. 제14항에 있어서, 상기 용장 기억 소자의 선택을 지시하지 않는 어드레스 값에 응답하여 상기 다수의 패스 게이트를 오프시키는 것을 더 포함하는 방법.
  20. 제14항에 있어서, 상기 접속 단계는 상기 선택된 용자 기억 소자가 기록 회로에 접속되며, 상기 접속 단계후 데이터를 상기 선택된 용장 기억 소자에 데이터를 기록하는 것을 더 포함하는 방법.
  21. 제14항에 있어서, 상기 접속 단계는 차동 비트 라인들을 상기 선택된 출력에 연결된 센스 회로와 접속되는 방법.
  22. 제14항에 있어서, 상기 디스차아지 단계는 상기 선택 단계에서 선택되지 않은 상기 다수의 출력들과 연결된 노드를 프리차아지 전압으로 바이어스시키는 단계를 포함하는 방법.
  23. 제14항에 있어서, 상기 용장 기억 소자는 차동 신호 라인에 의하여 상기 출력과 통신하고 이에 따라 상기 접속 단계는 상기 용장 기억 소자와 상기 각 출력 사이에서 차동 패스 게이트를 켜는 단계를 포함하게 되며, 상기 디스차아지 단계는 상기 선택 단계에 의해 선택되지 않은 상기 다수의 출력들과 연결된 차동 노드를 평형화시키는 단계를 포함하는 방법.
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