KR100234389B1 - 전압 검출 회로 - Google Patents

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Abstract

본 발명은 동기식 DRAM에서 승압 전압 검출 회로에 관한 것으로, 회로는 제1 및 제2 풀업 스위칭 수단, 제1 및 제2 풀다운 스위칭 수단, 제1 및 제2 풀업 수단, 제1 및 제2 풀다운 수단, 스위칭 트랜지스터 및 구동부를 포함하여 이루어져 있다. 풀업 스위칭 수단 및 풀다운 스위칭 수단은 파워 다운 모드 신호에 따라 택일적으로 턴온되어 액티브 파워 다운 모드와 노멀 모드인 경우에 서로 다른 전류 경로가 형성되도록 한다. 각 풀업 수단은 직렬로 연결되고 승압 전압에 의하여 게이팅되는 다수의 NMOS 트랜지스터들로 구성되고 각 풀다운 수단은 직렬로 연결된 다수의 NMOS 트랜지스터들로 구성된다. 액티브 파워 다운 모드에서 선택된 전류 경로의 유효 채널 길이는 정상 동작 모드에서 선택된 전류 경로의 유효 채널 길이보다 길게 되도록 한다.
이와 같은 회로는 액티브 파워 다운 모드에서의 풀업 수단 및 풀다운 수단의 저항을 증가시켜 흐르는 전류의 값을 감소시키고 그에 따라 전원 소모를 줄일 수 있는 이점이 있다.

Description

전압 검출 회로{Voltage detecting circuit}
본 발명은 전압 검출 회로에 관한 것으로, 특히 반도체 메모리 장치에서 액티브 전원 다운 모드(Active Power Down Mode)에서 승압 전압(VPP)을 검출하기 위한 회로에 관한 것이다.
동기식 다이내믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory: 이하 SDRAM이라고 한다)는 여러 가지 동작 모드를 가지고 있는데, 그 중에서 액티브 파워 다운 모드는 전원 소모를 감소시키기 위한 동작 모드로서, 칩 내부에서 소모되는 전류를 최소화할 것이 요구된다.
도 1은 액티브 파워 다운 모드에서의 각 신호들의 타이밍도로서, CLK는 시스템 클럭을 나타내고 CKE는 클럭 인에이블 신호를 나타낸다. 클럭 인에이블 신호(CKE)가 "하이"가 되어 액티브인 경우에는 정상적인 메모리 동작이 수행되는 반면에, 클럭 인에이블 신호(CKE)가 "로우"가 되면 외부에서 시스템 클럭(CLK)이 인가되더라도 반도체 칩 내부에서의 클럭의 발생되지 않아 정상적인 메모리 동작이 수행되지 아니하게 된다. 이와 같이 반도체 메모리 칩이 액티브 파워 다운 모드로 설정되어 칩 내부의 모든 동작이 정지 상태에 있게 되면, 칩 내부에서의 전류 소모는 대부분 내부 DC 전원 구동 회로들에 의하여 이루어진다. 이러한 회로 중에는 외부 전원 전압보다 높은 레벨로 동작하는 승압 전압을 검출하는 회로도 포함된다. 도 1에서 /RAS 및 /CS는 각각 칩 외부에서 인가되는 로우 어드레스 스트로브(Row Address Strobe) 신호 및 칩 선택 신호를 나타내며, WL 및 BL은 각각 워드 라인 및 비트 라인을 나타내며, PAPD는 클럭 인에이블 신호(CKE)에 근거하여 발생된 파워 다운 모드 신호를 나타낸다.
도 2는 종래 기술에 따른 전압 검출 회로로서, 풀업부(200), 풀다운부(201), 스위칭 트랜지스터(202) 및 구동부(203)를 포함하여 구성되어 있다. 풀업부(200)는 승압 전압(VPP)에 의하여 게이팅되는 2개의 NMOS 트랜지스터들(211, 212)로 구성되어 있고, 풀다운부(201)는 전원 전압(VCC)에 의하여 게이팅되는 NMOS 트랜지스터들(221, 222, 223)로 구성되어 있으며, 구동부(203)는 인버터들(215, 216, 217)로 구성되어 있다. 스위칭 트랜지스터(202)의 게이트로는 /RAS 신호가 활성화됨에 따라 발생되는 액티브 신호인 PR이 인가된다. 따라서, PR 신호가 "하이"인 경우에 스위칭 트랜지스터(202)가 턴온되고 풀업부의 NMOS 트랜지스터들(211, 212)의 각 게이트로 인가되는 승압 전압(VPP)의 레벨에 따라 구동부(203)의 로직 상태가 달라지게 된다. 그러나, 이와 같은 전압 검출 회로는 반도체 메모리 칩의 동작 모드와 관계없이 일정한 전류 경로를 가지기 때문에 액티브 파워 다운 모드에서는 불필요하게 많은 전원을 소모하는 문제점이 있다.
따라서, 본 발명의 목적은 반도체 메모리 칩의 액티브 파워 다운 모드에서의 전원 소모를 감소시킬 수 있는 전압 검출 회로를 제공하는 것이다.
본 발명의 다른 목적은 액티브 파워 다운 모드에서 유효 저항이 증가하는 전압 검출 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 정상 동작 모드에서는 고속으로 동작할 수 있는 전압 검출 회로를 제공하는 것이다.
도 1은 반도체 DRAM 장치에서 액티브 전원 다운 모드에서의 각 신호들의 타이밍도이다.
도 2는 종래 기술에 따른 전압 검출 회로도이다.
도 3은 본 발명의 일 실시예에 따른 전압 검출 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 전압 검출 회로도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
310, 410...제1 풀업 스위칭부 320, 420...제2 풀업 스위칭부
330, 430...제1 풀업부 340, 440...제2 풀업부
350, 450...스위칭 트랜지스터 360, 460...구동부
370, 470...제1 풀다운 스위칭부 380, 480...제2 풀다운 스위칭부
390, 490...제1 풀다운부 395, 495...제2 풀다운부
상술한 목적들을 달성하기 위하여, 본 발명에 따른 전압 검출 회로는 액티브 파워 다운 모드를 포함하는 다수로 동작 모드를 가지며, 다수의 메모리 셀을 포함하는 동기식 반도체 메모리 장치에 있어서, 반도체 메모리 장치의 동작 모드를 제어하는 파워 다운 모드 신호에 따라 택일적으로 턴온되는 제1 풀업 스위칭 수단 및 제2 풀업 스위칭 수단; 상기 파워 다운 모드 신호에 따라 택일적으로 턴온되는 제1 풀다운 스위칭 수단 및 제2 풀다운 스위칭 수단; 각각 상기 제1 풀업 스위칭 수단 및 제2 풀업 스위칭 수단에 연결되어 그 전류 경로가 제어되고 검출하고자 하는 전압이 그 게이트로 인가되는 제1 풀업 수단 및 제2 풀업 수단; 각각 상기 제1 풀다운 스위칭 수단 및 제2 풀다운 스위칭 수단에 연결되어 그 전류 경로가 제어되는 제1 풀다운 수단 및 제2 풀다운 수단; 상기 제1 및 제2 풀업 수단들과 상기 제1 및 제2 풀다운 수단들 사이에 연결되고 상기 메모리 셀 구동시 액티브되는 신호에 따라 구동되는 스위칭 트랜지스터; 및 상기 제1 및 제2 풀업 수단들과 상기 스위칭 트랜지스터의 연결 노드에 나타나는 전압을 구동하는 구동부를 구비하는 것을 특징으로 한다.
제1 풀업 수단 및 상기 제2 풀업 수단은 직렬 또는 병렬로 연결될 수 있다. 마찬가지로 제1 풀다운 수단 및 제2 풀다운 수단도 직렬 또는 병렬로 연결될 수 있다. 직렬로 연결된 경우, 노멀 모드에서는 제1 풀업 수단 및 제1 풀다운 수단만이 구동되는 반면에 액티브 파워 다운 모드에서는 제1 및 제2 풀업 수단과 제1 및 제2 풀다운 수단이 모두 구동된다. 따라서, 액티브 파워 다운 모드에서는 유효 채널 길이가 증가되고 그에 따라 저항 값이 증가되어 흐르는 전류 값이 감소하게 된다. 병렬로 연결된 경우, 파워 다운 모드 신호에 따라 제1 및 제2 풀업 수단들이 택일적으로 구동되고 제1 및 제2 풀다운 수단들도 택일적으로 구동된다. 이 경우 액티브 파워 다운 모드에서 구동되는 풀업 및 풀다운 수단의 유효 채널 길이가 선택되지 않은 풀업 수단 및 풀다운 수단의 유효 채널 길이보다 크도록 구성한다.
이어서, 첨부한 도면을 참조하여 본 발명에 따른 전압 검출 회로의 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 전압 검출 회로도로서, 제1 풀업 스위칭부(310), 제2 풀업 스위칭부(320), 제1 풀업부(330), 제2 풀업부(340), 스위칭 트랜지스터(350), 구동부(360), 제1 풀다운 스위칭부(370), 제2 풀다운 스위칭부(380), 제1 풀다운부(390) 및 제2 풀다운부(395)를 포함하여 구성되어 있다.
도 3을 참조하면, 제1 풀업 스위칭부(310)는 파워 다운 모드 신호(PAPD)(도 1 참조)에 따라 게이팅되고 드레인이 전원 전압(VCC)에 연결되어 있으며 소스가 제1 풀업부(330)에 연결되어 있는 PMOS 트랜지스터로 구성되어 있다. 제2 풀업 스위칭부(320)는 파워 다운 모드 신호(PAPD)를 반전하는 인버터(321)와 인버터(321)의 출력을 게이트로 입력하는 PMOS 트랜지스터(322)로 구성되어 있다. 따라서, 제1 풀업 스위칭부(310)와 제2 풀업 스위칭부(320)는 택일적으로 턴온된다. 제1 풀업부(330)는 각각의 게이트로 승압 전압(VPP)을 입력하는 NMOS 트랜지스터들(331, 332)로 구성되어 있으며, 제2 풀업부(340)는 각각의 게이트로 승압 전압(VPP)을 입력하는 NMOS 트랜지스터들(341, 342, 343, 344)로 구성되어 있다.
제1 풀다운 스위칭부(370)는 파워 다운 모드 신호(PAPD)를 반전하는 인버터(371)와 그 게이트가 인버터(371)의 출력에 연결된 NMOS 트랜지스터(372)로 구성되며, 제2 풀다운 스위칭부(380)는 인버터(371)의 출력을 반전하는 인버터(381)와 인버터(381)의 출력을 게이트로 입력하는 NMOS 트랜지스터(382)로 구성되어 있다. 따라서, 제1 풀다운 스위칭부(370)와 제2 풀다운 스위칭부(380)는 택일적으로 턴온된다. 제1 풀다운부(390)는 NMOS 트랜지스터들(391, 392)로 구성되어 있으며, 제2 풀다운부(395)는 NMOS 트랜지스터들(396, 397, 398, 399)로 구성되어 있다. 구동부(360)는 인버터들(361, 362, 363)로 구성되어 있다.
이와 같은 구성을 가지는 전압 검출 회로의 동작을 설명하기 전에 트랜지스터에서 동작 영역에 따른 전류의 크기를 살펴보기로 한다. 먼저, 트랜지스터가 선형 동작 영역(linear operation region)인 경우에 전류의 크기는 다음과 같은 식으로 나타낼 수 있다.
iD : NMOS 트랜지스터 및 PMOS 트랜지스터의 채널의 표면 이동도
Cox : 게이트 옥사이드의 단위 면적당 캐패시턴스
W : 트랜지스터 유효 채널 넓이
L : 트랜지스터 유효 채널 길이
Vgs : 게이트 소스 전압
Vds : 드레인 소스 전압
Vt : 문턱 전압
λ: 채널 길이 모듈레이션 파라미터
한편, 트랜지스터가 포화 영역에서 동작하는 경우에 흐르는 전류는 다음과 같이 나타낼 수 있다.
각 문자의 의미는 수식 (1)에서와 같다.
수식 (1) 및 수식 (2)에서 알 수 있는 바와 같이, 트랜지스터에 흐르는 전류는 트랜지스터의 유효 채널 길이가 크면 전류가 적게 흐르고, 길이가 작으면 전류가 많이 흐르게 된다.
다시 도 3을 참조하면, 풀업부(330, 340)를 구성하는 트랜지스터들(331, 332, 341, 342, 343, 344)의 게이트로는 드레인으로 인가되는 전원 전압(VCC)보다 높은 레벨을 갖는 승압 전압(VPP)이 인가되므로, 선형 영역에서 동작하게 되어 상기 수식 (1)에 따른 전류가 흐르게 되고, 풀다운부(390, 395)를 구성하는 각 트랜지스터들(391, 392, 396, 397, 398, 399)은 포화 영역에서 동작하므로 수식 (2)에 해당하는 전류가 흐르게 된다. 따라서, 정상 동작 모드에서는 고속 동작을 위하여 유효 채널 길이를 짧게 하여 많은 전류가 흐르도록 하고 액티브 파워 다운 모드에서는 전원 소모를 감소시키기 위하여 유효 채널 길이를 길게 하여야 한다. 도 3에서, 파워 다운 모드 신호(PAPD)가 "로우레벨"로 논-액티브되면 제1 풀업 스위칭부(310) 및 제1 풀다운 스위칭부(370)는 "온"되고 제2 풀업 스위칭부(320) 및 제2 풀다운 스위칭부(380)는 "오프"되어, 전류 경로는 제1 풀업부(330), 스위칭 트랜지스터(350) 및 제1 풀다운부(370)로 구성되어 유효 채널 길이가 작기 때문에 고속 동작이 가능하다. 반면에, 파워 다운 모드 신호(PAPD)가 "하이레벨"로 액티브이면, 제2 풀업 스위칭부(320) 및 제2 풀다운 스위칭부(380)가 "온"되고 제1 풀업 스위칭부(310) 및 제1 풀다운 스위칭부(370)가 "오프"되어 전류 경로는 직렬로 연결되어 있는 제2 및 제1 풀업부들(320, 310), 스위칭 트랜지스터(350), 제2 및 제1 풀다운부들(395, 390)로 이루어지게 된다. 따라서, 유효 채널 길이가 증가하여 흐르는 전류의 값이 감소하여 전원 소모를 감소시킬 수 있다.
구동부(360)는 승압 전압(VPP)을 검출하여 노드 351에 나타난 전압을 지연하고 반전하여 승압 전압 검출 신호(PDETPPA)를 출력한다. 신호 PR은 반도체 칩 외부로부터 인가되는 로우 어드레스 스트로브 신호(/RAS)에 근거하여 반도체 메모리 장치를 활성화시키는 액티브 신호이며 VSS는 접지를 나타낸다.
이와 같은 본 발명의 전압 검출 회로의 동작을 살펴보면 다음과 같다. 먼저, 액티브 신호(PR)가 "하이레벨"로 반도체 메모리 장치가 활성화되어 있는 상태에서 스위칭 트랜지스터(350)는 턴-온되어 있다.
첫 번째로, 액티브 모드 시 즉, 파워 다운 모드 신호(PAPD)가 로우레벨일 때, 제1 풀업 수단(330)에 연결되는 승압전압(VPP)의 전압 레벨이 설정된 전압 레벨 보다 낮을 경우에 제1 풀업 수단(330)을 통하여 흐르는 전류량은 제1 풀다운 수단(390)을 통하여 흐르는 전류량에 비하여 작다. 그리하여 노드 351의 전압레벨은 제1 풀다운 수단(390)에 의하여 디스차아지(discharge)되어 접지전압쪽의 로우레벨이 되고, 승압 전압 검출 신호(PDETPPA)는 "하이레벨"이 된다. "하이레벨"의 승압 전압 검출 신호(PDETPPA)는 승압 전압 발생 회로(미도시)로 제공되어 승압전압(VPP)을 설정된 전압 레벨로 승압시킨다. 승압 전압 발생 회로(미도시)는 일반적으로, 전원전압(VCC) 이상의 고전압을 발생시키는 것으로 당업자에게는 자명한 사실이다.
두 번째로, 승압전압(VPP)의 전압 레벨이 설정된 전압 레벨일 경우에는 제1 풀업 수단(330)을 통하여 흐르는 전류량이 제1 풀다운 수단(390)을 통하여 흐르는 전류량보다 많다. 따라서, 노드 351는 제1 풀업 수단(330)에 의하여 차아징되어 전원전압쪽의 하이레벨이 된다. 하이레벨의 노드 351은 구동부(360)를 통하여 로우레벨의 승압 전압 검출 신호(PDETPPA)가 된다. 로우레벨의 승압 전압 검출 신호(PDETPPA)는 승압 전압 발생 회로(미도시)를 차단시킨다. 이는 승압전압(VPP)가 설정된 전압레벨을 갖고 있으므로, 승압 전압 발생 회로(미도시)로부터 전압공급을 받을 필요가 없음을 의미한다.
이 후, 액티브 파워 다운 모드 시, 파워 다운 모드 신호(PAPD)의 하이레벨에 응답하여 제1 및 제2 풀업 수단(330,340)에 연결되는 승압전압(VPP)의 전압 레벨이 설정된 전압 레벨 보다 낮을 경우에 제2 및 제1 풀업 수단(340,330)을 통하여 흐르는 전류량은 제2 및 제1 풀다운 수단(395,390)을 통하여 흐르는 전류량에 비하여 작으면서, 액티브 모드시 제1 풀업 수단(330)을 통하여 흐르는 전류량보다도 작다. 노드 351의 전압레벨은 제2 및 제1 풀다운 수단(395,390)에 의하여 디스차아지(discharge)되어 접지전압쪽의 로우레벨이 되고, 승압 전압 검출 신호(PDETPPA)는 "하이레벨"이 된다.
그리고, 액티브 파워 다운 모드 시, 승압전압(VPP)의 전압 레벨이 설정된 전압 레벨일 경우에는 제2 및 제1 풀업 수단(340,330)을 통하여 흐르는 전류량이 제2 및 제1 풀다운 수단(395,390)을 통하여 흐르는 전류량보다 많지만, 제1 풀업 수단(330)을 통하여 흐르는 전류량보다는 작다. 노드 351는 제2 및 제1 풀업 수단(340,330)에 의하여 차아징되어 전원전압쪽의 하이레벨이 되어 승압 전압 검출 신호(PDETPPA)는 로우레벨이 된다. 로우레벨의 승압 전압 검출 신호(PDETPPA)는 승압 전압 발생 회로(미도시)를 차단시킨다.
따라서, 본 실시예의 전압 검출 회로는 액티브 파워 다운 모드 시 승압 전압의 상태를 검출하기 위하여 흐르는 전류량은 액티브 모드시 흐르는 전류량에 비하여 작다. 그러므로, 액티브 파워 다운 모드 시 전력 소모를 최소화 할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 전압 검출 회로도로서, 제1 풀업 스위칭부(410), 제2 풀업 스위칭부(420), 제1 풀업부(430), 제2 풀업부(440), 스위칭 트랜지스터(450), 구동부(460), 제1 풀다운 스위칭부(470), 제2 풀다운 스위칭부(480), 제1 풀다운부(490) 및 제2 풀다운부(495)를 포함하여 구성된다. 도 4에 도시된 전압 검출 회로는 도 3에 도시된 회로와는 달리 제1 풀업부(430) 및 제2 풀업부(440)가 직렬로 연결된 것이 아니라 병렬로 연결되어 있으며 파워 다운 모드 신호(PAPD)에 따라 택일적으로 구동되도록 되어 있다. 마찬가지로, 제1 풀다운부(490) 및 제2 풀다운부(495)도 병렬로 연결되어 있으며 파워 다운 모드 신호(PAPD)에 따라 택일적으로 구동되도록 되어 있다. 즉, 파워 다운 모드 신호(PAPD)가 "하이레벨"로 액티브이면 인버터(421)에 의하여 반전된 파워 다운 모드 신호가 인가되는 제2 풀업 스위칭부의 PMOS 트랜지스터(422)가 "온"되고 및 파워 다운 모드 신호(PAPD)가 인버터들(471, 481)에 경유하여 인가되는 제2 풀다운 스위칭부의 NMOS 트랜지스터(482)가 "온"되어, 제2 풀업부 및 제2 풀다운부가 구동된다. 반면에 파워 다운 모드 신호(PAPD)가 "로우레벨"로 논-액티브이면 제1 풀업부(410)의 PMOS 트랜지스터(410)가 "온"되고 및 파워 다운 모드 신호(PAPD)가 인버터(471)에 의해 반전되어 인가되는 NMOS 트랜지스터(472)가 "온"되어, 제1 풀업부 및 제1 풀다운부가 구동된다.
이 때 액티브 파워 다운 모드에서 선택되는 제2 풀업부(440) 및 제2 풀다운부(495)에 의하여 형성되는 전류 경로의 유효 채널 길이는 정상 동작 모드에서 선택되는 제1 풀업부(430) 및 제1 풀다운부(490)에 의하여 형성되는 전류 경로의 유효 채널 길이에 비하여 길기 때문에 전원 소모가 감소된다.
이와 같은 전압 검출 회로에서, PR 신호가 액티브되면 스위칭 트랜지스터(450)가 "온"되어 선택된 풀업부 및 풀다운부에 의하여 형성된 경로로 전류가 흐르게 되고 풀업부를 구성하는 트랜지스터들(431, 432, 441, 442, 443, 444)의 각 게이트로 인가되는 승압 전압(VPP) 레벨에 따라 노드 451의 상태가 달라지게 되고 구동부(460)에 의하여 노드 451의 로직이 반전 및 지연되어 승압 전압 검출 신호(PDETPPA)가 출력된다.
본 발명에 따른 전압 검출 회로는 다수의 풀업부 및 다수의 풀다운부를 구성하고 파워 다운 모드 신호(PAPD)에 따라 풀업부 및 풀다운부가 선택적으로 구동되어, 정상 동작 모드에서는 단축된 전류 경로가 설정되고 액티브 파워 다운 모드에서는 보다 긴 전류 경로가 설정된다. 그리하여 정상 동작 모드에서는 유효 채널 길이가 짧기 때문에 고속 동작이 가능하고, 액티브 파워 다운 모드에서는 유효 채널 길이가 길기 때문에 유효 저항이 증가되어 흐르는 전류가 감소되고 그에 따라 전원 소모가 줄어드는 이점이 있다.

Claims (15)

  1. 승압전압의 상태를 검출하는 전압 검출 회로를 가지는 반도체 메모리 장치에 있어서, 상기 승압 전압 검출 회로는
    상기 반도체 메모리 장치의 파워 다운 모드를 지시하는 파워 다운 모드 신호에 응답하여 선택적으로 턴-온되는 제1 및 제2 풀업 스위칭 수단;
    상기 파워 다운 모드 신호에 응답하여 선택적으로 턴-온되는 제1 및 제2 풀 다운 스위칭 수단;
    상기 제1 및 제2 풀업 스위칭 수단에 연결되며, 상기 파워 다운 모드 상기 전원전압에 응답하여 소정의 전류량을 흘리고 신호에 응답하여 그 전류경로가 제어되는 제1 및 제2 풀업 수단;
    상기 제1 및 제2 풀다운 스위칭 수단에 연결되며, 상기 파워 다운 모드 신호에 응답하여 그 전류경로가 제어되는 제1 및 제2 풀다운 수단;
    상기 제1 및 제2 풀업 수단들과 상기 제1 및 제2 풀다운 수단들 사이에 연결되고 상기 반도체 메모리 장치를 활성화시키는 액티브 신호에 응답하는 스위칭 트랜지스터; 및
    상기 제1 및 제2 풀업 수단들과 상기 스위칭 트랜지스터의 연결 노드에 나타나는 전압을 구동하는 구동부를 구비하는 것을 특징으로 하는 전압 검출 회로.
  2. 제1항에 있어서, 상기 제1 풀업 수단 및 상기 제2 풀업 수단은 병렬로 연결되어 택일적으로 구동되며, 액티브 파워 다운시 구동되는 제2 풀업 수단의 유효 채널 길이가 노멀 모드에서 구동되는 제1 풀업 수단의 유효 채널 길이보다 긴 것을 특징으로 하는 전압 검출 회로.
  3. 제1항에 있어서, 상기 제1 풀다운 수단 및 상기 제2 풀다운 수단은 병렬로 연결되어 택일적으로 구동되며, 액티브 파워 다운시 구동되는 제2 풀다운 수단의 유효 채널 길이가 노멀 모드에서 구동되는 제1 풀다운 수단의 유효 채널 길이보다 긴 것을 특징으로 하는 전압 검출 회로.
  4. 제1항에 있어서, 상기 제1 풀업 수단 및 상기 제2 풀업 수단은 직렬로 연결되어 있으며, 액티브 파워 다운시에는 제1 풀업 수단과 제2 풀업 수단이 모두 구동되고, 노멀 모드에서는 제1 풀업 수단만이 구동되는 것을 특징으로 하는 전압 검출 회로.
  5. 제4항에 있어서, 상기 제1 풀업 수단은 직렬로 연결되어 있고 각각의 게이트로 승압 전압이 인가되는 다수의 NMOS 트랜지스터들로 이루어진 것을 특징으로 하는 전압 검출 회로.
  6. 제4항에 있어서, 상기 제2 풀업 수단은 직렬로 연결되어 있고 각각의 게이트로 승압 전압이 인가되는 다수의 NMOS 트랜지스터들로 이루어진 것을 특징으로 하는 전압 검출 회로.
  7. 제1항에 있어서, 상기 제2 풀다운 수단 및 상기 제2 풀다운 수단은 직렬로 연결되어 있으며, 액티브 파워 다운시에는 제1 풀다운 수단과 제2 풀다운 수단이 모두 구동되고, 노멀 모드에서는 제1 풀다운 수단만이 구동되는 것을 특징으로 하는 전압 검출 회로.
  8. 제7항에 있어서, 상기 제1 풀다운 수단은 직렬로 연결되어 있고 전원 전압이 게이트로 인가되는 다수의 NMOS 트랜지스터들로 이루어진 것을 특징으로 하는 전압 검출 회로.
  9. 제7항에 있어서, 상기 제2 풀다운 수단은 직렬로 연결되어 있고 전원 전압이 게이트로 인가되는 다수의 NMOS 트랜지스터들로 이루어진 것을 특징으로 하는 전압 검출 회로.
  10. 제1항에 있어서, 상기 제1 풀업 스위칭 수단은 상기 파워 다운 모드 신호에 의하여 게이팅되고 드레인이 전원 전압에 연결되고 소스가 상기 제1 풀업 수단에 연결되는 제1 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 전압 검출 회로.
  11. 제1항에 있어서, 상기 제2 풀업 스위칭 수단은 상기 파워 다운 모드 신호를 반전하는 제1 인버터; 및
    상기 제1 인버터의 출력에 따라 게이팅되고 드레인이 전원 전압에 연결되고 소스가 상기 제2 풀업 수단에 연결되는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 전압 검출 회로.
  12. 제1항에 있어서, 상기 제1 풀다운 스위칭 수단은 상기 파워 다운 모드 신호를 반전하는 제2 인버터; 및
    상기 제2 인버터의 출력에 의하여 게이팅되고 드레인이 상기 스위칭 트랜지스터에 연결되고 소스가 상기 제1 풀다운 수단에 연결되는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전압 검출 회로.
  13. 제12항에 있어서, 상기 제2 풀다운 스위칭 수단은 상기 제2 인버터의 출력을 반전하는 제3 인버터; 및
    상기 제3 인버터의 출력에 의하여 게이팅되고 드레인이 상기 스위칭 트랜지스터에 연결되고 소스가 상기 제2 풀다운 수단에 연결되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전압 검출 회로.
  14. 제1항에 있어서, 상기 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전압 검출 회로.
  15. 제1항에 있어서, 상기 구동부는 다수의 인버터를 구비하는 것을 특징으로 하는 전압 검출 회로.
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