KR100233903B1 - 이중화 액티브/스탠바이 결정 방법 및 회로 - Google Patents

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Abstract

분산제어 구조를 갖는 전전자 교환기의 이중화 액티브/스탠바이 결정에 관한 것으로서, 특히 동기 클럭에 맞추어 절체가 이루어지므로 프로세서의 동작이 비동기적으로 수행됨에 따른 오류의 발생을 방지하고, A측과 B측이 동시에 액티브 상태로 설정된 경우에 우선권 방식을 이용한 중재로 동작 상태에 대한 재설정을 가능하게 하여 이중화 모드 설정의 안정성을 확보할 수 있으며, 이중화 구조를 갖는 각 프로세서의 사이드 정보의 가변으로 우선권 변경이 가능하다.

Description

이중화 액티브/스탠바이 결정 방법 및 회로 {METHOD FOR DECISION OF ACTIVE/STANDBY FOR DUPLEX AND CIRCUIT THEREOF}
본 발명은 분산제어 구조를 갖는 전전자 교환기(Full Electronic Telephone Exchange)의 이중화에 관한 것으로서, 특히 동기적으로 액티브/스탠바이 모드가 설정되고 절체가 일어날 수 있도록 하는 이중화 액티브/스탠바이(Active/Standby ; ACT/SBY) 결정 방법 및 회로에 관한 것이다.
일반적으로 분산제어 구조를 갖는 전전자 교환기는 특성상 각 프로세서간 통신을 위해 교환기내에 IPC 망을 갖고 있는데, 특히 메인 프로세서(Main Processor ; MP)인 경우에는 이중화 형태로 구성되어 있고 노드와의 IPC 경로도 크로스 링크(Cross Link) 형태를 취하고 있다. 즉, 소프트웨어의 단순화, 프로그래밍에 걸리는 시간의 절약, 실시간 시스템 요구에 따른 부합성, 신속한 검출로 인한 복구의 철저성, 소프트웨어 복구의 단순화 등을 위해 이중화 형태로 운용되는 경우가 있다.
이와 같이 이중화 형태로 구성된 프로세서는, 초기 전원 인가시 일측은 액티브 모드로 설정하고, 다른 일측은 스탠바이 모드로 설정하여 액티브 모드로 설정된 측이 해당되는 기능을 모두 처리하도록 하는데, 초기 전원 인가시, 해당되는 모드를 결정하여야 되는 경우도 있다.
기존에는 비동기적인 하드웨어 구성으로 단순하게 액티브/스탠바이 모드가 결정되었다. 도 1은 상술한 바와 같이 액티브/스탠바이모드를 결정하는 종래의 회로도로서, A측 프로세서(10) 및 B측 프로세서(20) 모두 동일한 로직회로로 구성된다.
도 1에서, SACTIVE 신호는 자기 프로세서의 액티브 상태 결정신호로서, '로우'가 액티브 상태이다. XACTIVE 신호는 상대측 프로세서의 SACTIVE 신호가 자기 프로세서로 입력되는 신호로서, '로우'가 액티브 상태이다. SFUNFAIL 신호는 자기 프로세서의 기능장애 신호로서, '로우'가 장애 상태이다.
A측 프로세서(10) 중심으로 도 1에 도시된 회로의 동작을 설명하면 다음과 같다.
즉, 초기전원이 인가되고 앤드 게이트(11)로 입력되는 XACTIVE 신호가 '하이'이고 SFUNFAIL신호가 '하이(정상)'로 인가되면, 앤드 게이트(11)의 출력은 '하이'가 된다. 앤드 게이트(11)에서 출력된 '하이'신호에 의해 노아 게이트(13)의 출력(SACTIVE)은 '로우'가 된다. 노아 게이트(13)의 '로우'출력은 상대측 프로세서인 B측 프로세서(20)에 XACTIVE 신호로서 제공됨과 동시에 인버터(14)로 입력되어 '하이'로 반전된 후 앤드 게이트(12)로 피드백된다. 앤드 게이트(12)는 SFUNFAIL 신호와 인버터(14)의 출력을 논리조합하는데, SFUNFAIL 신호와 인버터(14)의 출력이 모두 '하이'이므로 '하이'신호를 노아 게이트(13)로 출력한다. 따라서, 노아 게이트(13)의 출력인 SACTIVE는 계속 '로우' 상태를 유지한다. 이에 따라 A측 프로세서(10)는 계속 액티브 모드를 유지한다.
이와 같이 기존의 이중화 형태로 구성된 프로세서들은 상대측의 액티브 신호(SACTIVE)를 입력신호로 교차하여 수신할 수 있도록 구현되어 있으며, 수신되는 상대측 프로세서의 액티브 신호(XACTIVE)와 자신측의 장애 신호인 SFUNFAIL신호에 의해 전원 초기 인가시 자신의 액티브 상태를 결정한다. 이때, 자신측의 장애신호인 SFUNFAIL 신호가 정상(하이상태)인 한 계속 액티브 상태를 유지할 수 있게 되어 있다.
그러나, 도 1과 같은 종래의 이중화 액티브/스탠바이 모드 결정회로는 비동기적으로 액티브 모드가 결정되므로 회로의 동작이 불안정하며, 동시에 하드웨어적으로 신호가 액티브될 수 있는 조건이 되면 A,B측 프로세서 모두 액티브 모드 또는 스탠바이 모드로 설정될 수도 있어 동작 모드가 충돌하는 경우가 발생한다. 또한, A,B측 프로세서 모두 동시에 액티브 모드로 되었을 때 액티브/스탠바이 모드의 재설정이 불가능하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 동기적으로 액티브/스탠바이 모드를 결정하여 절체순간의 비동기적 오류를 방지하는 이중화 액티브/스탠바이 결정 방법 및 회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 A측과 B측이 동시에 액티브 상태로 설정될 때, 우선권이 부여된 측이 액티브 모드로 설정될 수 있도록 함으로써, 동작 모드가 충돌하는 현상을 방지하는 이중화 액티브/스탠바이 결정 방법 및 회로를 제공함에 있다.
상기 목적들을 달성하기 위하여 본 발명에 따른 방법은, 초기전원이 인가되면, 이중화 구조를 이루는 A측과 B측 모두 스탠바이 상태로 설정하는 제 1 단계; 스탠바이 상태로 설정된 후, 상대측 액티브 신호(XACTIVE)와 자기측 상태정보(MY_STATUS)를 감시하여 상대측이 스탠바이 상태이고 자기측 상태가 정상이면 액티브 상태로 천이되고, 상대측이 액티브 상태이거나 자기측 상태가 비정상이면 스탠바이 상태를 유지하는 제 2 단계; 제 2 단계에서 액티브 상태로 천이되면, 상대측 액티브 신호(XACTIVE)를 감시하고, 감시결과 상대측이 스탠바이 상태이면 액티브 상태를 계속 유지하고 상대측이 액티브 상태이면 자신의 우선권 부여 여부에 따라 스탠바이 상태와 대기 상태중 어느 한 상태로 선택적으로 천이하는 제 3 단계; 제 3 단계에서 스탠바이 상태로 천이되면, 상대측 액티브 신호(XACTIVE)와 자기측 상태정보(MY_STATUS)를 감시하여 스탠바이 모드를 유지하거나 액티브 상태로 천이하는 제 4 단계; 제 3 단계에서 대기 상태로 천이되면, 동기 클럭의 소정 주기동안 대기상태를 유지한 다음 스탠바이 상태로 천이하는 제 5 단계; 제 5 단계에서 스탠바이 상태로 천이되면, 상대측 액티브 신호(XACTIVE)와 자기측 상태정보(MY_STATUS)를 감시하여 스탠바이 모드를 유지하거나 액티브 상태로 천이하는 제 6 단계를 포함하여 이루어짐을 특징으로 한다.
상기 목적들을 달성하기 위하여 본 발명에 따른 회로는, 초기 전원이 인가되면, 이중화 구조를 이루는 A측과 B측 모두 스탠바이 상태로 설정하는 제 1 설정수단; 스탠바이 상태에서 상대측이 스탠바이 상태이고 자기측 상태가 정상이면 액티브 상태로 천이하고, 상대측이 액티브 상태이거나 자기측 상태가 비정상이면 스탠바이 상태를 그대로 유지시키는 제 2 설정수단; 액티브 상태에서 상대측이 스탠바이 모드이면 액티브 상태를 계속 유지하고, 상대측이 액티브 상태이면 우선권 부여 여부에 따라 스탠바이 상태로 재설정하거나 대기 상태로 설정하는 제 3 설정수단; 우선권 부여 여부에 따라 스탠바이 상태로 재설정되면, 상대측 액티브 신호와 자기측 상태정보를 감시하여 스탠바이 상태를 유지하거나 액티브 상태로 재설정하는 제 4 설정수단; 우선권 부여 여부에 따라 대기 상태로 설정되면, 동기 클럭의 소정 주기동안 대기한 다음 스탠바이 상태로 재설정하는 제 5 설정수단; 및 재설정된 스탠바이 상태에서 상대측 액티브 신호와 자기측 상태정보를 감시하여 스탠바이 상태를 유지하거나 액티브 상태로 재설정하는 제 6 설정수단이 다수개의 플립플롭과 논리 게이트로 구성됨을 특징으로 한다.
도 1은 종래의 이중화 액티브/스탠바이 결정회로의 구성 블럭도이고,
도 2는 본 발명에 따른 이중화 액티브/스탠바이 결정회로의 구성 블럭도이고,
도 3은 도 2에서 액티브/스탠바이 모드를 결정하기 위한 상태도이다.
〈도면의 주요부분에 대한 부호의 설명〉
201 : A측 202 : B측
301 : 스탠바이 상태 302 : 액티브 상태
303 : 대기 상태
이하, 본 발명에 따른 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 이중화 액티브/스탠바이 결정회로의 구성 블럭도로서, 도 3의 상태도를 만족할 수 있도록 구현된 어떠한 회로로도 구성이 가능하다. 즉, 도 2는 도 3에 도시된 상태도를 만족하도록 결합된 다수개의 플립플롭과 논리 게이트로 구성될 수도 있고, 소프트웨어가 로딩되어 운영되는 형태로 구현될 수도 있다.
도 2의 A측(201) 및 B측(202)으로 각각 인가되는 동기 클럭은 이중화 신호(SACTIVE)를 설정하기 위한 동기 클럭으로 도 3의 상태도를 구동시키는 클럭으로 사용된다. 사이드 정보(SIDE)는 해당 프로세서가 A측인지 B측인지를 알려주는 신호로서, 이하 설명에서는 '로우'로 인가되면 해당 프로세서가 A측이라고 가정하고, '하이'로 인가되면 해당 프로세서가 B측이라고 가정한다. A측 및 B측 상태정보(MY_STATUS)는 자기측 프로세서에 대한 정상/비정상 유무를 알려주는 신호로서, '하이'인 경우에는 정상, '로우'인 경우에는 비정상으로 간주한다. SACTIVE는 각 측의 ACTIVE 설정신호로서, '로우'인 경우에는 액티브 상태, '하이'인 경우에는 스탠바이 상태로 가정한다. XACTIVE 신호는 상대편 프로세서의 SACTIVE 신호가 자기 프로세서로 입력되는 신호로서, '로우'인 경우에 액티브 상태로 가정한다.
이하에서는 상술한 가정 사항을 참조하여 도 3의 상태도(State Diagram)를 상세히 설명하는데, A측(201)과 B측(202)이 동시에 액티브상태로 설정될 때, 우선권이 A측(201)에 주어진 경우를 설명한다.
도 3에서의 모든 상태의 천이는 각 측(201, 202)으로 입력되는 동기 클럭에 동기되어 일어난다. 즉, 초기 전원이 인가되면, A측과 B측 모두 동기 클럭의 상승 에지에서 스탠바이 상태(301)로 설정된다. 이 때, SACTIVE 신호는 '하이'상태로 발생된다.
그 다음 동기 클럭의 상승 에지에서, 상대측 액티브 신호인 XACTIVE 신호와 MY_STATUS신호가 모두 '하이'로 감지되면, 스탠바이 상태(301)에서 액티브 상태(302)로 천이한다. 그러나 XACTIVE 신호가 '로우'이거나 MY_STATUS 신호가 '로우'이면 스탠바이 상태를 그대로 유지한다.
액티브 상태(302)로 천이된 후, 다음 동기 클럭의 상승 에지에서 상대측 액티브 신호인 XACTIVE 신호를 감시한다. 이는 A측과 B측 동시에 액티브 모드인 경우를 감시하기 위해서이다. 감시결과, XACTIVE 신호가 '하이'인 경우에는 상대측이 스탠바이 상태이므로 MY_STATUS 신호가 '하이'이면 자기측은 그대로 액티브 상태(302)를 유지한다.
그러나, XACTIVE 신호가 '로우'인 경우에는 A측과 B측 모두 액티브상태로 설정된 경우이므로 다시 액티브측을 결정하기 위하여 스탠바이 상태(301)나 대기 상태(303)로 천이한다.
이 때, SIDE 신호를 보고 스탠바이 상태(301)로 천이할 것인지 대기(Wait) 상태(303)로 천이할 것인 지를 결정한다. 즉, XACTIVE 신호가 '로우'이고 SIDE 신호가 '로우'인 경우에는 해당되는 프로세서가 우선권이 부여된 A측(201)에 해당되므로 스탠바이 상태(301)로 천이하고, XACTIVE 신호가 '로우'이고 SIDE 신호가 '하이'인 경우에는 B측(202)에 해당되므로 대기 상태(303)로 천이한다.
스탠바이 상태(301)로 천이된 경우에는, 다음 동기 클럭의 상승 에지에서 XACTIVE 신호와 MY_STATUS 신호를 감시하여 XACTIVE 신호와 MY_STATUS 신호가 모두 '하이'이면 액티브상태(302)로 천이하고, 아니면 스탠바이 상태(301)를 그대로 유지한다.
반면에, 대기 상태(303)로 천이된 경우에는, 동기 클럭의 1주기 동안 기다린다. 그리고, 동기 클럭의 1주기 이후의 동기 클럭의 상승 에지에서 스탠바이 상태(301)로 천이된다. 그리고, 동기 클럭의 1주기전에 A측이 액티브상태로 설정됨으로 인해 인가되는 XACTIVE가 '로우'상태로 인가되므로 계속해서 스탠바이 상태(301)를 유지하게 된다. 이와 같이 1주기 늦게 스탠바이 상태로(301)로 천이되므로 인하여 또 다시 동시에 액티브 상태(302)로 설정되는 것을 방지할 수 있다. 만약 A측(201)과 B측(202)의 동기 클럭의 주파수는 같고 위상이 상이한 경우에, 확실한 시간 지연을 주기 위해서 대기 상태시간을 필요한만큼 추가로 연장시킬 수도 있다.
이상, 설명한 바와 같이 본 발명에 따른 이중화 액티브/스탠바이 결정 방법 및 회로에 의하면, 동기 클럭에 맞추어 절체가 이루어지도록 구현되어 비동기적 절체로 인한 오류의 발생을 방지할 수 있고, 이중화 구조를 갖는 두 프로세서가 동시에 액티브 상태로 설정된 경우에 우선권이 주어진 프로세서가 액티브 상태로 설정될 수 있도록 중재함으로써, 모드 충돌시 액티브/스탠바이 재설정이 가능하며, 프로세서로 인가되는 사이드(SIDE)신호의 가변으로 프로세서에 대한 우선권을 가변적으로 설정할 수 있는 잇점 등이 있다.

Claims (7)

  1. 초기전원이 인가되면, 이중화 구조를 이루는 A측과 B측 모두 스탠바이 상태로 설정하는 제 1 단계;
    상기 스탠바이 상태로 설정된 후, 상대측 액티브 신호(XACTIVE)와 자기측 상태정보(MY_STATUS)를 감시하여 상대측이 스탠바이 상태이고 자기측 상태가 정상이면 액티브 상태로 천이되고, 상대측이 액티브 상태이거나 자기측 상태가 비정상이면 스탠바이 상태를 유지하는 제 2 단계;
    상기 제 2 단계에서 액티브 상태로 천이되면, 상대측 액티브 신호(XACTIVE)를 감시하고, 감시결과 상대측이 스탠바이 상태이면 상기 액티브 상태를 계속 유지하고 상대측이 액티브 상태이면 자신의 우선권 부여 여부에 따라 스탠바이 상태와 대기 상태중 어느 한 상태로 선택적으로 천이하는 제 3 단계;
    상기 제 3 단계에서 스탠바이 상태로 천이되면, 상대측 액티브 신호(XACTIVE)와 자기측 상태정보(MY_STATUS)를 감시하여 스탠바이 모드를 유지하거나 액티브 상태로 천이하는 제 4 단계;
    상기 제 3 단계에서 대기 상태로 천이되면, 동기 클럭의 소정 주기동안 대기상태를 유지한 다음 스탠바이 상태로 천이하는 제 5 단계;
    상기 제 5 단계에서 스탠바이 상태로 천이되면, 상대측 액티브 신호(XACTIVE)와 자기측 상태정보(MY_STATUS)를 감시하여 스탠바이 모드를 유지하거나 액티브 상태로 천이하는 제 6 단계를 포함하여 이루어짐을 특징으로 하는 이중화 액티브/스탠바이 결정방법.
  2. 제 1 항에 있어서, 모든 상태의 상기 천이는 동기 클럭에 동기되어 발생됨을 특징으로 하는 이중화 액티브/스탠바이 결정방법.
  3. 제 1 항에 있어서, 상기 제 3 단계에서 상기 우선권 부여여부는 인가되는 사이드정보에 의해 파악되며, 상기 사이드 정보에 의해 자신측이 우선권이 부여된 것으로 인식되면 상기 스탠바이 상태로 천이되고, 상기 우선권이 부여되지 않은 경우에는 상기 대기 상태로 천이됨을 특징으로 하는 이중화 액티브/스탠바이 결정방법.
  4. 제 1 항에 있어서, 상기 이중화 구조를 이루는 상기 A측과 B측에서 각각 이용하는 상기 동기 클럭의 주파수가 같고 위상이 상이한 경우에, 상기 A측과 B측간의 상태천이가 동기적으로 이루어질 수 있도록 상기 소정 주기가 설정되는 것을 특징으로 하는 이중화 액티브/스탠바이 결정방법.
  5. 초기 전원이 인가되면, 이중화 구조를 이루는 A측과 B측 모두 스탠바이 상태로 설정하는 제 1 설정수단;
    상기 스탠바이 상태에서 상대측이 스탠바이 상태이고 자기측 상태가 정상이면 액티브 상태로 천이하고, 상기 상대측이 액티브 상태이거나 자기측 상태가 비정상이면 상기 스탠바이 상태를 그대로 유지시키는 제 2 설정수단;
    상기 액티브 상태에서 상대측이 스탠바이 모드이면 상기 액티브 상태를 계속 유지하고, 상대측이 액티브 상태이면 우선권 부여 여부에 따라 스탠바이 상태로 재설정하거나 대기 상태로 설정하는 제 3 설정수단;
    상기 우선권 부여 여부에 따라 상기 스탠바이 상태로 재설정되면, 상대측 액티브 신호와 자기측 상태정보를 감시하여 상기 스탠바이 상태를 유지하거나 액티브 상태로 재설정하는 제 4 설정수단;
    상기 우선권 부여 여부에 따라 상기 대기 상태로 설정되면, 동기 클럭의 소정 주기동안 대기한 다음 스탠바이 상태로 재설정하는 제 5 설정수단; 및
    재설정된 스탠바이 상태에서 상대측 액티브 신호와 자기측 상태정보를 감시하여 스탠바이 상태를 유지하거나 액티브 상태로 재설정하는 제 6 설정수단이 다수개의 플립플롭과 논리 게이트로 구성됨을 특징으로 하는 이중화 액티브/스탠바이 결정회로.
  6. 제 5 항에 있어서, 액티브 상태, 스탠바이 상태 및 대기 상태의 설정은 모두 동기 클럭에 동기되어 이루어짐을 특징으로 하는 이중화 액티브/스탠바이 결정회로.
  7. 제 5 항에 있어서, 상기 제 3 설정수단은 상기 우선권이 부여된 경우에는 상기 스탠바이 상태로 설정하고, 상기 우선권이 부여되지 않은 경우에는 상기 대기 상태로 설정하도록 구성되는 것을 특징으로 하는 이중화 액티브/스탠바이 결정회로.
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