KR100232223B1 - 메모리용 플라트늄 박막 형성방법 - Google Patents

메모리용 플라트늄 박막 형성방법 Download PDF

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Abstract

본 발명은 고유전막을 이용한 반도체소자 제조방법에 관한 것으로서 Pt금속층 표면에 나타나는 힐록을 인위적으로 균일하게 형성시켜 캐패시터 형성시 유효면적을 최대화하고 절연파괴 현상을 방지하여 소자의 전기적특성을 향상시키는데 적당한 메모리용 Pt박막 형성방법을 제공하기 위한 것이다.
이를위한 본 발명의 메모리용 Pt박막 형성방법은 고유전막을 이용한 반도체소자 제조에 있어서, 반도체기판상에 Pt금속층을 형성하는 스텝과, 상기 Pt금속층의 표면에 균일한 그레인을 형성하는 스텝과, 상기 그레인이 형성된 Pt금속층의 표면에 고유전막을 형성하는 스텝을 포함하여 이루어진다.

Description

메모리용 플라트늄 박막 형성방법
본 발명은 박막 형성방법에 관한 것으로 특히, 고유전막을 이용한 고집적 메모리소자용 하부전극에 적당하도록 한 메모리용 Pt박막 형성방법에 관한 것이다.
일반적으로 고유전막을 이용하여 디램 캐패시터를 제조할 경우, 고유전막을 폴리실리콘상에 직접 증착하면 상기 고유전막과 실리콘(Si)이 반응하여 소자의 전기적특성을 저하시킨다.
디램 캐패시터에서 하부전극을 Pt와 같은 금속으로 하고 그 위에 고유전막을 증착하는데 캐패시터의 상부전극도 Pt를 사용하는 것이 일반적이다.
상부전극을 Pt와 같은 금속을 사용하는 것은 후공정에서 실시될 열처리중의 반응을 고려하기 위한 것이다.
이와같이 Pt를 사용하는 것은 Pt와 같은 금속이 큰 일함수를 가지며 PZT 또는 BST와 같은 고유전막과 반응성이 양호하기 때문이다.
이하, 종래의 메모리용 Pt박막 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1(a)도 내지 제1(c)도는 종래기술에 따른 Pt박막 형성방법을 나타낸 공정단면도이다.
제1(a)도에 도시한 바와같이 반도체기판(11)상에 캐패시터의 하부전극으로 사용될 제1Pt금속층(12)을 형성한다.
그리고 제1(b)도에 도시한 바와같이 상기 제1Pt금속층(12)상에 BST 또는 PZT와 같은 고유전막(13)을 증착한 후 열처리 공정을 수행한다.
이어 제1(c)도에 도시한 바와같이 상기 고유전막(13)상에 캐패시터 상부전극으로 사용될 제2Pt금속층(14)을 형성한다.
이때 상기 제1(b)도에 도시한 바와같이 제1Pt금속층(12)상에 고유전막(13)을 증착하고 열처리 공정을 수행하면 상기 제1Pt금속층(12)과 고유전막(13)의 계면에 국부적으로 불균일적인 힐록(hilock)이 발생한다.
여기서 힐록이란 Pt금속층 형성과정이나 형성 후 열처리 과정 등에 의하여 생성된 내부응력을 해소하기 위하여 Pt원자가 이동하는 현상으로서 상기 Pt금속층표면에 불균일한 언덕이 형성되는 것을 말한다.
이와같이 국부적으로 형성된 힐록은 전기적인 특성을 급격히 저하시키거나 낮은 전장에서 절연파괴 현상을 유발한다.
다시말해서 캐패시터의 하부전극으로 사용되는 제1Pt금속층(12)상에 고유전막(13)을 증착하고 열처리를 행하면 상기 제1Pt금속층(12)의 표면에 형성된 힐록이 상기 증착두께가 얇은 고유전막(13)을 뚫고 형성되면 후공정에서 캐패시터의 상부전극을 형성 할 경우 상기 하부전극과 상부전극이 직접 접촉되는 절연파괴 현상이 발생한다.
이와같은 종래의 Pt박막 형성방법은 다음과 같은 문제점이 있었다.
국부적으로 발생하는 힐록에 의해 누설전류가 발생되고 절연이 파괴되어 소자의 전기적특성을 저하시킨다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 힐록발생을 인위적으로 조절하여 캐패시터의 유효면적을 최대화하고 힐록에 의한 전기적 열화현상을 제거하여 소자의 전기적특성을 향상시키는데 적당한 메모리용 Pt박막 형성방법을 제공하는데 그 목적이 있다.
제1(a)도 내지 제1(c)도는 종래기술에 따른 공정단면도.
제2(a)도 내지 제2(c)도는 본 발명의 제1실시예에 따른 공정단면도.
제3(a)도 내지 제3(c)도는 본 발명의 제2실시예에 따른 공정단면도.
제4(a)도 내지 제4(c)도는 본 발명의 제3실시예에 따른 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : Pt금속층
23 : 고유전막 24 : 캐패시터 상부전극
43 : 반응층
상기의 목적을 달성하기 위한 본 발명의 메모리용 Pt박막 형성방법은 고유전막을 이용한 반도체소자 제조에 있어서, 반도체기판상에 Pt금속층을 형성하는 스텝과, 상기 Pt금속층의 표면에 균일한 그레인을 형성하는 스텝과, 상기 Pt금속층의 표면에 고유전막을 형성하는 스텝을 포함하여 이루어진다.
이하 본 발명의 메모리용 Pt박막 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2(a)도 내지 제2(c)도는 본 발명의 제1실시예에 따른 공정도이다.
제2(a)도에 도시한 바와같이 반도체기판(21)상에 캐패시터의 하부전극으로 사용될 제1Pt금속층(22)을 형성한다.
이때 상기 제1Pt금속층(22)은 상온에서 형성한다.
이어서 제2(b)도에 도시한 바와같이 상기 제1Pt금속층(22)의 표면에서 발생할 수 있는 힐록을 억제하기 위해서 상온에서 증착된 제1Pt금속층(22)상에 외부에서 원자들을 충돌시켜 제1Pt금속층(22)내의 응력을 유도하여 인위적으로 균일한 힐록이 형성된 제1Pt금속층(23a)를 형성한다.
여기서 상기 외부원자들을 인위적으로 충돌시키는 방법으로서는 아르곤(Ar) 플라즈마 등에 제1Pt금속층(22)을 노출시킨 후 상기 제1Pt금속층(22)에 네가티브 바이어스(Negative bias)를 인가하여 상기 아르곤(Ar)이온을 충돌시키는 방법이 있다.
또한 산소플라즈마에 노출시켜 산소이온을 충돌시키는 방법이 있다.
상기 산소플라즈마에 노출시키면 힐록을 방지할 뿐만 아니라 상기 제1Pt금속층(22)내의 산소함유량을 증가시켜 고유전막의 전기적특성을 향상시킨다.
그리고 상기 균일하게 힐록이 형성된 제1Pt금속층(22a)상에 고유전막(23)을 증착한다.
그리고 제2(c)도에 도시한 바와같이 상기 고유전막(23)상에 캐패시터 상부전극(24)을 형성한다.
이러한 공정을 통해 캐패시터의 하부전극의 표면에 균일한 힐록을 발생시켜 캐패시터의 유효면적을 증가시킨다.
제3(a)도 내지 제3(b)도는 본 발명의 메모리용 Pt박막 형성방법에 따른 제2실시예를 나타낸 단면도이다.
본 발명의 제2실시예는 캐패시터 하부전극의 표면에 인위적으로 굴곡을 형성하는 것으로 에칭가스를 이용하여 캐패시터 하부전극의 표면에 굴곡(Grain)을 형성한다.
즉, 제3(a)도에 도시한 바와같이 반도체기판(31)상에 캐패시터의 하부전극용 Pt금속층(32)을 형성한다.
여기서 상기 Pt금속층(32)은 저온에서 형성한다.
그리고 제3(b)도에 도시한 바와같이 에칭가스를 이용하여 상기 Pt금속층(32)의 표면을 식각한다.
여기서 상기 Pt금속층(32)을 물리적으로 에치할 때 결정립계가 결정립내부보다 빨리 에칭되는 성질을 이용하여 Ar, Cl2, SF3등의 에칭가스를 이용하면 그 표면이 균일한 그레인을 갖는 Pt금속층(32a)을 얻을 수 있다.
상기 Pt금속층(32)은 저온에서 증착한 후 유전막을 증착하기 이전에 에칭을 행하면 균일한 응력을 가할 수 있을 뿐만 아니라 충돌입자들의 에너지를 조절하여 에칭하므로서 표면에 균일한 그레인을 형성할 수 있다.
다시말해서 Pt금속층(32)을 반도체기판(31)상에 형성하면 그 물질의 특성으로 인해 표면에 미세한 그레인 바운더리(Grain boundary)를 갖는다.
이러한 그레인 바운더리를 갖는 Pt금속층(32)을 에칭하므로서 처음 Pt금속층(32)을 형성하였을 때에 비해 보다 큰 바운더리를 갖는 그레인이 형성된다.
이는 처음 미세하게 그레인이 형성된 Pt금속층(32)을 에칭하게 되면 각 그레인들간의 접촉부분(즉, 결정립계)가 상기 그레인의 볼록한 부분(즉, 결정립계 내부)에 비해 에칭속도가 빠르므로 큰 바운더리를 갖는 그레인이 형성된다.
이와같은 큰 바운더리를 갖는 그레인으로 인해 캐패시터의 유효면적을 크게 할 수 있다.
이어서, 제3(c)도에 도시한 바와같이 상기 그레인이 형성된 Pt금속층(32a)상에 고유전막(33)을 형성한 후 상기 고유전막(33)상에 캐패시터 상부전극(34)을 형성한다.
한편 제4(a)도 내지 제4(b)도는 본 발명의 메모리용 Pt박막 형성방법에 따른 제3실시예를 도시한 공정단면도이다.
일반적으로 두 물질을 접합하였을 경우, 물질들간의 확산은 주로 결정립계를 따라 발생한다.
본 발명에 따른 제3실시예는 이러한 물질들간의 확산성질을 이용한 것이다.
제4(a)도에 도시한 바와같이 반도체기판(41)상에 캐패시터의 하부전극으로 사용될 제1Pt금속층(42)을 형성한다.
이어서, 제4(b)도에 도시한 바와같이 상기 제1Pt금속층(42)상에 Ti, Ru, Ir중 어느하나를 포함하고 있는 반응층(43)을 형성한다.
이후, 산소분위기에서 열처리를 수행하면 상기 Ti, Ru, Ir 등이 제1Pt금속층(42)의 결정립계로 확산되어 산화되므로 고유전막내의 산소가 상기 제1Pt금속층(42)의 결정립계로 빠져나가는 현상을 방지한다.
따라서 그 표면에 그레인이 균일하게 형성된 제1Pt금속층(42a)이 형성된다.
이어서, 제4(c)도에 도시한 바와같이 상기 반응층(43)만을 제거한 후 그레인이 형성된 제1금속층(42a)상에 고유전막(44)과 캐패시터 상부전극(45)을 차례로 형성한다.
이와같이 본 발명의 제1, 제2, 제3실시예는 캐패시터의 하부전극의 표면에 균일한 힐록을 형성하거나 상기 캐패시터의 하부전극을 물리적인 방법으로 균일한 그레인을 형성한 것이다.
이상 상술한 바와 같이 본 발명의 메모리용 Pt박막 형성방법은 다음과 같은 효과가 있다.
캐피시터의 하부전극으로 사용되는 Pt금속층의 표면에 균일한 힐록을 형성시키거나 균일한 그레인을 형성시켜 캐패시터의 유효면적을 증가시킨다.
그리고 절연파괴 현상을 방지하여 소자의 전기적특성을 향상시킨다.

Claims (13)

  1. 고유전막을 이용한 반도체소자 제조에 있어서, 반도체기판상에 Pt금속층을 형성하는 스텝과, 상기 Pt금속층의 표면에 균일한 그레인을 형성하는 스텝과, 상기 그레인이 형성된 Pt금속층의 표면에 고유전막을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 메모리용 Pt박막 형성방법.
  2. 제1항에 있어서, 상기 Pt금속층이 표면에 균일한 그레인을 형성하는 방법으로서 외부원자들을 인위적으로 충돌시키거나 또는 Pt금속층의 표면을 에칭하는 것을 특징으로 하는 메모리용 Pt박막 형성방법.
  3. 제2항에 있어서, 상기 외부원자들을 인위적으로 충돌시키는 방법으로서 Ar 플라즈마에 상기 Pt금속층을 노출시켜 Ar이온을 충돌시키거나 또는 산소플라즈마에 노출시켜 산소이온을 충돌시키는 것을 특징으로 하는 메모리용 Pt박막 형성방법.
  4. 고유전막을 사용하는 커패시터 제조에 있어서, 기판상에 커패시터 하부전극용 Pt금속층을 형성하는 스텝과, 상기 Pt금속층의 표면에 외부원자들을 충돌시킨 후 열처리하여 균일한 힐록을 발생시키는 스텝과, 상기 Pt금속층상에 고유전막을 형성하는 스텝과, 상기 고유전막상에 캐패시터 상부전극을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 메모리용 Pt박막 형성방법.
  5. 제4항에 있어서, 상기 외부원자는 아르곤(Ar) 또는 산소 이온을 사용함을 특징으로 하는 메모리용 Pt박막 형성방법.
  6. 제4항에 있어서, 상기 Pt금속층은 상온에서 형성함을 특징으로 하는 메모리용 Pt박막 형성방법.
  7. 제5항에 있어서, 외부원자들의 충돌은 Ar 플라즈마에서 상기 Pt금속층을 노출시켜 Ar 이온을 충돌시키거나 또는 산소플라즈마에 노출시켜 산소이온을 충돌시키는 것을 특징으로 하는 메모리용 Pt박막 형성방법.
  8. 고유전막을 이용한 캐패시터 제조에 있어서, 반도체기판상에 캐패시터 하부전극용 Pt금속층을 형성하는 스텝과, 상기 Pt금속층을 에칭하여 그 표면에 균일한 그레인을 형성하는 스텝과, 상기 Pt금속층상에 고유전막을 형성하는 스텝과, 상기 고유전막상에 캐패시터 하부전극을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 메모리용 Pt박막 형성방법.
  9. 제8항에 있어서, 상기 에칭에 사용되는 에칭가스는 Ar, Cl2, SF3중 어느하나임을 특징으로 하는 메모리용 Pt박막 형성방법.
  10. 제8항에 있어서, 상기 Pt금속층은 저온에서 형성함을 특징으로 하는 메모리용 Pt박막 형성방법.
  11. 고유전막을 이용한 캐패시터 제조에 있어서, 반도체기판상에 캐패시터 하부전극용 Pt금속층을 형성하는 스텝과, 상기 Pt금속층과 반응하는 반응층을 형성한 후 열처리하는 스텝과, 상기 반응층을 제거한 후 고유전막을 형성하는 스텝과, 상기 고유전막상에 캐패시터 상부전극을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 메모리용 Pt박막 형성방법.
  12. 제11항에 있어서, 상기 반응층은 Ti, Ru, Ir중 어느하나의 원소를 포함하는 물질임을 특징으로 하는 메모리용 Pt박막 형성방법.
  13. 제11항에 있어서, 상기 열처리는 산소분위기에서 실시함을 특징으로 하는 메모리용 Pt박막 형성방법.
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