KR100231589B1 - 반도체장치 및 그 실장구조 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 201
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 239000004020 conductor Substances 0.000 claims abstract description 42
- 239000011347 resin Substances 0.000 claims abstract description 28
- 229920005989 resin Polymers 0.000 claims abstract description 28
- 230000017525 heat dissipation Effects 0.000 claims abstract description 25
- 229910000679 solder Inorganic materials 0.000 claims description 47
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000012790 adhesive layer Substances 0.000 claims description 10
- 239000000919 ceramic Substances 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 238000005538 encapsulation Methods 0.000 abstract description 11
- 238000007789 sealing Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 22
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 238000003825 pressing Methods 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 239000000843 powder Substances 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229920006015 heat resistant resin Polymers 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
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Abstract
본 발명은 탑재한 반도체소자의 양면측에서 방열할수 있는 방열성이 개선된 반도체장치를 제공하는데 있다.
기판(10)에 탑재된 반도체소자(14)의 일면측에 구비된 접속단자(16)와 반도체소자(14)의 탑재면 근방의 기판면에 배치설비된 외부접속단자가 상기 기판면에 형성된 도체패턴(12)을 거쳐서 접합되고, 또 반도체소자(14)의 접속단자(16)와 도체패턴(12)의 일단의 접속부가 봉지수지에 의해서 봉지된 반도체장치에 있어서, 반도체소자(14)의 일면측에 형성된 접속단자(16)와 상기 기판면에 형성된 도체패턴(12)의 일단이 플립칩본딩방식으로 접속되고, 또 반도체소자(14)의 다른 면측이 봉지수지에 의해서 형성된 수지봉지층(17)으로부터 노출되는 것을 특징으로 한다.
Description
본 발명은 반도체장치 및 그 실장구조에 관한 것으로 더 상세하게는 기판에 탑재된 반도체소자의 일면측에 구비된 접속단자와, 상기 반도체소자의 탑재부 근방의 기판면에 배치설비된 외부접속단자를 연결하는 도체패턴이 상기 기판면에 형성되고, 또 반도체소자의 접속단자와 도체패턴의 일단의 접속부가 봉지수지에 의해서 봉지되어된 반도체장치 및 그 실장구조에 관한 것이다.
종래의 반도체장치는 제7도에 나타낸 바와 같이 BT 수지 등을 사용한 프린트회로기판을 다층으로 적층하여 얻은 패키지(100)에 구비된 캐비티내에 은페이스트나 내열성 수지 등의 접착제를 거쳐서 탑재된 반도체소자(102)의 접속단자와, 반도체소자(102)를 탑재한 다층 프린트회로기판(104)의 내부도체패턴(105)의 일단이 와이어(106)로 본딩되어 이루어진 것이다.
또, 이 내부도체패턴(105)과 패키지(100)에 구비된 캐비티의 개구부 둘레의 프린트회로기관에 형성된 도체패턴(108)은 스루홀(107,107)에 의해서 연통되어 있고, 도체패턴(108)에 형성된 외부접속단자용 접속패드에는 외부접속단자로서 납땜 볼(110)이 장착되어 있다.
이러한 반도체장치에 있어서는 반도체소자(102) 및 와이어(106)는 포팅된 봉지수지로 되는 봉지수지층(112)에 의해서 봉지되어, 외부접속단자용 접속패드를 제외하고는 캐비티의 개구부 둘레의 도체패턴(108)은 솔더레지스트(114)가 도포되어 보호되고 있다.
이 반도체장치의 납땜 볼(110)과 실장기판(116)의 회로패턴에 구비된 접속패드(120)를 맞닿게 하고, 납땜 볼을 일괄 리플로우 처리하여 반도체장치를 실장기판(116)에 실장하면, 실장기판(116)과 반도체장치 사이에 공간(118)이 형성된다.
이 때문에, 반도체소자(102)에서 발생하는 거의 모든 열은 반도체소자(102)와 직접 접촉하고 있는 패키지(100)를 거쳐서 방열된다.
그런데, 이런한 반도체장치에 있어서는 반도체소자(102)로부터 발생하는 열을 효율 좋게 패키지(100)의 외부로 방열하기 위해 반도체소자(102)의 탑재부분(패키지(100)의 캐비티 저면)을 동판 등의 금속판으로 형성하여, 반도체소자(102)와 패키지(100)의 전열(傳熱)특성을 향상시킬 수 있다.
그러나, 제7도에 나타낸 바와 같이 반도체소자(102)가 패키지(100) 및 봉지수지층(112)으로 덮여져 있기 때문에, 반도체소자(102)의 패키지(100)측중 일면만이 전열에 기여할 뿐이다.
또, 봉지수지층(112)의 표면으로부터의 방열성을 향상시키고, 반도체소자(102)의 다른 면측(와이어본딩면)으로 부터의 방열성을 향상시키기 위해 방열핀 등의 방열수단을 봉지수지층(112)의 표면에 구비하는 것은 반도체장치를 실장할 때에 형성되는 공간(118)이 매우 좁기 때문에 불가능하다.
단, 반도체장치에 있어서는 탑재한 반도체소자(102)의 양면측으로부터 방열할 수 있으면, 반도체장치의 방열성을 현저히 향상시킬 수 있다.
따라서, 본 발명의 과제는 탑재한 반도체소자의 양면측으로부터 방열할 수 있는 반도체장치 및 그 실장구조를 제안하는 것에 있다.
제1도는 본 발명에 관한 일실시태양를 설명하기 위한 종단면도.
제2도는 제1도에 나타낸 반도체장치의 납땜 볼측에서의 개략저면도.
제3도는 제1도에 나타낸 반도체장치를 실장기판에 실장한 상태를 설명하기 위한 단면도.
제4도는 본 발명에 관한 다른 실시태양를 설명하기 위한 종단면도.
제5도는 제4도에 나타낸 반도체장치를 실장기판에 실장한 상태를 설명하기 위한 단면도.
제6도는 본 발명에 관한 다른 실시태양을 설명하기 위한 종단면도.
제7도는 종래의 반도체장치를 설명하기 위한 종단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 12, 34 : 도체패턴
14, 36 : 반도체소자 17, 40 : 언더필재층(봉지수지층)
18, 32 : 납땜 볼(외부접속단자) 22 : 실장기판
24 : 금속층 25 : 열전도성 접착제층
26 : 접속패드 30 : 플렉시블 배선기판
44 : 프레임보디 45 : 프레임부분
46 : 공간부
본 발명자들은 상기 목적을 달성하기 위하여 검토를 거듭한 결과, 기판에 탑재된 반도체소자의 일면측에 형성된 접속단자와, 반도체소자의 탑재부 근방의 기판면에 형성된 도체패턴의 일단을 플립칩본딩 방식으로 접속함으로써, 탑재한 반도체소자의 다른 면측을 수지봉지층으로부터 노출시킬 수 있어, 반도체장치의 방열성을 향상시킬 수 있는 것을 발견하여 본 발명에 이르렀다.
즉, 본 발명은 기판에 탑재된 반도체소자의 일면측에 구비된 접속단자와, 상기 반도체소자의 탑재부 근방의 기판면에 배치설비된 외부접속단자가 상기 기판면에 형성된 도체패턴을 거쳐서 접속되고, 또 반도체소자의 접속단자와 도체패턴의 일단과의 접속부가 봉지수지에 의해서 봉지되어 된 반도체장치에 있어서, 반도체소자의 일면측에 구비된 접속단자와, 상기 기판면에 형성된 도체패턴의 일단이 풀립칩본딩 방식으로 접속되고, 또 반도체소자의 다른 면측이 봉지수지에 의해서 형성된 수지봉지층으로부터 노출되는 것을 특징으로 하는 반도체장치에 있다.
또, 본 발명은 기판에 탑재된 반도체소자의 일면측에 구비된 접속단자와, 상기 반도체소자의 탑재부 근방의 기판면에 배치설비된 외부접속단자가 상기 기판면에 형성된 도체패턴을 거쳐서 접속되고, 또 반도체소자의 접속단자와 도체패턴의 일단과의 접속부가 봉지수지에 의해서 봉지된 반도체장치가 실장기판에 실장된 반도체장치의 실장구조에 있어서, 실장기판에 실장된 반도체장치가 반도체소자의 일면측에 형성된 접속단자와, 상기 기판면에 형성된 도체패턴의 일단이 플립칩본딩 방식으로 접속된 반도체장치이고, 상기 반도체장치의 외부접속단자가 실장기판의 화로패턴과 접속되어 있는 동시에, 상기 봉지수지에 의해서 형성된 수지봉지층으로부터 노출되는 반도체소자의 다른 면측이 실장기판면에 실질적으로 맞닿아 있는 것을 특징으로 하는 반도체장치의 실장구조이다.
이러한 구성를 갖는 본 발명에 있어서, 외부접속단자를 납땜 볼로 함으로써, 반도체장치의 실장을 용이하게 행할 수 있다.
또, 기판으로서 가요성 필름으로 형성한 플렉시블 배선기판을 사용하여 일면측에 반도체소자의 탑재부를 형성한 플렉시블 배선기판의 다른 면측에, 상기 탑재부에 상당하는 부분에 오목부 또는 개구부 등의 공간부를 형성한 프레임보디를 방열체로서 피착함으로써, 반도체장치를 실장기판면에 실장할 때, 블렉시블 배선기판이 변형가능하기 때문에, 외부접속단자의 길이조정을 완화할 수 있다.
이 프레임보디를 금속프레임보디로 함으로써, 반도체장치의 방열성을 더 향상시킬 수 있다.
또, 반도체소자의 다른 면측과 실장기판의 기판면사이에 금속분말을 혼합한 열전도성 접착제층을 형성함으로써, 반도체장치의 열방산성을 향상하면서 반도체소자를 실장기판에 고착할 수 있다.
이러한 반도체소자의 단면이 맞닿는 실장기판의 영역에도 금속층을 구비함으로써, 반도체장치의 방열성을 한층 더 향상시킬 수 있다.
또, 본 발명에 있어서, "실질적으로 맞닿음"이란 반도체소자의 단면을 실장기판면에 고착하기 위한 반도체소자의 단면과 실장기판면 사이에 접착제층을 거쳐서 맞닿게 하더라도 좋은 것을 의미한다.
본 발명에 의하면, 반도체소자의 일면측에 형성된 접속단자와, 기판의 일면측에 형성된 도체패턴의 일단을 플립칩본딩 방식으로 접속함으로써, 반도체소자의 다른 면측을 봉지수지층으로부터 노출시킬 수 있다. 이 때문에, 반도체소자에서 발생한 열은 반도체소자의 일면측에서 기판측으로 방열할 수 있는 동시에, 봉지수지층으로부터 노출되어 있는 반도체소자의 다른 면측에서도 방열시킬 수 있는 결과, 반도체장치의 방열성을 향상시킬 수 있다.
특히, 반도체장치를 실장기판에 실장할 때, 봉지수지층으로부터 노출하는 반도체소자의 다른 면측이 실장기판면에 실질적으로 맞닿는 경우에는 반도체소자의 단면과 실장기판면 사이에 공간부가 형성되는 경우보다도, 반도체장치의 방열성을 더 향상시킬 수 있다. 즉, 이 경우에는 반도체장치의 기판과, 반도체장치의 기판 면적보다도 크고 또 열용량도 큰 실장기판을 거쳐서 방열시킬 수 있기 때문이다.
본 발명을 도면을 참조하여 더 상세히 설명한다.
제1도는 본 발명의 일실시태양를 나타내는 반도체장치의 종단면도이고, 방열성이 우수한 질화알루미늄성분을 포함하는 세라믹제 등의 기판(10)의 일면측에 형성된 도체패턴(12)의 일단과, 반도체소자(14)의 일면측에 구비된 납땜범프(16)가 플립칩본딩(flip-chip bonding) 방식으로 접속되어 있다. 납땜범프(bump)(16)는 반도체소자(14)의 접속단자이다.
또, 도체패턴(12)의 타단에 형성된 외부접속단자용 패드에는 외부접속단자로서의 납땜 볼(18,18 ...)이 배치 설비되어 있다.
또, 도체패턴(12)의 일단과 반도체소자(14)의 납땜범프(16)와의 접합부는 포팅된 언더필(under fill)재(예를 들어 에폭시수지)로 수지봉지되어 있다.
제1도의 반도체장치에서는 반도체소자(14)의 다른 면측 및 도체패턴(12)의 대부분이 봉지수지층으로서의 언더필재층(17)으로부터 노출되어 있다.
단, 도체패턴(12)의 노출부분은 외부단자용 접속패드를 제외하고 솔더레지스트(20)가 도포되어 있고, 외부단자용 접속패드와 반도체소자(14)의 다른 면측은 노출면으로 되어 있다.
이러한 반도체장치에 대해서, 납땜 볼(18)측에서 본개략 저면도를 제2도에 나타낸다. 제2도는 외부단자용 접속패드를 제외하고 도포한 솔더레지스트(20)의 일부를 절결한 것이다. 제2도에 나타낸 바와 같이, 기판(10)에 탑재된 반도체소자(14)의 납땜범프(16)와 일단이 접속된 도체패턴(12)의 타단측은 기판(10)의 둘레방향으로 뻗어 있고 도체패턴(12)의 타단에 형성된 외부접속단자용 패드에는 납땜 볼(18)이 장착된다.
제1도 및 제2도에 나타낸 반도체장치에서는 실장기판에 실장했을 때에, 납땜 볼(18,18 ...)이 실장기판의 회로패턴에 접속되고, 또 반도체소자(14)의 노출면이 실장기판면에 실질적으로 맞닿도록, 납땜 볼(18,18...)이 높이가 조정되어 있다.
이 때문에, 제3도에 나타낸 바와 같이, 납땜 볼(18,18 ...)을 실장기판(22)의 회로패턴에 구비된 접속패드(26)에 접속함으로써, 반도체장치를 실장기판(22)에 실장하면, 반도체소자(14)의 노출면은 실장기판면에 맞닿으면서 동분말 등의 금속분말이 혼합된 열전도성 접착제층(25)에 의해서 고착된다.
이 때문에, 반도체소자(14)에서 발생하는 열은 납땜범프(16)을 거쳐서 반도체장치의 기판(10)과, 열전도성 접착제층(25)을 거쳐서 실장기판(22)으로부터 방열된다. 또, 실장기판(22)은 통상, 복수의 전자부품을 탑재하기 때문에 반도체장치를 구성하는 기판(10)의 면적에 비하여 크고 또 열용량도 크기 때문에 반도체장치의 방열성을 제7도에 나타낸 종래의 반도체장치보다도 향상시킬 수 있다.
제1도 및 제2도에 나타낸 반도체장치를 실장기판(22)에 실장할 때에는 반도체장치의 납땜 볼(18,18 ...)의 각각을 실장기판(22)의 회로패턴에 형성된 소정의 접속패드(26)에 재치한 후 일괄하여 리플로우 처리한다.
이 때에, 반도체소자(14)가 지주 역할을 하기 때문에, 납땜 볼(18,18 ...)의 용융량을 일정하게 할 수 있다.
이와 같이 납땜 볼(18)을 일괄하여 리플로우할 때에, 반도체소자(14)의 일면측에 형성된 납땜범프(16)가 리플로우되지 않도록, 반도체소자(14)의 접속단자로서의 납땜범프(16)는 납땜 볼(18,18 ...)을 형성하는 납땜보다도 고융점의 납땜으로 형성한다.
또, 납땜범프(16) 대신에 금범프 등의 다른 금속제범프를 사용하고, 도전성 접착제에 의해서 도체패턴의 일단과 접합해도 좋다.
제1도∼제3도에 나타낸 반도체장치는 기판(10)으로서 방열성이 우수한 질화알루미늄성분을 포함하는 세라믹제의 기판을 사용했지만, 방열성이 우수한 기판으로서는 알루미늄판의 표면을 알마이트처리(양극산화처리)시켜 절연피막을 형성한 후, 도체패턴을 스퍼터링이나 증착에 의해서 형성한 기판, 또는 동판의 표면을 수지층으로 덮은 후 도체패턴을 형성한 소위 메탈코어 기판을 사용할 수 있다.
이들 기판(10)은 강체이고, 실질적으로 변형되지 않는 것이기 때문에, 납땜 볼(18,18 ...)의 높이조정을 엄밀히 할 필요가 있다.
이점에서, 제4도에 나타낸 바와 같이, 기판으로서 폴리이미드필름 등의 가요성 필름을 사용한 플렉시블 배선기판(30)을 사용함으로써, 외부접속단자로서의 납땜 볼(32)의 높이조정에 있어서, 그 엄밀함의 정도를 완화할 수 있다.
즉, 제4도에 나타낸 반도체장치는 플렉시블 기판(30)의 일면측에 형성된 도체패턴(34)의 일단과, 반도체소자(36)의 납땜범프(38)가 플립칩본딩 방식으로 접속되고, 또 도체패턴(34)의 일단과 반도체소자(36)의 납땜범프(38)의 접속부를 봉지하는 언더필재층(40)으로부터 반도체소자(36)의 다른 면측이 노출되어 있는 것이다.
이 반도체장치에 있어서도, 언더필재층(40)으로부터 노출되는 도체패턴(34)의 노출부에는 외부단자용 접속패드를 제외하고 솔더레지스트(42)가 도포되어 보호되고 있다.
또, 플랙시블 배선기판(30)의 다른 면측에는 금속제, 세라믹제 또는 수지제(바람직하게는 금속제)의 강체로 된 방열체로서의 프레임보디(44)가 피착되어 있다.
이 프레임보디(44)는 플랙시블 배선기판(30)의 다른 면측에서, 그 프레임부분(45)이 납땜 볼(32,32...)(외부접속단자)을 덮는 위치에 있고, 또 오목부 또는 개구부 등의 공간부(46)도 반도체소자(36)의 탑재부에 상당하는 동일선상의 위치에 있다.
이 때문에, 프레임보디(44)를 압력을 가하여 누름으로써 반도체장치의 실장기판으로의 실장을 행할 수 있다.
즉, 실장기판의 소정 위치에 재치된 반도체장치의 프레임보디(44)를 압력을 가하여 누름으로써, 납땜 볼(32,32 ...)을 실장기판의 회로패턴에 형성된 소정의 접속패드에 접합할 수 있기 때문이다.
또 이 때에, 프레임보디(44)에 가해지는 누르는 힘에 의해서 플렉시블 배선기판(30)의 일면측에 탑재된 반도체소자(36)의 노출면이 실장기판의 기판면에 맞닿아 플렉시블 배선기판(30)의 다른 면측 방향으로의 누르는 힘을 받아, 플렉시블 배선기판(30)의 탑재부가 만곡되더라도, 반도체소자(36)의 일부와 함께 프레임보디(44)의 공간부(46)내로 들어갈 수 있다.
이러한 제4도에 나타낸 반도체장치는 납땜 볼(32,32...)의 높이가 플렉시블 배선기판(30)의 일면측에 탑재된 반도체소자(36)보다도 낮더라도 반도체소자(36)의 노출면을 실장기판면에 맞닿게 할 수 있다.
즉, 제4도에 나타낸 바와 같이, 납땜 볼(32,32 ...)의 높이가 플렉시블 배선기판(30)의 일면측에 탑재된 반도체소자(36)보다도 낮은 반도체장치를 실장기판에 실징하면, 제5도에 나타낸 바와 같이, 실장기판(22)의 기판면에 노출면이 맞닿은 반도체소자(36)가 플렉시블 배선기판(30)의 다른 면측 방향으로 눌려진다. 이 누르는 힘에 의해서 플렉시블 회로기판(30)의 탑재부가 만곡되어, 반도체소자(36)의 일부와 같이 프레임보디(44)의 공간부(46)내로 들어갈 수 있다.
이와 같이 제4도의 반도체장치는 프레임보디(44)에 의해서 플렉시블 회로기판(30)을 변형가능하게 할 수 있기 때문에, 납땜 볼(32,32 ...)의 높이조정을 제1도∼제3도에 나타낸 반도체장치와 비교하여 완화할 수 있는 것이다.
또, 제4도의 반도체장치의 반도체소자(36)의 단면도, 동분말 등의 금속분말이 혼합된 열전도성 접착제층(25)을 거쳐서 실장기판면에 고착되어 있다.
제3도 및 제5도에 있어서는 반도체장치를 실장기판(22)에 실장할 때, 언더필재층(17)으로부터 노출되는 반도체소자(14)의 다른 면측이 실장기판(22)에 맞닿아 있지만, 제6도에 나타낸 바와 같이, 반도체소자(14)의 다른 면측이 실장기판(22)에 맞닿지 않더라도, 제7도에 나타낸 반도체장치의 실장구조보다도 반도체장치의 방열성을 향상시킬 수 있다.
반도체소자(14)의 다른 면측이 언더필재층(17)으로부터 노출되어 있기 때문에, 반도체소자(14)에서 발생한 열은 언더필재층(17)으로부터 노출되는 반도체소자(14)의 노출면으로부터 방열되는 동시에 납땜 범프(16)를 거쳐서 반도체장치의 기판(10)에서도 방열되기 때문이다.
또, 반도체소자(14)의 노출면에서의 방열성을 향상하기 위한 반도체소자(14)의 노출면측에 냉각바람을 불어 넣는 것도 바람직하다.
이상, 기술한 실시태양에 있어서, 실장기판(22)으로 부터의 방열성을 향상시키기 위해서는 제3도 및 제5도에 나타낸 바와 같이, 반도체소자(14) 또는 반도체소자(36)의 단면이 맞닿는 실장기판(22)의 영역에 동박이나 동판 등의 금속층(24)을 설비하는 것이 바람직하다.
또, 제3도 및 제5도에 나타낸 실시태양에 있어서는 반도체장치의 반도체소자를 실장기판면에 열전도성 접착제층(25)을 거쳐서 실장기판면에 고착하고 있지만, 열전도성 접착제층(25)을 거치지 않고 직접 접촉시키더라도 좋은 것은 물론이다.
또, 외부접속용단자로서의 납땜 볼도 중심부의 동볼 등의 도전성 강체에 납땜 등의 저융점금속 도금이 행해진 것도 좋고, 길이조정된 핀을 사용할 수 있다.
본 발명에 의하면, 반도체장치에 탑재된 반도체소자에서 발생한 열을 반도체소자의 가판측면과 실장기판측면으로부터 방열할 수 있고, 실질적으로 반도체소자의 기판측면만에서 방열하고 있는 종래의 반도체장치에 비하여 반도체장치의 방열성을 향상시킬 수 있다.
Claims (15)
- 제1면과 제2면을 가지며, 상기 제1면측에 접속단자를 구비한 반도체소자와; 납땜 볼로 된 외부접속단자가 배치되며 또한 도체패턴이 형성된 면을 가짐으로써, 상기 반도체소자의 접속단자가 상기 도체패턴에 의해 상기 외부접속단자에 전기적으로 접속되도록 하는 기판과; 상기 반도체소자의 제2면이 노출되도록 상기 반도체소자의 접속단자를 봉지하는 수지를 포함하며, 상기 반도체소자의 접속단자는 상기 기판면에 형성된 각 도체패턴의 일단에 플립칩본딩 방식으로 각각 접속되고, 상기 반도체소자와 상기 접속단자의 두께가 상기 납땜 볼의 직경과 거의 동일한 것을 특징으로 하는 반도체장치.
- 제1면과 제2면을 가지며, 상기 제1면측에 접속단자를 구비한 반도체소자와; 납땜 볼로 된 외부접속단자가 배치되며 또한 도체패턴이 형성된 제1면과, 제2면을 가짐으로써, 상기 반도체소자의 접속단자가 상기 도체패턴에 의해 상기 외부접속단자에 전기적으로 접속되도록 하는 가용성 필름으로 된 플렉시블 배선기판과; 상기 반도체소자의 제2면이 노출되도록 상기 반도체소자의 접속단자를 봉지하는 수지와; 상기 플렉시블 배선기판의 제2면에 피착된 방열용 프레임보디를 포함하며, 상기 반도체소자의 접속단자는 상기 기판면에 형성된 각 도체패턴의 일단에 플립칩본딩 방식으로 각각 접속되고, 상기 반도체소자와 상기 접속단자의 두께가 상기 납땜 볼의 직경과 거의 동일한 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 방열용 프레임보디는 금속 프레임보디인 것을 특징으로 하는 반도체장치.
- 제1면과 제2면을 가지며, 상기 제1면측에 접속단자를 구비한 반도체소자와, 외부접속단자와 도체패턴이 형성된 면을 가짐으로써, 상기 반도체소자의 접속단자가 상기 도체패턴에 의해 상기 외부접속단자에 전기적으로 접속되도록 하는 기판과, 상기 반도체소자의 제2면이 노출되도록 상기 반도체소자의 접속단자를 봉지하는 수지를 구비하고, 상기 반도체소자의 접속단자가 상기 기판면에 형성된 도체패턴의 일단에 플립칩본딩 방식으로 접속된 반도체장치와; 회로패턴을 구비한 면을 가진 실장기판을 포함하며, 상기 반도체장치는, 상기 외부접속단자가 상기 실장기판의 회로패턴에 전기적으로 접속됨과 동시에 상기 반도체소자의 제2면이 상기 실장기판의 상기 면에 접촉하도록, 상기 실장기판상에 실장된 것을 특징으로 하는 반도체장치의 실장구조.
- 제4항에 있어서, 상기 외부접속단자는 납땜 볼로 되며, 상기 플립칩본딩의 온도가 상기 납땜 볼의 용융점보다 높은 것을 특징으로 하는 반도체장치의 실장구조.
- 제1면과 제2면을 가지며, 상기 제1면측에 접속단자를 구비한 반도체소자와, 외부접속단자와 도체패턴이 형성된 제1면과, 제2면을 가짐으로써, 상기 반도체소자의 접속단자가 상기 도체패턴에 의해 상기 외부접속단자에 전기적으로 접속되도록 하는 가요성 필름으로 된 플렉시블 배선기판과, 상기 반도체소자의 제2면이 노출되도록 상기 반도체소자의 접속단자를 봉지하는 수지와, 상기 플렉시블 배선기판의 제2면에 피착된 방열용 프레임보디를 구비하고, 상기 반도체소자의 접속단자가 상기 기판면에 형성된 도체패턴의 일단에 플립칩본딩 방식으로 접속된 반도체장치와; 회로패턴을 구비한 면을 가진 실장기판을 포함하며, 상기 반도체장치는, 상기 외부접속단자가 상기 실장기판의 회로패턴에 전기적으로 접속됨과 동시에 상기 반도체소자의 제2면이 상기 실장기판의 상기 면에 접촉하도록, 상기 실장기판상에 실장된 것을 특징으로 하는 반도체장치의 실장구조.
- 제6항에 있어서, 상기 반도체소자의 제2면은 열전도성 접착제층에 의해서 상기 실장기판의 상기 면에 접촉하는 것을 특징으로 하는 반도체장치의 실장구조.
- 제1항에 있어서, 상기 기판은 질화알루미늄성분을 포함하는 세라믹제로 된 것을 특징으로 하는 반도체장치.
- 제4항에 있어서, 상기 기판은 질화알루미늄성분을 포함하는 세라믹제로 된 것을 특징으로 하는 반도체장치의 실장구조.
- 제4항에 있어서, 상기 반도체소자의 제2면은 열전도성 접착제층에 의해서 상기 실장기판의 상기 면에 접촉하는 것을 특징으로 하는 반도체장치의 실장구조.
- 제6항에 있어서, 상기 외부접속단자는 납땜 볼로 되며, 상기 플립칩본딩의 온도가 상기 납땜 볼의 용융점보다 높은 것을 특징으로 하는 반도체장치의 실장구조.
- 제6항에 있어서, 상기 방열용 프레임보디는 금속 프레임보디인 것을 특징으로 하는 반도체장치의 실장구조.
- 제6항에 있어서, 상기 플렉시블 배선기판은 상기 반도체소자가 플립칩본딩 방식으로 탑재되는 소자 탑재부를 가지고, 상기 방열용 프레임보디는 상기 소자 탑재부에 상당하는 부분에 오목부 또는 개구부를 가지며, 상기 플렉시블 배선기판이 상기 방열용 프레임보디의 오목부 또는 개구부내로 들어가는 것을 특징으로 하는 반도체장치의 실장구조.
- 제1면과 제2면을 가지며, 상기 제1면측에 접속단자를 구비한 반도체소자와; 외부접속단자, 도체패턴 및 상기 반도체소자가 탑재되는 소자 탑재부가 형성된 제1면과, 제2면을 가짐으로써, 상기 반도체소자의 접속단자가 상기 도체패턴에 의해 상기 외부접속단자에 전기적으로 접속되도록 하는 가요성 필름으로 된 플렉시블 배선기판과; 상기 반도체소자의 제2면이 노출되도록 상기 반도체소자의 접속단자를 봉지하는 수지와; 상기 플렉시블 배선기판의 제2면에 피착되며, 상기 플렉시블 배선기판의 소자 탑재부에 상당하는 부분에 오목부 또는 개구부를 가진 방열용 프레임보디를 포함하며, 상기 반도체소자의 접속단자는 상기 기판면에 형성된 각 도체패턴의 일단에 플립칩본딩 방식으로 각각 접속된 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 반도체장치가 실장기판에 실장될 때, 상기 반도체소자의 제2면이 납땜 볼로 된 외부접속단자의 상부와 동일한 높이에 있는 것을 특징으로 하는 반도체장치.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21446695A JP3549294B2 (ja) | 1995-08-23 | 1995-08-23 | 半導体装置及びその実装構造 |
JP95-214466 | 1995-08-23 | ||
JP95214466 | 1995-08-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970013239A KR970013239A (ko) | 1997-03-29 |
KR100231589B1 true KR100231589B1 (ko) | 1999-11-15 |
Family
ID=16656195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960034225A KR100231589B1 (ko) | 1995-08-23 | 1996-08-19 | 반도체장치 및 그 실장구조 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5777386A (ko) |
JP (1) | JP3549294B2 (ko) |
KR (1) | KR100231589B1 (ko) |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6848173B2 (en) | 1994-07-07 | 2005-02-01 | Tessera, Inc. | Microelectric packages having deformed bonded leads and methods therefor |
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US7149095B2 (en) * | 1996-12-13 | 2006-12-12 | Tessera, Inc. | Stacked microelectronic assemblies |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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FPAY | Annual fee payment |
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