KR100228336B1 - 플렉시블 멀티칩 모듈 반도체 장치 및 그의 형성방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술분야
칩사이즈의 반도체 패키지 조립장비
2. 발명의 해결하고자 하는 기술적 과제
본 발명은 패턴이 형성된 테이프의 상,하단에 납범프가 형성된 다이를 본딩시키고, 이것을 연속적으로 연결하여 멀티칩 모듈을 형성한 플렉시블 멀티칩 모듈 반도체 장치 및 그의 형성방법를 제공함에 그 목적이 있다.
3. 발명의 해결방법의 요지
본 발명은, 질화막이 제거된 상부면 양측부의에 패드가 장착되는 칩; 상기 칩의 패드면에 올려지되, 베리어 금속을 매개로 고정되는 납범프; 그 내부에 회로패턴이 형성되며, 상기 납범프와 연결되도록 그가 접촉되는 부위에 접착제가 구비된 테이프를 포함하되, 상기 테이프의 양측단 상하부에 납범프가 구비된 칩을 서로 마주보도록 적층하여 연속적으로 연결한 것을 특징으로 하는 플렉시블 멀티칩 모듈의 반도체 장치를 제공한다.
4. 발명의 중요한 용도
연속한 패키지를 모듈화하여 회로 집적도를 고밀도화한 보드에 사용됨
Description
본 발명은 칩크기의 패키지를 조립하는 멀티칩 모듈 반도체장치에 관한 것으로, 특히 플렉시블한 회로가 형성된 테이프를 사용하여 여러가지의 칩을 상하로 적층 연결하여 칩을 모듈화하여 기판내에서 자유롭게 실장시킬 수 있도록 한 플렉시블 멀티칩 모듈 반도체 장치 및 그의 형성방법에 관한 것이다.
종래의 멀티 칩 모듈 반도체 장치에서는 개개의 반도체 플라스틱이나 세라믹 등의 기질(substrate)에 칩을 올려 다이본딩을 하고, 솔더범프(solder bump)를 쌓아 멀티칩 모듈을 형성한 후, 메인 기판상에 삽입하거나 실장하는 구조로 되어 있다.
그러나, 이와 같은 종래의 멀티칩 반도체 장치에서 플라스틱의 경우는 몰딩하는 구조로 되어 있어 칩을 상하로 적층할 수 없어 칩크기의 콤팩트한 패키지를 제작할 수가 없으며, 패키지 자체에 크랙등이 발생하여 신뢰성이 떨어지는 문제점이 있다.
또한, 세라믹의 경우는 칩을 상하로 올리는 것이 가능하나, 가격이 비싸고, 두께가 두꺼워지기 때문에, 두께가 얇은 패키지를 구현하기가 어려운 문제점을 내포하고 있다.
따라서, 본 발명은 상기의 제반 문제점을 해결하기 위하여 안출된 것으로서, 패턴이 형성된 테이프의 상,하단에 납범프가 형성된 다이를 본딩시키고, 이것을 연속적으로 연결하여 멀티칩 모듈을 콤팩트화한 플렉시블 멀티칩 모듈 반도체 장치 및 그의 형성방법를 제공함에 그 목적이 있다.
또한, 본 발명은 패턴이 형성된 플렉시블한 테이프의 상,하부면에 칩을 적층하여 이루어진 패키지를 인쇄회로기판 내부 또는 외부로의 연결을 용이하게 하는 플렉시블 멀티칩 모듈 반도체장치 및 그의 형성방법을 제공함에 다른 목적이 있다.
또한, 본 발명은 기존의 PCB에 반도체 칩이 실장된 상부의 좁은 공간에 추가로 칩사이즈의 패키지를 자유롭게 실장할 수 있는 플렉시블 멀티칩 모듈 반도체 장치 및 그의 형성방법을 제공함에 또 다른 목적이 있다.
또한, 본 발명은 칩사이즈의 패키지 조립공정을 간단히 하며, 칩과 칩간의 신호처리 거리를 단축하여 전기적 특성을 향상시키고, 최대한 얇은 패키지의 멀티칩 모듈을 실현한 플렉시블 멀티칩 모듈 반도체 장치 및 그의 형성방법을 제공함에 또 다른 목적이 있는 것이다.
도1은 본 발명에 의한 플렉시블 멀티칩모듈의 일실시예 구성을 나타낸 개략도.
도2는 도1의 A부 상세도.
* 도면의 주요 부분에 대한 부호의 설명
1,1' : 테이프 2, 2' : 칩
3 : 보호막 4 : 컴파운드
11 : 질화막 12 : 알루미늄 패드
13 : 베리어 메탈 14, 14' : 납범프
15 : 접착제
상기 목적을 달성하기 위하여 본 발명은, 질화막이 에칭된 양측부위에 본딩패드가 장착된 칩; 상기 칩의 본딩패드면에 올려지되, 베리어 금속을 매개로 고정되는 납범프; 및 내부에 회로패턴이 형성되며, 상기 납범프와 연결되도록 납범프가 접촉되는 부위에 접착제가 구비된 테이프를 포함하되, 상기 테이프의 양측단 상하부에 납범프가 구비된 칩을 서로 마주보도록 적층하여 연속적으로 연결한 것을 특징으로 하는 플렉시블 멀티칩 모듈의 반도체 장치를 제공한다.
또한, 본 발명은 웨이퍼에 구획된 각각의 칩의 일면에 도포된 질화막의 양측 소정부위를 에칭하고, 상기 칩의 양측 에칭부위에 본드패드를 각각 장착하는 제1 단계; 상기 각각의 본드패드에 베리어메탈을 장착하고 그 위에 납범프를 장착하는 제2 단계; 상기 웨이퍼에 구획된 칩을 개별적으로 절단하는 제3 단계; 회로패턴이 형성된 테이프의 양측 상부 소정위치에 납범프 수용홈을 형성하고, 상기 납범프 수용홈의 바닥면에 접착제를 구비하는 제4 단계; 상기 납범프를 상기 테이프의 납범프 수용홈 바닥면에 구비된 접착제에 압착본딩하는 제5 단계; 상기 테이프의 일면 양측 상부에 압착본딩된 칩을 상기 테이프의 타면에도 동일하게 납범프가 장착된 다른 칩을 접촉시킨 후 압착본딩하는 제6 단계; 및 상기 테이프의 양측 상하면에 서로 마주보는 상기 칩이 납범프를 매개로 적층,형성된 패키지구조를 연속적으로 연결하는 제7 단계를 포함하는 플렉시블 멀티칩 모듈 반도체 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도1은 본 발명에 의한 플렉시블 멀티칩모듈의 일실시예 구성을 나타낸 개략도; 도2는 도1의 A부 상세도이다.
도면에서 "1, 1'"은 테이프, "1a"는 납범프 수용홈, "2, 2'"는 칩, "3"은 보호막, "4"는 컴파운드, "11"은 질화막, "12"는 알루미늄 패드, "13"은 베리어 메탈, "14, 14'"는 납범프, "15"는 접착제를 각각 나타낸 것이다.
본 발명에 의한 플렉시블 멀티칩모듈 반도체 장치 및 그의 형성방법은 테이프에 상하 적층된 칩 구조를 연속하여 연결하므로써 콤팩트하고 간단한 공정으로 좁은 공간에 최대의 반도체 칩을 실장할 수 있도록 구현한 것으로, 본 실시예에서는 플렉시블한 재질로 형성되며, 내부에 회로패턴이 형성된 테이프(1)를 구비한다.
그리고, 상기 테이프(1)의 양측 상하단에는 서로 마주보도록 칩(2)을 적층되게 구비하여 패키지화하고, 상기 패키지를 연속하여 연결한 구조로 되어 있다. 여기서, 상기 테이프(1)와 칩(2)의 연결구성은 도2 에 도시한 바와 같으며, 이를 상세히 설명하면 다음과 같다.
도면에 도시한 바와 같이 웨이퍼에 구획된 각 칩(2)의 일측면은 패시베이션(passivation) 공정 수행에 의해 질화막(11)이 도포되어 있다. 그리고, 상기 칩(2)의 양측 소정부위는 질화막(11)이 에칭되도록 하고, 상기 에칭부위에는 알루미늄 패드(12)가 장착되도록 한다.
또한, 상기 패드(12)에는 납범프(14)가 올려져 장착되는데, 이때 상기 패드(12)와 납범프(14) 사이에는 베리어 메탈(barrier metal)(13)이 구비되어 상기 납범프(14)가 용이하게 고착되도록 한다.
회로패턴이 형성된 테이프(1)의 양측 소정위치에는 상기 칩(2)의 양측 상부에 올려진 납범프(14, 14')에 대향하도록 납범프 수용홈(1a)이 형성되고, 상기 납범프 수용홈(1a)의 바닥면에는 접착제(15)가 구비되어 상기 납범프(14)를 상기 테이프(1)의 납범프 수용홈(1a) 바닥면에 구비된 접착제(15)에 견고하게 압착본딩착된다.
또한, 상기 테이프(1)의 회로패턴 부위는 소정의 보호막(3)으로 도포되어 있어 외부로부터 회로가 보호될 수 있도록 한다.
상기와 같이 하여 히팅 공구에 의한 열압착으로 칩(2)과 테이프(1)의 본딩을 실시하는 테이프 자동본딩(tape automated bonding)기술로 회로를 연결한다.
또한, 상기한 바와 같은 칩(2)의 패드(12)상부에 납범프(14)를 성형한 구조를 180°뒤집어 테이프(1)의 상부면에 장착하는 플립칩(flip chip)의 C4기술(controlled collapse chip connection)을 이용하여 연결하여 칩사이즈의 패키지를 완성한다.
상기와 같이 서로 마주보는 칩(2) 사이에 테이프(1)의 회로가 연결되도록 한 패키지 구조를 연속적으로 연결하여 멀티칩 모듈을 형성한다.
여기서, 상기 대향하는 칩(2, 2')의 사이 및 양측 테이프(1, 1') 각각의 일단에 설치된 칩(2)의 양측 납범프(14, 14')를 포함하는 부위에는 컴파운드(4)가 몰딩처리된다. 이는, 상기 칩(2)과 칩(2')사이에 발생할 수 있는 산화를 방지하고 또한 보호하기 위함이다.
또한, 본 실시예에서는 상기 테이프(1)가 플렉시블한 재질로 형성되어 각 인쇄회로기판(PCB) 사이나 인쇄회로기판과 외부 기판 사이를 자유롭게 연결할 수 있도록 한 구조로 되어 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
전술한 바와 같이 본 발명에 따르면, 플렉시블한 테이프와 칩의 회로가 서로 연결되어 있으므로 칩사이즈의 패키지가 가능하며, 회로집적도를 고밀도화할 수 있을 뿐만 아니라, 칩과 칩사이의 신호거리가 단축되므로써 전기적 특성을 향상시킬 수 있다. 또한, 멀티칩 모듈을 한 번의 본딩공정으로 이룰수 있어 제작공정을 단축할 수 있으며, 멀티칩 모듈을 장착함에 따라 기판과 기판사이를 자유롭게 연결할 수 있으므로 하나의 보드화를 가능하게 하는 효과를 가진다.
Claims (7)
- 질화막이 에칭된 양측부위에 본딩패드가 장착된 칩;상기 칩의 본딩패드면에 올려지되, 베리어 금속을 매개로 고정되는 납범프; 및내부에 회로패턴이 형성되며, 상기 납범프와 연결되도록 납범프가 접촉되는 부위에 접착제가 구비된 테이프를 포함하되,상기 테이프의 양측단 상하부에 납범프가 구비된 칩을 서로 마주보도록 적층하여 연속적으로 연결한 것을 특징으로 하는 플렉시블 멀티칩 모듈의 반도체 장치.
- 제 1 항에 있어서,상기 테이프는플렉시블한 재질로 형성된 것을 특징으로 하는 플렉시블 멀티칩 모듈 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 테이프의 회로패턴 부위에 도포된 보호막을 더 포함하는 것을 특징으로 하는 플렉시블 멀티칩 모듈 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 대향하는 칩의 사이 및 양측 테이프 각각의 일단에 설치된 칩의 양측 범프를 포함하는 부위를 몰딩처리한 밀봉수단을 더 포함하는 것을 특징으로 하는 플렉시블 멀티칩 모듈 반도체 장치.
- 웨이퍼에 구획된 각각의 칩의 일면에 도포된 질화막의 양측 소정부위를 에칭하고, 상기 칩의 양측 에칭부위에 본드패드를 각각 장착하는 제1 단계;상기 각각의 본드패드에 베리어메탈을 장착하고 그 위에 납범프를 장착하는 제2 단계;상기 웨이퍼에 구획된 칩을 개별적으로 절단하는 제3 단계;회로패턴이 형성된 테이프의 양측 상부 소정위치에 납범프 수용홈을 형성하고, 상기 납범프 수용홈의 바닥면에 접착제를 구비하는 제4 단계;상기 납범프를 상기 테이프의 납범프 수용홈 바닥면에 구비된 접착제에 압착본딩하는 제5 단계;상기 테이프의 일면 양측 상부에 압착본딩된 칩을 상기 테이프의 타면에도 동일하게 납범프가 장착된 다른 칩을 접촉시킨 후 압착본딩하는 제6 단계; 및상기 테이프의 양측 상하면에 서로 마주보는 상기 칩이 납범프를 매개로 적층,형성된 패키지구조를 연속적으로 연결하는 제7 단계를 포함하는 플렉시블 멀티칩 모듈 반도체 형성방법.
- 제 5 항에 있어서,상기 제4 단계는상기 테이프상에 형성된 회로패턴에 보호막을 도포하는 과정을 더 포함하는 플렉시블 멀티칩 모듈 반도체 형성방법.
- 제 5 항 또는 제 6 항에 있어서,적층된 칩과 칩의 산화 방지 및 보호를 위하여, 상기 대향하는 칩의 사이 및 양측 테이프 각각의 일단에 설치된 칩의 양측 범프를 포함하는 부위를 컴파운드로 몰딩처리하는 제8 단계를 더 포함하는 것을 특징으로 하는 플렉시블 멀티칩 모듈 반도체 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170117215A1 (en) | 2015-10-27 | 2017-04-27 | Samsung Electronics Co., Ltd. | Semiconductor device having flexible interconnection and method for fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970046944U (ko) * | 1995-12-29 | 1997-07-31 | 단위멀티칩 반도체패키지 및 이를 사용한 실장형 멀티칩 반도체패키지 |
-
1996
- 1996-08-31 KR KR1019960037695A patent/KR100228336B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970046944U (ko) * | 1995-12-29 | 1997-07-31 | 단위멀티칩 반도체패키지 및 이를 사용한 실장형 멀티칩 반도체패키지 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170117215A1 (en) | 2015-10-27 | 2017-04-27 | Samsung Electronics Co., Ltd. | Semiconductor device having flexible interconnection and method for fabricating the same |
| US10553529B2 (en) | 2015-10-27 | 2020-02-04 | Samsung Electronics Co., Ltd. | Semiconductor device having flexible interconnection and method for fabricating the same |
| US10770383B2 (en) | 2015-10-27 | 2020-09-08 | Samsung Electronics Co., Ltd. | Semiconductor device having flexible interconnection and method for fabricating the same |
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