KR100226256B1 - 반도체 디바이스의 소자 분리 방법 - Google Patents

반도체 디바이스의 소자 분리 방법 Download PDF

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Abstract

본 발명은, 누설 전류 발생을 최소화하여, 반도체 디바이스의 신뢰성을 확보 할 수 있는 반도체 디바이스의 소자 분리방법을 제공하는 것을 목적으로 한다.
본 발명은, 반도체 기판의 활성 영역 예정 부분에 소자 분리 영역의 반도체 기판이 노출되도록 산화 저지 패턴을 형성하는 단계; 상기 산화 저지 패턴 사이의 노출된 반도체 기판이 활성 영역 예정 부분의 반도체 기판의 높이보다 낮도록 단차를 형성하는 단계; 상기 산화 저지 패턴 사이에 도핑된 폴리실리콘막을 형성하는 단계; 상기 결과물을 산화하여, 소자 분리막을 형성하는 단계; 및 상기 산화 저지 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 디바이스의 소자 분리 방법
도 1a 내지 1e 는 종래의 반도체 디바이스의 소자 분리 방법을 설명하기 위한 각 제조 공정별 단면도.
도 2a 내지 2g 는 본 발명에 따른 반도체 디바이스의 소자 분리 방법을 설명하기 위한 각 제조 공정별 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 패드 산화막
13 : 실리콘 질화막 14 : 필드 산화막
15 : 홀 16 : 도핑된 폴리실리콘막
17 : 소자 분리막
본 발명은 반도체 디바이스의 소자 분리 방법에 관한 것으로, 보다 구체적으로는 소자 분리막의 필드 인버젼(field inversion)을 방지할 수 있는 반도체 디바이스의 소자 분리 방법에 관한 것이다.
현재의 반도체 소자는 고집적화됨에 따라 소자의 활성 영역의 면적 밀도가 증가하고 있다. 이러한 활성 영역의 면적 밀도는 소자의 분리 영역의 면적에 의하여 결정된다. 일반적으로 공지된 반도체 소자의 분리 기술은 로코스 기술로써, 국부적으로 선택적 산화를 이루어 필드 산화막을 형성하여 소자간의 절연특성을 확보하였다. 그러나, 상기와 같은 로코스 방식에 의한 필드 산화막은 버즈 빅이라는 측면 확산이 발생되어, 활성 영역의 면적을 감소시키게 되는 문제점을 지닌다.
또한, 소자 분리막 하부에는 이웃하는 반도체 디바이스의 채널 연장을 방지하고자, 기판과 동일한 타입을 갖는 불순물 소자 분리막 형성 이전에 이온 주입하는 공정이 별도로 행하여진다.
따라서, 종래에는 버즈빅 현상과, 별도의 채널 스탑공정을 줄이고자 , 도 1 과 같은 방식에 제안된다.
먼저, 도 1a 에 도시된 바와 같이, P 타입의 반도체 기판(1) 상부에 50 내지 150Å의 두께를 지니는 패드 산화막(2)이 형성되고, 그 상부에 실리콘 질화막(3)이 순차적으로 형성된다. 이어서, 소자 분리 예정 영역(A)이 노출되도록, 감광막 패턴(도시되지 않음)이 형성되고, 이 감광막 패턴(도시되지 않음)에 따라, 질화막(3)이 식각된다. 여기서, 도면에 미설명 부호 B는 반도체 기판의 활성 영역을 나타낸다.
그리고 난 다음, 도 1b 에 도시된 바와같이, 결과물 상부에는 소정의 불순물 예를 들어, 기판과 동일 타입의 불순물인 P 형의 불순물이 도핑된 폴리실리콘막(4)이 소정 두께로 증착된다.
그후, 도 1c를 참조하여, 폴리실리콘막(4)은 실리콘 질화막(3)이 표면이 노출되도록 에치백된다. 이때, 실리콘 질화막(3)의 상부도 식각 선택비에 따라 폴리실리콘막(4)이 식각됨에 비례하여 소정 부분 식각된다.
이어서, 도 1d에 도시된 바와같이, 질화막 패턴(3)사이에 매립된 폴리실리콘막(4)는 공지의 열산화 공정에 의하여 산화되어, 필드 산화막(5)이 형성된다. 이때, 상기 열산화 공정시, 폴리실리콘막(4)에 포함되어 있는 불순물이 반도체 기판(1)으로 확산되어 별도의 공정없이 필드 산화막(5) 하부에 패널 스톱 영역(6)이 형성된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 상기와 같은 종래 방식에 의하며, 필드 산화막(5)과 기판간의 하부 경계면과 반도체 기판 표면간의 높이가 거의 비슷하고, 필드 산화막(5) 하부에 존재하는 채널 스탑 영역(6)의 폭이 좁으므로 인하여, 필드 산화막 하부 영역에는 쉽게 채널이 형성되므로써, 다른 활성 영역과 용이하게 전기적 턴온이 발생하는 문제점이 발생하였다.
보다 구체적으로 설명하자면, 도 1e 에 도시된 바와같이, N 형의 모스 트랜지스터의 기생 전압이 충분히 높지 않으면, 필드 산화막(5) 하부의 P 형 기판(1) 표면이 반전되어, N 형의 소오스(7)로 부터 N웰(8) 쪽으로 누설 전류가 흐를수 있는 경로(도면에 화살표로 표시됨)가 형성된다. 즉, 필드 산화막(5)의 하부가 반도체 기판(1)의 표면과 동일 위치를 갖을수록, 기생 트랜지스터의 펀치 스루 전압이 입력 전압 Vdd 보다 작아지게 되어, 더 큰 누설 전류가 발생하게 된다.
따라서, 본 발명의 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은, 반도체 디바이스의 소자 분리막 형성에 있어서, 누설 전류 발생을 최소화하여, 반도체 디바이스의 신뢰성을 확보할 수 있는 반도체 디바이스의 소자 분리 방법을 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판의 활성영역예정 부분에 소자 분리 영역의 반도체 기판이 노출되도록 산화 저지 패턴을 형성하는단계; 상기 산화 저지 패턴 사이의 노출된 반도체 기판이 활성 영역 예정 부분의 반도체 기판의 높이보다 낮도록 단차를 형성하는 단계; 상기 산화 저지 패턴 사이에 도핑된 폴리실리콘막을 형성하는 단계; 상기 결과물을 산화하여, 소자 분리막을 형성하는 단계; 및 상기 산화저지 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이와같이, 본 발명에 의하면, 인접한 다른 활성영역간의 전기적 도통을 방지하고, 필드 산화막의 절연 특성 및 소자의 신뢰성을 향상시킬 수 있다.
[실시예]
이하 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2g 는 본 발명에 따른 반도체 디바이스의 소자 분리 방법을 설명하기 위한 각 제조공정을 나타낸 단면도이다.
먼저, 도 2a 에 도시된 바와같이, 반도체 기판(11)에 패드 산화막(12)이 반도체 기판(11)의 열산화에 의하여 100 내지 300Å 두께로 형성되고, 패드 산화막(12) 상부에는 실리콘 질화막(13)이 2000 내지 3000Å 두께로 형성된다음, 소자 분리 영역(A)에 해당하는 패드산화막(12) 표면이 노출되도록 실리콘 질화막(13)의 일부분이 식각된다. 여기서, 미설명 부호 B는 반도체 디바이스의 활성 영역 예정 부위이다.
도 2b 를 참조하여, 패터닝된 실리콘 질화막(13)을 산화 저지막으로 이용하여, 결과물을 열산화함으로써 제 1 필드 산화막(14)이 형성된다.
그후, 도 2c 에 도시되어 있는 바와 같이, 제 1 필드 산화막(14)은 패터닝된 실리콘 질화막(14)을 식각 마스크로 이용하여, 제 1 필드 산화막(14)의 측면 부분(14')을 제외한 영역이 제거된다. 이에, 소정의 홀(15)이 형성된다. 상기 제 1 필드 산화막(14)의 식각 공정으로 , 상기 실리콘 질화막(13)상부가 소정 두께만큼 제거될수 있다.
그런 다음, 도 2d 에 나타낸 바와 같이, 소자 분리 영역에 소정의 홀(15)이 구비된 반도체 기판(11)상부에 소정의 불순물 바람직하게는 반도체 기판과 동일한 타입의 불순물이 함유된 폴리실리콘막(16)이 소정 두께로 증착되고, 폴리실리콘막(16) 상부에 평탄화용 감광막(17)이 결과물이 충분히 매립되도록 형성된다.
그후, 도 2e 에 도시된 바와같이, 실리콘 질화막(13)을 식각 저지 마스크로 이용하여, 평탄화용 감광막(17)과 폴리실리콘막(16)을 동일한 식각 속도로 에치백하여, 상기 홀(15)내에만 폴리실리콘막(16)이 잔류하도록 한다. 그후, 잔존하는 감광막(17)은 공지의 방식에 의하여 제거된다. 이때, 상기 실리콘 질화막(13) 표면은 감광막과 폴리실리콘막의 에치백 공정으로 소정 두께만큼 제거될 수 있다.
그리고나서, 도 2f에 도시된 바와같이, 상기 반도체 기판은 실리콘 질화막 (!3)을 산화 저지막으로 이용하여 소정 온도에 열산화 된다. 그 결과, 상기 폴리실리콘막(16) 및 반도체 기판(11)이 소정 부분 열산화되어, 홀내에는 본 발명에 따른 소자 분리막(17)이 형성된다. 이때, 상기 소자 분리막(17)의 열산화 공정시, 폴리실리콘막(16)에 포함된 불순물들이 반도체 기판(11)으로 확산되어, 채널 스탑 영역(18)이 형성된다.
그후, 도 2g 에 도시된 바와같이, 잔류하는 실리콘 질화막(13) 및 패드 산화막(12)가 공지의 방식에 의하여 제거된다.
본 발명에서는, 소자 분리 영역에서 필드 산화막과, 반도체 기판간의 경계면과, 활성 영역에서의 반도체 기판 표면과의 높이가 유사함으로 인하여 발생되는 기생 트랜지스터의 턴온을 방지하고자, 가상의 필드 트랜지스터를 형성한 후, 필드 트랜지스터 부분을 제거하여 인위적으로 필드 트랜지스터 영역의 반도체 기판과 활성 영역의 반도체 기판간에 단차를 형성한다. 그후에 , 소자 분리 영역에 도핑된 폴리실리콘을 형성한후, 열산화에 의하여 필드 산화막이 형성된다.
따라서, 이웃하는 활성 영역과의 기생 트랜지스터의 턴온을 방지하여, 누설 전류를 최소화한다.
[발명의 효과]
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 소자 분리 영역과 활성 영역 사이에 인위적인 단차를 형성한 다음, 필드 산화에 의한 소자 분리막을 형성함으로써, 이웃하는 활성 영역과의 누설 전류를 최소화 하여, 반도체 소자의 신뢰성을 개선한다.
또한, 별도의 채널 스탑 공정없이 채널 스탑 영역을 형성함으로서, 공정 스텝을 감소시킨다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (7)

  1. 반도체 기판의 활성 영역 예정 부분에 소자 분리 영역의 반도체 기판이 노출되도록 산화 저지 패턴을 형성하는 단계; 상기 산화 저지 패턴 사이의 노출된 반도체 기핀이 활성 영역 예정 부분의 반도체 기판의 높이보다 낮도록 단차를 형성하는 단계; 상기 산화 저지 패턴 사이에 도핑된 폴리실리콘막을 형성하는 단계; 상기 결과물을 산화하여, 소자 분리막을 형성하는 단계; 및 상기 산화 저지 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  2. 제1항에 있어서, 산화 저지 패턴을 형성하는 단계는, 반도체 기판 상부에 패드 산화막과, 실리콘 질화막을 적층하는 단계; 상기 실리콘 질화막을 소자 분리 영역이 노출되도록 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  3. 제2항에 있어서, 상기 실리콘 질화막의 두께는 2000 내지 3000Å인 것을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  4. 제1항 또는 제2항에 있어서, 상기 소자 분리 영역의 반도체 기판이 활성 영역 예정 부분의 반도체 기판의 높이보다 낮도록 단차를 형성하는 단계는, 상기 노출된 반도체 기판을 산화하여 필드 산화막을 형성하는 단계; 상기 산화 저지 패턴을 마스크로 하여, 상기 필드 산화막의 버즈빅을 제외한 노출된 필드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  5. 제1항에 있어서, 상기 산화 저지막 패턴 사이에 도핑된 폴리실리콘막을 형성하는 단계는, 상기 반도체 기판 상부에 도핑된 폴리실리콘막을 형성하는 단계; 상기 도핑된 폴리실리콘막 상부에 결과물이 매립될 정도의 두께를 갖는 감광막을 형성하는 단계; 상기 감광막과, 폴리실리콘막을 상기 산화 저지 패턴이 노출될때까지 에치백하는 단계; 및 상기 잔존하는 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  6. 제5항에 있어서, 상기 감광막과, 폴리실리콘막을 상기 산화 저지 패턴이 노출될때까지 에치백하는 공정에서, 상기 감광막과 폴리실리콘막은 동일한 식각 속도로 제거되는 것을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  7. 제1항에 있어서, 상기 도핑된 폴리실리콘막과 반도체 기판을 산화하여 소자 분리막을 형성하는 단계에서, 상기 산화 공정시, 폴리실리콘막에 포함된 불순물이 반도체 기판내로 확산되어, 채널 스탑 영역을 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
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