JP2006054486A - 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法 - Google Patents

半導体基板内の分離溝に隣接するコンタクト用開口の形成方法 Download PDF

Info

Publication number
JP2006054486A
JP2006054486A JP2005292683A JP2005292683A JP2006054486A JP 2006054486 A JP2006054486 A JP 2006054486A JP 2005292683 A JP2005292683 A JP 2005292683A JP 2005292683 A JP2005292683 A JP 2005292683A JP 2006054486 A JP2006054486 A JP 2006054486A
Authority
JP
Japan
Prior art keywords
mass
forming
isolation mass
substrate
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005292683A
Other languages
English (en)
Inventor
Trung Tri Doan
トラング， トライ ドーン，
Charles H Dennison
チャールズ， エイチ． デニソン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of JP2006054486A publication Critical patent/JP2006054486A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法を提供する。
【解決手段】トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に基板マスキング層を形成する工程であって、前記フィールド分離マスの上面はエッチングストップキャップによって覆われ、その側壁は前記マスキング層によって覆われる工程と、前記分離マス側壁の少なくとも一部を露出するために、分離マスから分けて前記基板マスキング層を除去する工程と、露出した分離マス側壁上にエッチングストップカバーを形成する工程と、前記分離マス及び該分離マスに隣接する基板領域上に絶縁層を形成する工程と、前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記分離マスに隣接する前記絶縁層を貫通するコンタクト用開口をエッチング開口する工程とからなる、フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法。
【選択図】図１６

Description

本発明は、半導体構造体及びフィールド分離マスに隣接する領域にコンタクト用開口を形成するための半導体製造方法に関する。
集積回路を作るときは、基板上に形成された電子デバイスと、同一基板上或いは外部の他のデバイスとの接続が行われる。通常はこのような接続は、基板上に絶縁層を堆積し、それらの下のデバイス要素の一部に達する絶縁層を貫通してコンタクト用エッチングが行われることにより達成される。デバイス要素の一部の例としては、ＭＯＳデバイスにおけるソース／ドレイン領域を形成する拡散領域がある。
通常は、このようなコンタクト用エッチングが行われるとき、窒化物側壁スペーサ等の絶縁材料は、コンタクト用エッチングのミスアライメントからワードライン等のデバイス要素を保護する役目を果たす。これは一般的にセルフアライメントコンタクト用エッチングと呼ばれている。しかしながら、このようなコンタクト用エッチングがフィールド酸化層等のフィールド分離マス上で行われるとき、問題が生ずる。この問題を図１乃至図３を参照して以下で検討する。
図１は、バルクシリコン基板領域１２とフィールド酸化領域１３で構成される半導体ウェハー片１０を示している。ゲート酸化層１４は、シリコン基板１２上にある。導電ライン１５はゲート酸化層１４上にあり、また導電ライン１６はフィールド酸化領域１３上にある。この導電ライン１５，１６の両方には、窒化物又は他のエッチング阻止材料からなるエッチング阻止キャップ１７及び側壁スペーサ１８が設けられている。拡散領域１９，２０は、ライン１５の両側に設けられ、電気的接続が行われるソース／ドレイン領域を画定する。
図２を参照すると、平坦化された酸化絶縁材料２１が基板領域１２上に設けられ、フォトマスク２２を用いて拡散領域２０に達するコンタクト用開口２３を画定するためにパターンニングされる。図示のように、フォトマスク２２は左に多少位置ずれしており、その結果、コンタクト用開口エッチングがフィールド酸化領域１３の直上で行われることになる。
図３を参照すると、コンタクト用開口２３は酸化絶縁材料２１を貫通してエッチング開口され、フォトマスクのミスアライメントのためにフィールド酸化領域１３の一部２４も不必要にエッチング除去されてしまう。図示のようにフィールド酸化領域の一部がエッチング除去されることは、デバイスを動作しなくさせる基板へのショートやリークの原因となるため、望ましくない。
提案されている一つの解決手段は、薄いエッチングストップ層をワードラインとフィールド酸化領域の上に設けることである。しかしながら、コンタクト用開口が作られるスペースの幅が非常に狭いときにはこの解決手段ではうまくいかない。なぜならば、薄いエッチングストップ層はこのようなスペースを塞ぐ傾向があり、またしばしば不均一にしかそれを施すことができないからである。
本発明は、コンタクト用開口を設ける際に、フィールド分離マスが不必要にエッチングされる恐れがなくコンタクト用開口をフィールド分離マスに隣接するところに形成することに関連してなされたものである。
本発明の一つの特徴によると、フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上にマスキング層を形成する工程であって、前記フィールド分離マスはエッチングストップキャップによって覆われ、その側壁は前記マスキング層によって覆われる工程と、
前記分離マス側壁の少なくとも一部を露出するために、分離マスから分けて前記基板マスキング層を除去する工程と、
露出した分離マス側壁上にエッチングストップカバーを形成する工程と、
前記分離マス及び該分離マスに隣接する基板領域上に絶縁層を形成する工程と、
前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記絶縁層を貫通して分離マスに隣接する部分に達するコンタクト用開口をエッチング開口する工程と、
を具える。
本発明の他の特徴によると、フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程であって、前記フィールド分離マスの側壁は前記マスキング層によって覆われ、前記フィールド分離マス及びマスキング層はほぼ平坦な外表面を形成する工程と、
マスキング層平坦外表面から内側方向に離れたフィールド分離マス表面を形成するのに十分な量のフィールド分離マスを除去する工程と、
前記フィールド分離マス表面上にエッチングストップキャップを形成する工程と、
分離マス及びデバイス要素上に絶縁層を形成する工程と、
前記分離マスエッチングストップキャップ及びエッチングストップカバーに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、
を具える。
本発明の他の特徴によると、半導体構造体であって、該構造体は、
基板表面を有する半導体基板と、
前記基板表面から外側方向に延在し、少なくとも一部が前記基板表面より上に張り出ているほぼ垂直な側壁を有し、上部が第一エッチングストップ材料からなるキャップを有するフィールド分離マスと、
前記フィールド分離マス側壁を覆う第二エッチングストップ材料からなるカバーと、
からなる。
以下、添付図面を参照しながら本発明の好適実施例を説明する。
図４乃至図１６のうちまず図４を参照すると、半導体ウェーハ片は参照符号２５により表される。これは、ゲート酸化層２８とその上の導電性ポリシリコン層３０を有するバルク半導体基板２６（好ましくは単結晶シリコン）からなる。ポリシリコン層３０の上に、被覆層３２を必要により設けることもできる。もしこの層３２が形成されるときは、該層３２は電気的に導電性であってもなくてもよい。層３２は、ポリシリコン層３０よりも高いエッチング選択性を提供し、後に説明する次の平坦化工程の際にはエッチングストップ層の役目を果たす。層３２は、好ましくは導電性があり、種々の炭化物等の材料、または他のセラミック材料又は耐熱性材料を含有する材料を用いてもよいが、ケイ化タングステン（ＷＳｉＸ）からなることが好ましい。例えば、ＴｉＳｉＸ，Ｗ，ＷＮＸ，Ｔａ，ＴａＮ，ＴｉＮのような材料を用いてもよい。以下の説明では、層３０，３２を、層３２がエッチングストップ最上部層を画定する、電気的導電性複合マスキング層３３とする。
図５を参照すると、活性領域画定工程が示されており、ここでは、マスキング層３３がパターンニングされ、これに、後に説明するトレンチ形成・埋め込み法によってフィールド分離マスが形成される基板２６の一部３４を露出するために、マスキング層とゲート酸化層２８がエッチングされる。パターンニング及びエッチング工程により、露出した基板部分３４の両側に活性領域３６が画定される。
図６を参照すると、ウェット又はドライエッチング、好ましくはドライエッチングにより、基板２６内に約２５００オングストロームの深さに凹部３８が形成される。バルク基板２６内の後の分離性を高めるために、フィールドインプラント工程を行うことができる。更に、この時点で凹部３８の底部に厚さ約５０−２００オングストロームの薄い酸化層を形成するためにわずかな熱酸化処理を行うことができる。このような熱酸化層を設けることにより、次に堆積される酸化層のよりよい密着性が得られる。
図７を参照すると、絶縁材料、好ましくはＳｉＯ２の層４０が、化学気相堆積法により堆積され、完全に凹部３８を充填する。
図８を参照すると、層４０は、好ましくは化学機械研磨法（ＣＭＰ）により少なくともエッチングストップ最上部層３２まで下方向に向かって平坦化される。約５０：１の研磨／エッチング選択性が得られるため、エッチングストップ最上部層３２にはＷＳｉＸを用いることが望ましい。しかしながら、他の材料を用いることも可能である。例えば、窒化物は約１０：１の良い選択性を有する。更に、上述の材料よりもはるかに選択性は低いが、ポリシリコン層３０自身をエッチングストップ層として用いることもできる。
上述のフィールド酸化層４０の形成は、好ましいいわゆるトレンチ形成・埋め込み法のことを述べたものであり、この技術により半導体基板内にフィールド分離マスが形成される。以下の説明では、フィールド分離マスは参照符号４０により表わされ、二つの実質的に垂直な側壁４２，４４を含む。
上述のように、またそのまま図８を参照すると、導電層３０と任意の被覆層３２は、フィールド分離マス４０を形成後、フィールド分離マスの側壁４２，４４を覆う複合マスキング層３３を画定する。説明を続ける目的ために、フィールド分離マス４０及びマスキング層３３は、ほぼ平坦な第一外表面３５を形成する。
図９，１０を参照すると、エッチングストップキャップがフィールド分離マス４０の最上部に形成される。これは、フィールド分離マス表面又は第二表面４６を画定するために十分な量のフィールド分離マス４０に対してウェット又はドライエッチング（好ましくはドライエッチング）をまず最初に実施することにより形成される。表面４６は、マスキング層３３により画定される平坦な第一外表面３５の部分から内側方向に間隔を置いて配置される。図示のように、第二表面４６は第一表面３５の下、好ましくは層３２の下に位置する。
図１０を参照すると、エッチングストップ材料４８の層が、フィールド分離マス表面及びマスキング層平坦外表面の上に堆積される。エッチングストップ材料４８の層は、好ましくは第一及び第二表面３５，４６をそれぞれ覆い、フィールド分離マス４０上の凹部を完全に充填する。エッチングストップ材料には、Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２等の材料や他の絶縁材料を用いることもできるが、Ｓｉ３Ｎ４であることが好ましい。
図１１を参照すると、エッチングストップ材料４８は、化学機械研磨法により少なくとも第一表面３５まで平坦化され、フィールド分離マス４０の最上部にエッチングストップキャップ５０が形成される。他の方法も勿論用いることができる。
図１２を参照すると、ポリシリコン，Ｔｉ，ＴｉＮ／Ｗ，ＷＳｉＸ，ＴｉＳｉＸ等（好ましくはＴｉＳｉＸ）の導電層５２が第一表面３５上に形成され、そしてこの導電層５２は、連続して延びるワードラインを画定する次の工程で形成されるポリシリコンブロックに接続される。もしエッチングストップ最上部層３２に非導電性材料が用いられていれば、層５２を形成する前にそれを除去しておく。更に、次のゲート画定及びエッチング処理の最中における、導電層の絶縁のために、導電層５２の最上部にエッチングストップ層５４が形成される。エッチングストップ層５４は、エッチングストップキャップ５０を形成するのと同じ材料から形成されることが好ましく、この材料は好ましくは窒化物である。
図１３を参照すると、導電層５２及び基板マスキング層３３は、デバイス要素５６の少なくとも一部を形成するために、分離マス４０から分離してパターンニング及びエッチング除去される。図示の好適実施例では、要素５６は、図１３のページの面に対して入り込みそして出て行く方向の導電性トランジスタラインの形状を有している。好ましくは、パターンニング及びエッチング工程により、ライン５６，５７ａ，５７ｂ，５７ｃ等の複数のデバイス要素が形成される。説明を続ける目的のために、最も右側のデバイス要素５６を説明するが、要素５６で得られる利点は他の同様なデバイス要素にも当てはまる。要素５６は、分離マス４０から横方向に間隔を置いて位置する。要素５６を形成するパターンエッチングは、分離マス側壁４４の少なくとも実質的に垂直な部分を露出させ、分離マス側壁４４に対向するデバイス要素側壁５８を画定する。この時点で、低不純物濃度のドレイン構造６０を画定するために、分離マス側壁４４とデバイス要素部分５６の間の基板に対して、第一の濃度となるように導電性増強不純物が注入される。
図１４を参照すると、第二エッチングストップ材料は、基板上、好ましくは露出した分離マス側壁４４及びデバイス要素側壁５８上に堆積される。堆積されたエッチングストップ材料は、第一エッチングストップ材料、即ちエッチングストップキャップ５０を画定する材料が既に堆積されているという意味で、“第二”エッチングストップ材料と呼ばれる。次に行われる第二エッチングストップ材料の異方性エッチングは、露出した分離マス側壁４４上に側壁スペーサ６２が、そしてデバイス要素側壁５８上に側壁スペーサ６４が十分に残るような程度まで行われる。しかしながら、側壁スペーサ６２は必ずしも側壁４４上に設けられ形成される必要はない。側壁スペーサは、図示のように他のデバイス要素上にも形成される。側壁スペーサ６２，６４は、これと隣接するところのそれぞれの側壁上にエッチングストップカバーを形成する。エッチングストップキャップ５０及び側壁スペーサ６２，６４は、他の材料も用いることができるが、Ｓｉ３Ｎ４等の同一の材料からなることが好ましい。この時点で、導電性増強不純物が、分離マス４０とデバイス要素部分５６の間の基板内に、第二の濃度となるまで注入される。第二の濃度は好ましくは第一の濃度よりも高く、それら共にそれぞれソース／ドレイン領域６６を画定する。
図示のように、基板表面から外側に突出するフィールド分離マス４０を有する半導体構造体が形成される。フィールド分離マスは、その一部が少なくとも基板表面より上に延びる部分を有する実質的に垂直な側壁４４を具備する。フィールド分離マス４０は、エッチングストップキャップ５０を有する最上部と、そのうちの代表的なものは側壁４４を覆っている参照符号６２で表わされる少なくとも一つのカバー又は側壁スペーサを含む。
図１５を参照すると、分離マス４０と、それに隣接する事実上デバイス要素５６上の活性領域３６の上に、絶縁層６８が形成される。
図１６を参照すると、コンタクト用開口７０は、分離マス側壁４４とデバイス要素５６の間で絶縁層６８を貫通してパターンエッチングにより形成される。コンタクト用開口７０は、コンタクト用開口を画定するフォトマスクのミスアライメントのためにずれているように示されている。より具体的には、分離マス４０を参照すると、絶縁材料６８は、図１６の分離マスの右側上の、側壁スペーサ６２とエッチングストップキャップの少しの部分を露出して残した状態でエッチングストップキャップ５０の殆どの部分の上に横たわっていることが分かる。このようなミスアライメントにもかかわらず、フィールド分離マスを効果的に密閉しているエッチングストップキャップ５０と側壁スペーサ６２が存在するために、フィールド分離マス４０は次のコンタクト用エッチング処理の最中は保護される。
上述の好適な半導体製造方法及び構造体によれば、コンタクト用開口のエッチングのし過ぎがフィールド分離マス材料をエッチング除去してしまうという恐れがなく、フィールド分離マスに隣接する領域にコンタクト用開口を形成することを可能とする。更に、上述の薄膜エッチングストップ層の使用に起因する問題がなく、より小さい構造で製造できるため、大きさの点における利点も得られる。その上、好適なフィールド分離マスは、成長させるのではなく堆積させるため、成長させたフィールド酸化層に特有のバーズビーク構造に関連する問題を事実上排除できる。
具体的な構造及び方法について言及したが、ここに開示したものは、本発明の効果的な好適実施例に過ぎず、本発明は、ここに示し説明した具体的な特徴に限定されるものではない。従って本発明は、均等論に従い適当に解釈される添付の請求の範囲内で種々の変更が可能である。
図１は、従来のある製造工程における従来の半導体ウェーハ片の略断面図であり、上記“背景技術”の欄で検討したものである。 図２は、図１で示した工程に続く従来の製造工程における図１の従来のウェーハ片を示す図である。 図３は、図２で示した工程に続く従来の製造工程における図１の従来のウェーハ片を示す図である。 図４は、本発明による、ある製造工程における半導体ウェーハ片の略断面図である。 図５は、図４で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図６は、図５で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図７は、図６で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図８は、図７で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図９は、図８で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図１０は、図９で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図１１は、図１０で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図１２は、図１１で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図１３は、図１２で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図１４は、図１３で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図１５は、図１４で示した工程に続く製造工程における図４のウェーハ片を示す図である。 図１６は、図１５で示した工程に続く製造工程における図４のウェーハ片を示す図である。

Claims (25)

  1. フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
    トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性の基板マスキング層を形成する工程であって、前記フィールド分離マスはエッチングストップキャップが被せられ、その側壁は前記マスキング層によって覆われる工程と、
    前記フィールド分離マスから間隔を置いてデバイス要素の少なくとも一部を形成し、且つ前記フィールド分離マス側壁を露出するために、分離マスから分けて基板マスキング層をパターンニングする工程と、
    露出したフィールド分離マス側壁上にエッチングストップカバーを形成する工程と、
    前記分離マス及びデバイス要素上に絶縁層を形成する工程と、
    前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、
    を具えることを特徴とする半導体製造方法。
  2. 請求項１記載の方法であって、前記電気的導電性マスキング層はポリシリコンからなることを特徴とする半導体製造方法。
  3. 請求項１記載の方法であって、前記電気的導電性マスキング層はポリシリコンと該ポリシリコン上のエッチングストップ材料との複合物からなることを特徴とする半導体製造方法。
  4. 請求項１記載の方法であって、露出した分離マス側壁上にエッチングストップカバーを形成する工程は、
    基板及び露出した分離マス側壁上にエッチングストップ材料を堆積する工程と、
    分離マス側壁上に側壁スペーサが十分に残る程度にエッチングストップ材料に異方性エッチングを実施する工程と、
    を有することを特徴とする半導体製造方法。
  5. 請求項１記載の方法であって、前記パターンニング工程によって、前記分離マス側壁に対向するデバイス要素側壁が露出し、露出した分離マス側壁上にエッチングストップカバーを形成する工程は、
    基板及び露出した分離マス側壁上にエッチングストップ材料を堆積する工程と、
    分離マス側壁及びデバイス要素側壁上に側壁スペーサが十分に残る程度にエッチングストップ材料に異方性エッチングを実施する工程と、
    を有することを特徴とする半導体製造方法。
  6. 請求項１記載の方法は、前記パターンニング工程の後に更に、基板のほぼ分離マスとデバイス要素部分の間に、導電性増強不純物を提供する工程を具えることを特徴とする半導体製造方法。
  7. 請求項１記載の方法であって、前記デバイス要素は導電ラインであることを特徴とする半導体製造方法。
  8. 請求項１記載の方法であって、前記エッチングストップキャップ及びエッチングストップカバーは同一材料からなることを特徴とする半導体製造方法。
  9. 請求項１記載の方法であって、前記エッチングストップキャップ及びエッチングストップカバーはＳｉ３Ｎ４からなることを特徴とする半導体製造方法。
  10. フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
    トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に基板マスキング層を形成する工程であって、前記フィールド分離マスはエッチングストップキャップが被せられ、フィールド分離マスの側壁は前記マスキング層によって覆われる工程と、
    前記分離マス側壁の少なくとも一部を露出するために、分離マスから分けて前記基板マスキング層を除去する工程と、
    露出した分離マス側壁上にエッチングストップカバーを形成する工程と、
    前記分離マス及び該分離マスに隣接する基板領域上に絶縁層を形成する工程と、
    前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記絶縁層を貫通して分離マスに隣接する部分に達するコンタクト用開口をエッチング開口する工程と、
    を具えることを特徴とする半導体製造方法。
  11. 請求項１０記載の方法であって、露出した分離マス側壁上にエッチングストップカバーを形成する工程は、
    基板及び露出した分離マス側壁上にエッチングストップ材料を堆積する工程と、
    前記分離マス側壁上に側壁スペーサを十分に残す程度に前記エッチングストップ材料に異方性エッチングを実施する工程と、
    を有することを特徴とする半導体製造方法。
  12. フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
    トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程であって、前記フィールド分離マスの側壁は前記基板マスキング層によって覆われ、前記フィールド分離マス及びマスキング層はほぼ平坦な外表面を形成する工程と、
    前記工程の後に、マスキング層平坦外表面から内側方向に離れたフィールド分離マス表面を形成するのに十分な量のフィールド分離マスを除去する工程と、
    前記フィールド分離マス表面上にエッチングストップキャップを形成する工程と、
    エッチングキャップを形成する前記工程の後に、分離マスから間隔を置いてデバイス要素の少なくとも一部を形成するために、分離マスから分けて基板マスキング層をパターンニングする工程と、
    分離マス及びデバイス要素上に絶縁層を形成する工程と、
    前記分離マスエッチングストップキャップに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、
    基板マスキング層のパターンニングによって分離マス側壁が露出し、更に、コンタクト用開口をエッチング開口する前に、露出した分離マス側壁上にエッチングストップカバーを形成する工程と、
    を具えることを特徴とする半導体製造方法。
  13. フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
    トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接する基板上に基板マスキング層を形成する工程であって、前記フィールド分離マスの側壁は基板マスキング層によって覆われ、前記フィールド分離マス及び基板マスキング層はほぼ平坦な第一表面を形成する工程と、
    前記第一表面の下に第二表面を形成するのに必要な量のフィールド分離マスを除去する工程と、
    前記第一及び第二表面上にエッチングストップ材料の層を形成する工程と、
    前記フィールド分離マス上にエッチングストップキャップを形成するために、前記エッチングストップ材料を少なくとも前記第一表面まで平坦化する工程と、
    分離マス側壁を露出するために、分離マスから離れて前記基板マスキング層をパターンニングする工程と、
    露出した分離マス側壁上にエッチングストップカバーを形成する工程と、
    前記分離マス及びデバイス要素上に絶縁層を形成する工程と、
    前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、
    を具えることを特徴とする半導体製造方法。
  14. 請求項１３記載の方法であって、マスキング層は平坦な第一表面の一部を画定するエッチングストップ上部層を有し、前記平坦化工程は、第一及び第二表面上に形成されたエッチングストップ材料を、内側方向に向かって、少なくとも前記エッチングストップ上部層まで平坦化する工程を含むことを特徴とする半導体製造方法。
  15. 請求項１３記載の方法であって、前記マスキング層は平坦な第一表面の一部を画定するエッチングストップ上部層を有し、前記除去工程により外表面に対してフィールド分離マス中に凹部が形成され、前記第一及び第二表面上にエッチングストップ材料の層を形成する工程によって前記凹部が完全に充填され、前記平坦化工程は、第一及び第二表面上に形成されたエッチングストップ材料を、内側方向に向かって、少なくとも前記エッチングストップ上部層まで平坦化する工程を含むことを特徴とする半導体製造方法。
  16. フィールド分離マスに隣接する領域に達するコンタクト用開口を形成する半導体製造方法であって、該方法は、
    トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接する基板上に、電気的に導電性のマスキング層を形成する工程であって、前記フィールド分離マスはマスキング層によって覆われる側壁を有し、前記フィールド分離マス及びマスキング層はほぼ平坦な第一表面を形成する工程と、
    前記第一表面の下に第二表面を形成するのに必要な量のフィールド分離マスを除去する工程と、
    前記第一及び第二表面上にエッチングストップ材料の層を形成する工程と、
    前記フィールド分離マス上にエッチングストップキャップを形成するために、前記エッチングストップ材料を少なくとも前記第一表面まで平坦化する工程と、
    前記第一表面上に導電層を形成する工程と、
    デバイス要素の少なくとも一部を前記分離マスから間隔を置いて形成し、分離マス側壁とデバイス要素側壁を露出するために、前記分離マスから分けて導電層とマスキング層とをパターンニングする工程と、
    露出した分離マス側壁及びデバイス要素側壁上にエッチングストップカバーを形成する工程と、
    前記分離マス及びデバイス要素上に絶縁層を形成する工程と、
    前記分離マスエッチングストップキャップ及びカバーと、デバイス要素側壁カバーに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、
    を具えることを特徴とする半導体製造方法。
  17. 請求項１６記載の方法であって、前記エッチングストップキャップ及びエッチングストップカバーは窒化材料で形成されることを特徴とする半導体製造方法。
  18. 請求項１６記載の方法であって、露出した前記分離マス側壁及びデバイス要素側壁上にエッチングストップカバーを形成する工程は、
    基板上にエッチングストップ材料を堆積する工程と、
    エッチングストップ材料を、露出した分離マス側壁とデバイス要素側壁上に側壁スペーサが残るのに十分な程度に異方性エッチングを実施する工程と、
    からなることを特徴とする半導体製造方法。
  19. 請求項１６記載の方法であって、露出した前記分離マス側壁及びデバイス要素側壁上にエッチングストップカバーを形成する工程は、
    基板上にエッチングストップ材料を堆積する工程と、
    エッチングストップ材料を、露出した分離マス側壁とデバイス要素側壁上に側壁スペーサが残るのに十分な程度に異方性エッチングを実施する工程とからなり、前記エッチングストップキャップ及びエッチングストップカバーが窒化材料からなることを特徴とする半導体製造方法。
  20. フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
    トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接する基板上に電気的に導電性の基板マスキング層を形成する工程であって、前記フィールド分離マスはマスキング層によって覆われる側壁を有し、前記フィールド分離マス及びマスキング層はほぼ平坦な第一表面を形成する工程と、
    前記第一表面の下に第二表面を形成するのに必要な量のフィールド分離マスを除去する工程と、
    前記第一及び第二表面上にエッチングストップ材料の層を形成する工程と、
    前記フィールド分離マス上にエッチングストップキャップを形成するために、前記エッチングストップ材料を少なくとも前記第一表面まで平坦化する工程と、
    前記第一表面上に導電層を形成する工程と、
    デバイス要素の少なくとも一部を前記分離マスから間隔を置いて形成し、分離マス側壁とデバイス要素側壁を露出するために、前記分離マスから分けて導電層と基板マスキング層とをパターンニングする工程と、
    前記分離マスとデバイス要素部分との間の基板内に、導電性増強不純物を第一濃度となるまで提供する工程と、
    露出した分離マス側壁及びデバイス要素側壁上にエッチングストップカバーを形成する工程と、
    前記分離マスとデバイス要素部分との間の基板内に、導電性増強不純物を、前記第一濃度より不純物濃度が高い第二濃度となるまで提供する工程であって、前記第一及び第二濃度はソース・ドレイン領域を画定する工程と、
    前記分離マス及びデバイス要素上に絶縁層を形成する工程と、
    前記分離マスエッチングストップキャップ及びカバーと、デバイス要素エッチングストップカバーに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、
    を具えることを特徴とする半導体製造方法。
  21. 請求項２０記載の方法であって、パターン除去された導電層は導電ラインを形成することを特徴とする半導体製造方法。
  22. フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
    半導体基板の中に、ほぼ垂直な側壁を有し、エッチングストップキャップが被せられるフィールド分離マスを形成し、該フィールド分離マスに隣接する基板上にフィールド分離マス側壁を覆う基板マスキング層を形成する工程と、
    前記形成工程の後であって、且つ前記フィールド分離マスが覆われた後に、前記分離マス側壁の少なくとも一部を露出するために、前記基板マスキング層を前記分離マスから除去する工程と、
    露出した前記分離マス側壁上にエッチングストップカバーを形成する工程と、
    前記分離マス及び該分離マスに隣接した基板領域上に絶縁層を形成する工程と、
    前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記絶縁層を貫通して分離マスに隣接する部分に達するコンタクト用開口をエッチング開口する工程と、
    を具えることを特徴とする半導体製造方法。
  23. フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
    半導体基板の中に、エッチングストップキャップが被せられ、該エッチングストップキャップとは別に形成されるエッチングストップカバーで覆われるほぼ垂直な側壁を有するフィールド分離マスを形成し、該フィールド分離マスに隣接する基板活性領域とを形成する工程と、
    前記分離マス及び隣接する活性領域上に絶縁層を形成する工程と、
    前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記絶縁層を貫通して分離マスに隣接する活性領域に達するコンタクト用開口をエッチング開口する工程と、
    を具えることを特徴とする半導体製造方法。
  24. フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
    トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に基板マスキング層を形成する工程であって、前記フィールド分離マスはエッチングストップキャップが被せられ、フィールド分離マスの側壁は前記マスキング層によって覆われる工程と、
    前記分離マス側壁の少なくとも一部を露出するために、分離マスから分けて前記基板マスキング層を除去する工程と、
    露出した分離マス側壁上にエッチングストップカバーを形成する工程と、
    前記分離マス及び該分離マスに隣接する基板領域上に絶縁層を形成する工程と、
    前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記絶縁層を貫通して分離マスに隣接する部分に達するコンタクト用開口をエッチング開口する工程とを具備し、形成後のフィールド分離マス及び該フィールド分離マスに隣接するマスキング層はほぼ平坦な外表面を形成し、フィールド分離マスは、
    フィールド分離マス表面がマスキング層平坦外表面の下となるに十分な量のフィールド分離マスをエッチングする工程と、
    前記フィールド分離マス表面及びマスキング層平坦外表面上にエッチングストップ材料を堆積する工程と、
    エッチングストップキャップを形成するために、前記エッチングストップキャップ材料を内側方向に向かって少なくともマスキング層まで平坦化する工程と、
    により形成されるエッチングストップキャップが被せられることを特徴とする半導体製造方法。
  25. 請求項２４記載の方法であって、前記露出した分離マス側壁上にエッチングストップカバーを形成する工程は、
    基板及び露出した分離マス側壁上に第二のエッチングストップ材料を堆積する工程と、
    前記第二のエッチングストップ材料を、露出した分離マス側壁上に側壁スペーサを十分に残す程度に異方性エッチングを実施する工程と、
    からなり、前記エッチングストップキャップ及びエッチングストップカバーは同じ材料からなることを特徴とする半導体製造方法。
JP2005292683A 1997-04-03 2005-10-05 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法 Withdrawn JP2006054486A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/825,644 US5866465A (en) 1997-04-03 1997-04-03 Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP54198798A Division JP2001517374A (ja) 1997-04-03 1998-03-31 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法

Publications (1)

Publication Number Publication Date
JP2006054486A true JP2006054486A (ja) 2006-02-23

Family

ID=25244565

Family Applications (2)

Application Number Title Priority Date Filing Date
JP54198798A Pending JP2001517374A (ja) 1997-04-03 1998-03-31 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法
JP2005292683A Withdrawn JP2006054486A (ja) 1997-04-03 2005-10-05 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP54198798A Pending JP2001517374A (ja) 1997-04-03 1998-03-31 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法

Country Status (5)

Country Link
US (3) US5866465A (ja)
JP (2) JP2001517374A (ja)
KR (1) KR100439242B1 (ja)
AU (1) AU6946598A (ja)
WO (1) WO1998044548A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE46609E1 (en) 2007-11-22 2017-11-14 Saturn Licensing LLC. Backlight device and liquid crystal display apparatus

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5866465A (en) * 1997-04-03 1999-02-02 Micron Technology, Inc. Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass
US5963818A (en) * 1997-09-17 1999-10-05 Motorola, Inc Combined trench isolation and inlaid process for integrated circuit formation
US6309947B1 (en) * 1997-10-06 2001-10-30 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with improved isolation region to active region topography
US6107157A (en) 1998-02-27 2000-08-22 Micron Technology, Inc. Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination
US6165843A (en) * 1998-03-20 2000-12-26 Mosel Vitelic, Inc. Covered slit isolation between integrated circuit devices
US5880006A (en) * 1998-05-22 1999-03-09 Vlsi Technology, Inc. Method for fabrication of a semiconductor device
US6248636B1 (en) * 1998-05-28 2001-06-19 Samsung Electronics Co., Ltd. Method for forming contact holes of semiconductor memory device
US6323540B1 (en) 1998-06-10 2001-11-27 Micron Technology, Inc. Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure
KR100292616B1 (ko) * 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6323103B1 (en) * 1998-10-20 2001-11-27 Siemens Aktiengesellschaft Method for fabricating transistors
US6365946B1 (en) * 1999-05-13 2002-04-02 Stmicroelectronics, Inc. Integrated-circuit isolation structure and method for forming the same
KR100355034B1 (ko) 1999-07-15 2002-10-05 삼성전자 주식회사 선택적 에피택셜 성장층을 가진 반도체 장치 및 그 소자분리방법
US6682978B1 (en) * 1999-08-30 2004-01-27 Advanced Micro Devices, Inc. Integrated circuit having increased gate coupling capacitance
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US20020052093A1 (en) * 2000-09-27 2002-05-02 Horng-Huei Tseng Method of forming insulative trench
US6586814B1 (en) * 2000-12-11 2003-07-01 Lsi Logic Corporation Etch resistant shallow trench isolation in a semiconductor wafer
US6498383B2 (en) 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
CN1220259C (zh) * 2001-12-27 2005-09-21 松下电器产业株式会社 布线结构的形成方法
CN1198331C (zh) * 2001-12-27 2005-04-20 松下电器产业株式会社 布线结构的形成方法
US6773975B1 (en) * 2002-12-20 2004-08-10 Cypress Semiconductor Corporation Formation of a shallow trench isolation structure in integrated circuits
US7981800B1 (en) 2006-08-25 2011-07-19 Cypress Semiconductor Corporation Shallow trench isolation structures and methods for forming the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587711A (en) * 1978-05-26 1986-05-13 Rockwell International Corporation Process for high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines
US4221045A (en) * 1978-06-06 1980-09-09 Rockwell International Corporation Self-aligned contacts in an ion implanted VLSI circuit
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
US4590663A (en) * 1982-02-01 1986-05-27 Texas Instruments Incorporated High voltage CMOS technology with N-channel source/drain extensions
US4746219A (en) * 1986-03-07 1988-05-24 Texas Instruments Incorporated Local interconnect
JPH01125971A (ja) * 1987-11-11 1989-05-18 Seiko Instr & Electron Ltd Ｃ−ｍｉｓ型半導体装置とその製造方法
JPH05504446A (ja) * 1990-01-04 1993-07-08 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン ポリイミド絶縁材を用いた半導体相互接続構造
US5219793A (en) * 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
JPH0513566A (ja) * 1991-07-01 1993-01-22 Toshiba Corp 半導体装置の製造方法
EP0549055A3 (en) * 1991-12-23 1996-10-23 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device provided with a field effect transistor, and such a semiconductor device
US5292677A (en) * 1992-09-18 1994-03-08 Micron Technology, Inc. Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
US5292683A (en) * 1993-06-09 1994-03-08 Micron Semiconductor, Inc. Method of isolating semiconductor devices and arrays of memory integrated circuitry
US5362669A (en) * 1993-06-24 1994-11-08 Northern Telecom Limited Method of making integrated circuits
US5539229A (en) * 1994-12-28 1996-07-23 International Business Machines Corporation MOSFET with raised STI isolation self-aligned to the gate stack
JP3316103B2 (ja) * 1995-05-31 2002-08-19 株式会社東芝 半導体集積回路及びその製造方法
JPH09134954A (ja) * 1995-11-08 1997-05-20 Toshiba Microelectron Corp 半導体装置およびその製造方法
US5721146A (en) * 1996-04-29 1998-02-24 Taiwan Semiconductor Manufacturing Company Ltd Method of forming buried contact architecture within a trench
US5866465A (en) * 1997-04-03 1999-02-02 Micron Technology, Inc. Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE46609E1 (en) 2007-11-22 2017-11-14 Saturn Licensing LLC. Backlight device and liquid crystal display apparatus
USRE48471E1 (en) 2007-11-22 2021-03-16 Saturn Licensing Llc Backlight device and liquid crystal display apparatus

Also Published As

Publication number Publication date
US6184127B1 (en) 2001-02-06
KR20000076060A (ko) 2000-12-26
AU6946598A (en) 1998-10-22
US6084289A (en) 2000-07-04
WO1998044548A1 (en) 1998-10-08
JP2001517374A (ja) 2001-10-02
KR100439242B1 (ko) 2004-07-05
US5866465A (en) 1999-02-02

Similar Documents

Publication Publication Date Title
JP2006054486A (ja) 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法
US7871914B2 (en) Methods of fabricating semiconductor devices with enlarged recessed gate electrodes
US7413943B2 (en) Method of fabricating gate of fin type transistor
JP2566380B2 (ja) 半導体デバイスを分離する方法およびメモリー集積回路アレイ
US6468877B1 (en) Method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner
US5976948A (en) Process for forming an isolation region with trench cap
KR20050026319A (ko) 리세스 채널을 가지는 트랜지스터 제조 방법
US6235593B1 (en) Self aligned contact using spacers on the ILD layer sidewalls
JP2002134701A (ja) 半導体装置の製造方法
US6306741B1 (en) Method of patterning gate electrodes with high K gate dielectrics
US6380088B1 (en) Method to form a recessed source drain on a trench side wall with a replacement gate technique
US6329720B1 (en) Tungsten local interconnect for silicon integrated circuit structures, and method of making same
EP1530233A2 (en) Semiconductor device and method of manufacturing the same
JP4391354B2 (ja) 側壁方式を用いたフラッシュメモリの形成方法
JP3483090B2 (ja) 半導体装置の製造方法
JP2006100378A (ja) 半導体装置及びその製造方法
US20090032900A1 (en) Method of protecting shallow trench isolation structure and composite structure resulting from the same
KR100219521B1 (ko) 트렌치 소자분리방법
US6323540B1 (en) Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure
JP2006344940A (ja) 多層構造の半導体装置及びその製造方法
JPH1041505A (ja) 半導体装置の製造方法
JPH11163118A (ja) 半導体装置の製造方法
KR20030003341A (ko) 트렌치 게이트를 이용한 트랜지스터 제조방법
JPH09275137A (ja) 半導体装置及びその製造方法
JPH10242260A (ja) 半導体装置のための素子分離領域およびその形成方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20060906

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20080109