JP2561162B2 - 演算処理用半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は演算処理用半導体装置に関し、特に、曖昧
さを伴う推論すなわちファジィ推論を行なうための半導
体装置の構成に関する。

［従来の技術］ 近年、「大きい」、「速い」などの人間の主観を伴う
曖昧さを取扱うファジィ理論を応用したシステムが実用
化されつつある。ファジィ理論をシステムに応用する際
には、ファジィ推論が行なわれる。

典型的なファジィ推論の方式は、個々のファジィ・ル
ールが満足される度合に応じて各ルール結果を足し合わ
せ（max−min演算）、ルールの合成結果の重心を求め
（デファジファイア）、この重心を推論結果とするステ
ップを含む。

ファジィ・ルールはたとえば「Ａが大であり、かつＢ
が普通ならば、Ｘを小さくせよ」のような形で、入力値
A,Bと出力値Ｘとの関係を定義する。ファジィ推論にお
いては、或る入力値は０ないし１の値に変換して演算さ
れる。この変換を定義するのがメンバシップ関数であ
る。メンバシップ関数は、ファジィ集合を示し、ファジ
ィ・ルールが扱う命題（たとえば「大きい」、「普
通」、および「小さい」など）ごとに定義される。

第８図の２つのファジィ・ルール、２入力値および１
出力値の場合におけるファジィ推論の最も一般的な方法
を示す。第８図において、ファジィ・ルール１は、入力
値ａに対して定義されたメンバシップ関数m1a（ａ）を
有する、このメンバシップ関数m1a（ａ）を通すことに
より、入力値a0に対するメンバシップ値m1a（a0）が求
められる。出力値ｘに対しても、メンバシップ関数m1x
（ｘ）が定義される。

入力値ａに対するファジイ集合（メンバシップ関数m1
a（ａ）により与えられる）は条件部と呼ばれ、出力値
ｘに対するファジィ集合（メンバシップ関数m1x（ｘ）
により与えられる）は結論部と呼ばれる。このファジィ
・ルール１は「ａがm1a（１）ならば、ｘをm1x（１）に
せよ」というルールを記述する。

ファジィ・ルール２も同様に、入力値ａに対してメン
バシップ関数m2a（ａ）が定義され、入力値ｂに対して
メンバシップm2b（ｂ）が定義される。さらに、ファジ
ィ・ルール２の結論部においては、出力値ｘに対してメ
ンバシップ関数m2x（ｘ）が定義される。

このファジィ・ルール２は入力、１出力のルールを記
述しており、「ａがm2a（１）でありかつｂがm2b（１）
であるならば、ｘをm2x（１）にせよ）という命題を記
述する。

一般には、１つのファジィ推論システムは複数のファ
ジィ・ルールを含んでおり、複数の入力値に対して各ル
ール対応に出力値を出力するため、複数の出力値が得ら
れる。次に、第８図を参照してファジィ推論の方法につ
いて説明する。

第８図のファジィ集合により示されたシステムにおい
て、入力変数a,bとして入力軸a0,b0が与えられたとす
る。ファジィ・ルール１の条件部においては、メンバシ
ップ関数m1a（ａ）よりメンバシップ値m1a（a0）が求め
られ、一方、ファジィ・ルール２の条件部においては、
メンバシップ関数m2a（ａ）およびm2b（ｂ）によりメン
バシップ値m2a（a0）およびm2b（b0）が求められる。こ
れにより、各入力値が各条件を満足する度合が計算され
る。

次いで、入力値a0,b0がルールを満足する度合を求め
るために、各ルールにおいてメンバシップ値の最小値を
求める。この演算はmin演算と呼ばれる。図に示すよう
にルール１においては、m1a（a0）が最小値であり、ル
ール２においてはm2b（b0）が最小値である。

続いて、各ルール内において得られたメンバシップ値
の最小値を用いて各ルールの結論部のファジィ集合を制
限する。すなわち、ルール１においては結論部のメンバ
シップ関数m1x（ｘ）をm1a（a0）で切取り、ルール２に
おいては、結論部のメンバシップ関数m2x（ｘ）をメン
バシップ値の最小値m2b（b0）で切取る。この結論部に
おけるメンバシップ関数の残った部分（第８図において
斜線で示す）をそれぞれm1x′（ｘ）、m2x′（ｘ）とす
る。

続いて、各ルールにおける結論部の各出力値ｘに対す
るメンバシップ値を比較してその最大値をとり新しいメ
ンバシップ関数を形成するために、メンバシップ関数m1
x′（ｘ）およびm2x′（ｘ）の論理和をとる。この最大
値を求める演算はmax演算と呼ばれる。この論理和をと
ることにより得られた関数を、最終的に得られた出力変
数ｘに対するメンバシップ関数mx（ｘ）とする。

一般的には、このメンバシップ関数mx（ｘ）の重心の
値x0を求め、この重心値x0が出力ｘに対する最終出力値
として用いられ、すなわち推論結果として用いられる。
以上がファジィ推論の最も一般的な方法である。

このファジィ推論は、メンバシップ値の計算、最
小値の計算（min演算）、最大値の計算（max演算）お
よび重心の計算を一連の計算により実行することがで
きる。このファジィ推論をソフトウェアで実行する場
合、各ルールを１つずつ計算する必要がある。すなわ
ち、各ルールごとにメンバシップ値の計算、min演算を
実行する。これをすべてのルールに対して行なった後、
最後のすべての結果に対してmax演算を実行する必要が
ある。このため、ソフトウェアを用いたファジィ推論に
おいては、ルール数に比例してその処理速度は低下す
る。

このため、各ルールを並列に処理するハードウェア構
成のファジィ推論実行装置が種々提案されている。

第９図に、たとえば「日経エレクトロニクス」の1987
年７月27日号（第426号）の第150頁に示された従来のフ
ァジィ推論を行なう半導体チップの構成の一例を示す。
第９図に示すファジィ推論チップは、16ルール、４入力
変数（最大）、および２出力変数（最大）のファジィ推
論システムを実現することができる。入力変数および出
力変数は一般にファジィ集合である。

第９図を参照して、ファジィ推論チップは、入力信号
線１−１〜１−４の各々を介して伝達される入力変数a,
b,cおよびｄの各々に対応して16ルール分のメンバシッ
プ関数を記憶するメモリ２−1,2−2,2−3,2−４を含
む。入力信号線１−１〜１−４の各々は４ビット幅を有
する信号線である。

従来のファジィ推論チップはさらに、16ルールの各々
に対する最小メンバシップ値を求めるために、各々がメ
モリ２−１〜２−４から対応のルールのメンバシップ値
を受け、その最小値を求めるmin演算回路103−１〜103
−16を有する。

ファジィ推論チップはさらに、ファジィ推論の結論部
の構成を与えるために、出力変数ｘに対し16ルール各々
のメンバシップ関数を記憶するメモリ４と、出力変数ｙ
に対する16ルール各々のメンバシップ関数を記憶するメ
モリ５と、出力変数x,yそれぞれに対する16ルールのメ
ンバシップ関数を各ルールの最小値のメンバシップ値に
より切取るための比較回路６−１〜６−16,7−１〜７−
16を備える。比較回路６−１〜６−16はmin演算回路103
−１〜103−16出力とメモリ４からの出力とをそれぞれ
受けて比較する。比較回路７−１〜７−16は、メモリ５
からの出力とmin演算回路103−１〜103−16出力とを比
較する。

従来のファジィ推論チップはさらに、比較回路６−１
〜６−16出力を受けてその最大値を求めるmax演算回路
８と、比較回路７−１〜７−16出力を受けその最大値を
求めるmax演算回路９と、max演算回路８の出力の重心を
計算する重心計算回路10と、max演算回路９の出力によ
り出力ｙのメンバシップ関数の重心を求める重心計算回
路11とを含む。重心計算回路10の出力は６ビット幅の出
力信号線12を介して伝達され、出力変数ｘに対する推論
結果x0を示す。重心計算回路11からの出力信号は、６ビ
ット幅の出力信号線13を介して伝達され、出力変数ｙに
対する推論結果y0を導出する。次に動作について説明す
る。

メモリ２−１〜２−４の各々には、入力変数ａ〜ｄの
各々に対する16ルールそれぞれのファジィ集合を表わす
メンバシップ関数が記憶されている。同様に、メモリ４
および５には、出力変数ｘに対する16ルール分のファジ
ィ集合を表わすメンバシップ関数が記憶されている。メ
モリ２−１〜２−4,4および５の各々は、４ビットの入
力または出力変数をアドレスとし、各アドレスに対応の
４ビットの２進メンバシップ値を記憶する。したがっ
て、入力変数、出力変数およびメンバシップ値はともに
16分割（４ビット）の精度で処理される。

この状態で、入力値（a,b,c,d）を与えると、ファジ
ィ推論チップは推論を実行する。すなわち、たとえばメ
モリ２−１に対し、入力信号線１−１を介して４ビット
入力データａが与えられると、メモリ２−１は、16個の
ルール各々に対応する16個のメンバシップ値を表わす４
ビットのデータを出力する。このメモリ２−１からの16
個の４ビットデータは、16ルール各々に対応して設けら
れたmin演算回路103−１〜103−16へ与えられる。同様
にメモリ２−２〜２−４の各々に対しても、入力信号線
１−２〜１−４を介して入力値b,cおよびｄがそれぞれ
与えられ、16個のメンバシップ値がそれぞれ出力され、
min演算回路103−１〜103−16へ与えられる。

min演算回路103−１〜103−16の各々は、メモリ２−
１〜２−４から与えられた４つのメンバシップ値を表わ
す４個の４ビットデータのうち最小値を求める。これに
より16ルール各々に対する最小のメンバシップ値が求め
られる。このmin演算回路103−１〜103−16の各々の出
力は、各ルール対応に設けられた比較回路６−１〜６−
16および７−１〜７−16の対応のものへ伝達される。

比較回路６−１〜６−16の各々は、対応のmin演算回
路からのメンバシップ値とメモリ４からの対応のメンバ
シップ値とを比較し、小さい方のメンバシップ値を通過
させてmax演算回路８へ与える。同様に、比較回路７−
１〜７−16の各々は、対応のmin演算回路からのメンバ
シップ値とメモリ５からの対応のメンバシップ値とを比
較し、小さい方のメンバシップ値を通過させてmax演算
回路９へ与える。この処理操作は、第８図において結論
部のメンバシップ関数の斜線領域を求める操作に相当す
る。

max演算回路８（９）は、比較回路６−１〜６−16
（７−１〜７−16）からの16個のルールそれぞれに対応
するメンバシップ値の最大値を出力変数ｘ（ｙ）各々に
対して求め、重心計算回路10（11）へ伝達する。この処
理動作は、第８図において結論部の切取られたメンバシ
ップ関数の論理和を求める操作に相当する。

重心計算回路10（11）は、与えられた各出力変数ｘ
（ｙ）に対する最大値から出力変数ｘ（ｙ）に対するメ
ンバシップ関数の重心を求め、信号線12（13）を介して
推論結果x0（y0）として出力する。

［発明が解決しようとする課題］ 上述の従来のファジィ推論チップは、各ルールを並列
に処理することができるので、ソフトウェア処理に比べ
て高速でファジィ推論を実行することができる。しかし
ながら、従来のファジィ推論チップにおいては、min演
算、max演算および結論部の出力変数に対するメンバシ
ップ関数を最小メンバシップ値で切取るための演算を行
なうためには、２進数（第８図の例では４ビット表示の
２進デジタル値）で表わされたメンバシップ値の大小比
較を行なう必要がある。この大小比較は、メンバシップ
値の上位ビットから順次比較する必要があるため、この
比較処理を高速で実行することは困難であるという問題
がある。

また、従来のファジィ推論チップでは、ハードウェア
は半導体チップ上に固定的に設けられるため、そのハー
ドウェア上の制限により、ルールの数、入力変数の数お
よび出力変数の数などが制限され、推論の自由度が著し
く低下するという問題がある。

また、従来のファジィ推論チップにおいては、各ルー
ル対応にmin演算回路および比較回路を設ける必要があ
り、装置構成が大規模となり、かつ複雑になるという問
題がある。

それゆえ、この発明の目的は、上述の従来のファジィ
推論用半導体装置の有する問題点を除去する改良された
演算処理用半導体装置を提供することである。

この発明の他の目的は、簡易な回路構成で高速でファ
ジィ推論を実行することのできるファジィ推論用半導体
装置を提供することである。

この発明のさらに他の目的は、高速でメンバシップ値
の大小比較を行なうことのできるファジィ推論用半導体
装置を提供することである。

この発明のさらに他の目的は、簡易な構成で、複数の
関数の出力値の大小比較を高速で実行することのできる
演算処理用半導体装置を提供することである。

この発明のさらに他の目的は、高速でファジィ推論を
行なうことができるとともにファジィ推論の自由度を高
めることのできる半導体装置を提供することである。

［課題を解決するための手段］ この発明に係る演算処理用半導体装置は、ファジィ推
論においてファジィ集合を表わす複数のメンバシップ関
数を各々メモリアレイ上にビットマップ状に展開して記
憶させ、メンバシップ値の最大値または最小値を、この
メモリアレイにおけるメンバシップ値の物理的な位置関
係に基づいて求めるようにしたことを特徴とする。

すなわち、この発明に係る演算処理用半導体装置は、
第１の入力データをＸアドレスとし、この第１の入力デ
ータの第１の関数として決定される第１の出力データを
Ｙアドレスとし、この第１の入力データおよび第１の出
力データをビットマップ状に展開して記憶する第１のメ
モリエリアと、第２の入力データをＸアドレスとし、こ
の第２の入力データの第２の関数として決定される第２
の出力データをＹアドレスとし、この第２の入力データ
と第２の出力データとの対応関係をビットマップに展開
して記憶する第２のメモリエリアと、この第１および第
２のメモリエリアのＹアドレスの各々に共通して設けら
れ、この第１および第２のメモリエリアのＹアドレス出
力値に従って第１の出力データと第２の出力データとの
大小比較を行なう手段とを少なくとも備える。この比較
手段は、第１および第２のメモリエリアから並列に読出
されるＹアドレスの出力ビット値に所定の演算処理を各
Ｙアドレスごとに施し、論理の一致／不一致を判定する
判定手段と、この判定手段の出力に従って、所定の関係
を満たすＹアドレスを選択して出力することにより、第
１および第２の出力データの大小いずれかの値を出力す
る手段を備える。

この第１および第２の関数は、ファジィ推論において
ファジィ集合を表わすメンバシップ関数であり、第１お
よび第２の出力データはそれぞれメンバシップ値を示
す。

［作用］ この発明においては、メンバシップ値である第１およ
び第２の出力データはそれぞれビットマップ状に展開し
てメモリセルアレイ上に格納されており、第１および第
２の入力データに応答して第１および第２の出力データ
がそれぞれ同時に読出される。この第１および第２の出
力データの大小判定は、この第１および第２の出力デー
タ対応のＹアドレスの大小により判定されるため、出力
データを２進表示する構成の場合と異なり、出力データ
ビットを逐次比較する必要がなく、高速で大小比較を行
なうことが可能となるとともに、この大小比較を行なう
ための回路を排除することが可能となるため回路構成を
大幅に簡略化することができる。

さらに、ファジィ推論実行用半導体装置においてはmi
n演算回路、比較回路およびmax演算回路を各ルール対応
に設ける必要がなく、単にメモリアレイ内にメンバシッ
プ関数をビットマップ状に展開して格納するだけで済む
ため、十分なメモリ容量が準備されておれば、容易にル
ール数を増加させることができるとともに、入力変数お
よび出力変数がそれぞれＸアドレスを多重化して用いる
構成とすれば、装置構成を複雑化させずかつ大規模化さ
せずに、推論の自由度を著しく改善することができる。

［発明の実施例］ 以下、この発明の一実施例について図面を参照して説
明する。

第１図はこの発明の一実施例であるファジィ推論用半
導体装置の全体の構成を概略的に示す図である。第１図
に示す半導体装置は、ルール数２、入力数１および出力
数１のファジィ推論を行なうことができる。

第１図を参照して、ファジィ推論用半導体装置は、条
件部（入力変数）に対するメンバシップ関数をビットマ
ップ状に展開して記憶するメモリセルアレイ21と、結論
部（出力変数）に対するメンバシップ関数をビットマッ
プ状に展開して記憶するメモリアレイ22とを含む。メモ
リアレイ21は、16列を有し各列に対し列アドレス23−０
〜23−15が付与される。列23−０〜23−15のうち奇数列
は第１のルールに対するメンバシップ関数をビットマッ
プ状に記憶し、偶数列は第２のルールに対するメンバシ
ップ関数をビットマップ状に展開して記憶する。メモリ
アレイ22も同様に、列アドレス24−０〜24−15で表わさ
れる16個の列を有する。このメモリアレイ22も、その偶
数列と奇数列とはそれぞれ異なるルールに対するメンバ
シップ関数をビットマップ状に展開して記憶する。メモ
リアレイ21および22には、それぞれの１行を選択するた
めに、入力信号線29を介して与えられる入力変数ａをデ
コードし、メモリアレイ21の対応の行を選択するＸデコ
ーダ27と、信号線30を介して与えられる出力変数ｘをデ
コードし、メモリアレイ22の対応の行を選択するＸデコ
ーダ28が設けられる。

入力変数ａおよび出力変数ｘに対するメンバシップ値
の大小比較を行なうために、メモリアレイ21,22のそれ
ぞれの列に対し共通に配設されるAND回路25−０〜25−1
5と、AND回路25−０〜25−15出力を受け、受けた信号の
うち論理値“1"を出力する複数の列アドレスのうち最も
大きい列アドレスを示す値を出力する複数選択分離エン
コーダ26とが設けられる。AND回路25−０〜25−15の各
々は、メモリアレイ21,22のそれぞれ対応の列の出力値
を受け、その論理積を出力する。たとえばAND回路25−
０は列23−０の出力値と列24−０の出力値との論理積を
出力する。複数選択分離エンコーダ26からは、最終的に
得られる出力メンバシップ値に対応するＹアドレス（列
アドレス）値が信号線31を介して出力されるとともに、
AND回路25−０〜25−15の出力がすべて論理値“0"の場
合、信号線32を介して論理値“1"の非選択信号を出力す
る。

さらに、半導体装置は、複数選択分離エンコーダ26か
らの出力信号に応答して対応の出力メンバシップ値を求
めるデコーダ回路33と、デコーダ回路33出力に応答して
重心を計算して推論結果xgを出力する重心計算回路34と
を含む。次に動作について説明する。

メモリアレイ21には、条件部に対するメンバシップ関
数がビットマップ状に展開されて記憶されている。この
メモリアレイの格納内容の一例を第２図に示す。第２図
（１）は、ルール１の条件部における入力変数ａに対す
るメンバシップ関数m1（ａ）を示し、第２図（ａ）はル
ール２の条件部における入力変数ａに対するメンバシッ
プ関数m2（ａ）を示す。入力変数ａは16分割されてお
り、４ビット表示で表現され、メンバシップ値は８分割
されており、３ビットで表示される。この第２図（１）
および（２）に示すメンバシップ関数がメモリアレイ21
上にビットマップ状に展開して記憶された様子を第２図
（３）に示す。第２図（３）においては入力変数ａの値
をＸアドレスとし、メンバシップ値m1（ａ）およびm2
（ａ）がメモリアレイの各列に交互に格納される。ここ
で第２図（１）、（２）および（３）において斜線で示
す領域はその対応のメモリセルが論理値“1"を格納して
いることを示している。この第２図（３）に示す格納内
容においては、メモリアレイ21の偶数列アドレスに対し
てルール１のメンバシップ関数m1（ａ）が格納され、奇
数列アドレスに対しルール２のメンバシップ関数m2
（ａ）が格納されている。たとえばＹアドレスが0,1に
対してはメンバシップ値m1（ａ）＝１およびm2（ａ）１
がそれぞれ格納され、Ｙアドレスの２および３に対して
はメンバシップ値m1（ａ）＝２およびm2（ａ）＝２がそ
れぞれ格納される。但し、ここではメンバシップ値m1
（ａ）およびm2（ａ）は最大値は“1"には正規化されて
おらず、その最大値は“8"に設定されている。

第１図に示すメモリアレイ22に対しても、結論部にお
けるルール１およびルール２に対するメンバシップ関数
が第２図（１）〜（３）に示すようにビットマップ状に
展開して格納されており、その出力変数ｘをＸアドレス
とし、対応のメンバシップ値がＹアドレスに対応するよ
うにそのメンバシップ関数がビットマップ状に記憶され
ている。

今、条件部のメンバシップ関数に対しメモリアレイ21
のＸアドレス“9"に対応する入力変数a9が与えられたと
する。この場合、第２図（３）よりＸアドレスが“9"の
場合、メンバシップ値m1（a9）＝１〜５およびm2（a9）
＝１〜２に対する列上には論理値“1"のデータがＸデコ
ーダ27の行選択に応答して出力される。すなわち、メモ
リセルアレイ21のＹアドレスが0,1,2,3,4,6,8で指定さ
れる列上には論理値“1"の信号が出力される。このメモ
リアレイ21におけるＸアドレスが“9"の行に接続される
１行のメモリセルのデータはAND回路25−０〜25−15の
一方入力へ伝達される。

次に、この状態で、結論部のメンバシップ関数に対し
て、メモリアレイ22のＸアドレスを“0"に設定する出力
変数x0がＸデコーダ28へ信号線30を介して伝達される。
Ｘデコーダ28は、メモリアレイ22のＸアドレス“0"に対
応する行を選択する。これにより、メモリアレイ22のＸ
アドレスが“0"に対する行に接続される１行のメモリセ
ルのデータが列24−０〜24−15上に伝達され、AND回路2
5−０〜25−15の他方入力へ伝達される。

したがって、AND回路25−０〜25−15の他方入力へ
は、メモリアレイ22のＸアドレスが“0"に対応する行の
メモリセルのうち“1"を格納するメモリセルが接続され
る列上にのみ論理値“1"の信号電位が伝達される。した
がってこの場合、メモリアレイ21およびメモリアレイ22
の各列からの出力がともに論理値“1"である列に対して
設けられたAND回路のみ論理値“1"を出力する。このAND
回路25−０〜25−15の出力は複数選択分離エンコーダ26
へ伝達される。複数選択分離エンコーダ26は、AND回路2
5−０〜25−15からの入力信号のうち論理値が“1"であ
る列のうちで最も列アドレスの値が大きい列、すなわ
ち、第１図においてAND回路25−０〜25−15の出力値が
論理値“1"である列のうちで最も図面上方にある列のＹ
アドレス値を信号線31上に出力する。

次に、条件部のメモリアレイ21の入力変数値をa9に固
定したまま、結論部のメモリアレイ22の出力変数値をx0
からx1へ変化させ、その出力変数値x1に対し、論理値
“1"を出力するAND回路の対応の列のうち最大の列アド
レス値を信号線31上に複数選択分離エンコーダ26を介し
て出力する。この操作を、入力変数値a9を固定したま
ま、出力変数値をx0からx15まで繰返すことにより、入
力変数値がa9である場合の出力変数値x0〜x15の各値に
対するＹアドレス値が複数分離エンコーダ26から信号線
31を介して出力される。

以上の操作によって得られたアドレス値が、出力変数
値x0〜x15に対しそれぞれY0〜Y15であったとする。この
アドレス値Y0〜Y15に基づいて出力変数ｘに対するメン
バシップ関数mx（ｘ）をデコーダ回路33により計算す
る。すなわち、max演算を容易に行なうことができる。
たとえば、信号線31上に与えられたアドレス値がY0＝
８、Y1＝７、Y2＝6,…であれば、それに対するメンバシ
ップ関数は、第２図（３）から、mx（x0）＝５、mx（x
1）＝４、mx（X2）＝４、…となる。

すなわち、この第１図に示す構成においては、ルール
１に対するメンバシップ関数とルール２に対するメンバ
シップ関数とがＹアドレス方向（列方向）に関して交互
に配置されているため、 Ｙアドレスが奇数の場合、 Yn＝２・mx（xn）−１、 Ｙアドレスが偶数の場合、 Yn＝２・mx（xn）−２ という関係が得られる。したがってこの上式より、Ｙア
ドレスの値Ynの偶数／奇数（これはＹアドレスの最下位
ビットの“0"、“1"検出により容易に判定することがで
きる）に従って上式のうちのいずれかの式を行なえば、
max演算処理後の出力変数ｘに対するメンバシップ関数m
x（ｘ）を求めることができる。このＹアドレスからメ
ンバシップ値（関数）mx（ｘ）を求める処理は、デコー
ダ回路33により行なわれる。このデコーダ回路33出力は
重心計算回路34へ伝達され、そのメンバシップ関数mx
（ｘ）に対する重心計算が行なわれ推論結果xgが出力さ
れる。

複数選択分離エンコーダ26から信号線32上に非選択信
号が発生され、信号線32上の信号電位が論理値“1"とな
った場合、AND回路25−０〜25−15の出力はすべて論理
値“0"であることを示しており、その出力変数値xiに対
するメンバシップ関数mx（xi）は“0"である。

上述の操作により、第８図に示すファジィ推論におい
て任意の入力変数値a9に対して最終的な出力のメンバシ
ップ関数を得ることが可能である。

デコーダ回路33の構成としては、上述の式より、複数
選択分離エンコーダ26の出力Ynを“2"で除算する処理が
含まれているので、このＹアドレスYnが２進表示で与え
られる場合には、その偶奇に応じて“1"（01）または
“2"（10）を加算した後、この加算値を１ビット下位側
へシフトして出力する構成とすることにより容易に実現
することができる。

なお第１図に示す構成においては入力変数は１個であ
り、また条件部の入力変数に対するメンバシップ関数は
各ルールにつき１個である。この構成をさらに拡張し
て、条件部の入力変数の数を２に拡張することも可能で
ある。

第３図に、この発明の他の実施例である半導体装置の
全体の構成を概略的に示す。この第３図に示す半導体装
置は、ルール数２、入力数２および出力数１のファジィ
推論を行なうことが可能である。すなわち、この第３図
に示す半導体装置は、第８図に示すファジィ推論をその
まま実行することのできる構成を備えている。

第３図を参照して、半導体装置は、ルール１およびル
ール２の入力変数ａに対する条件部のメンバシップ関数
m1a（ａ）およびm2a（ａ）と、ルール２の入力変数ｂに
対する条件部のメンバシップ関数m2b（ｂ）と、ルール
１およびルール２の出力変数ｘに対する結論部のメンバ
シップ関数m1x（ｘ）およびm2x（ｘ）の合計５個のメン
バシップ関数をすべてビットマップ状に展開して記憶す
るメモリアレイ130を含む。メモリアレイ130は列アドレ
ス３−０〜３−39で表わされる40本の列を有している。
この40本の列は５列ずつが組になり、この組を構成する
５列において順次前述のメンバシップ関数m1a（ａ）、m
1x（ｘ）、m2a（ａ）、m2b（ｂ）およびm2x（ｘ）がこ
の順にビットマップ状に展開されて記憶されている。こ
のビットマップ状の記憶形態を第２図に示すものと同様
であり、入力変数ａまたはｂをＸアドレスとし、そのＸ
アドレスに対応するメンバシップ関数がその各列のメモ
リセルに２値情報の形態で記憶される。したがって、こ
のメモリアレイ130には、この５個のメンバシップ関数
をそれぞれ記憶する５列の組が合計８組存在し、この各
組はＹアドレスの小さい順（第３図の下から順）に、メ
ンバシップ値1,2,3,…８に対応している。

このメモリアレイ130の１行を選択するために、信号
線39を介して与えられる入力変数aiまたはbiまたは出力
変数ｘをデコードし、対応の行を選択するＸデコーダ27
が設けられる。今、入力変数値ai、bj、および出力変数
ｘはすべて４ビットであるとすると、Ｘデコーダ７は４
ビットデコーダであり、メモリアレイ130は16行40列に
配置されたメモリセルを有し、各メモリセルにメンバシ
ップ関数を示す値（２値情報）が格納される。

このメンバシップ関数の大小比較を行なうために、大
小比較回路50−１〜50−８が各列の組に対して設けられ
る。大小比較回路50−Ｎは、トライステートバッファ45
−１〜45−３と、レジスタ46−１〜46−３、AND回路45
−1,45−２、OR回路47、およびAND回路48を含む。トラ
イステートバッファ45−１は、信号線43上に伝達される
制御信号φ１に応答して導通状態となり、列３−（ｎ＋
４）上の信号電位をレジスタ46−１へ伝達する。トライ
ステートバッファ45−２は、信号線43上の制御信号φ１
に応答して導通状態となり、列３−（ｎ＋２）上のデー
タをレジスタ46−２へ伝達する。トライズテートバッフ
ァ45−３は、信号線44上の制御信号φ２に応答して導通
状態となり、列３−（ｎ＋１）上のデータをレジスタ46
−３へ伝達する。レジスタ46−1,46−２および46−３は
それぞれ、対応のトライステートバッファが導通状態と
なったときに活性化され、伝達された信号電位をラッチ
するとともにそのラッチデータを持続的に出力する。

AND回路45−１は、レジスタ46−１出力と列３−（ｎ
＋３）出力の論理積をとる。AND回路45−２は、レジス
タ46−2,46−３の出力と列３−ｎ上の信号電位の論理積
をとる。OR回路47は、AND回路45−1,45−２の出力の論
理和をとる。AND回路48は、制御信号φ３に応答して活
性化され、OR回路47出力を通過させ、複数選択分離エン
コーダ26′の対応の列へその出力信号を伝達する。

複数選択分離エンコーダ26′は、第１図に示す複数選
択分離エンコーダ26と同様の動作を行ない、その入力信
号数が単に16ビットから８ビットに低減されているだけ
であり、同様に、論理値“1"を出力する最大の列アドレ
スを示す情報を信号線31上に伝達するとともに、信号線
38−１〜38−８上の信号電位がすべて論理値“0"の場合
には非選択信号を発生して信号線32上へ伝達する。次に
動作について説明する。今、入力変数ａに対する入力値
としてai、入力変数ｂに対する入力値としてbjが与えら
れた場合について説明する。信号線39上に入力信号とし
てaiがデコーダ回路７へ伝達される。デコーダ回路７
は、この入力軸aiをデコードし、メモリアレイ30のＸア
ドレスがｉの行上に“1"を出力し、この行“i"を選択状
態とする。これにより、この選択行ｉに接続されるメモ
リセルは各列に接続され、各列にその記憶情報を伝達す
る。この結果、メモリアレイ130上の各列３−０〜３−3
9はそれぞれ論理値“0"または“1"の信号電位となる。
この各列上の信号電位は各列対応に設けられるAND回路4
9−１、49−２またはトライステートバッファ45−１〜4
5−３の入力端子へ伝達される。

続いて、制御信号φ１を論理値“1"の活性状態にして
信号線43上へ伝達する。これにより、入力変数ａに対す
るメンバシップ関数を格納する列上の信号出力のみがト
ライステートバッファ45−1,45−２を介してレジスタ46
−1,46−２に伝達され、列３−（ｎ＋４）および３−
（ｎ＋２）に格納されたメンバシップ関数m1a（ａ）お
よびm2a（ａ）のみが選択的にレジスタ46−1,46−２に
ラッチされる。

このとき、制御信号φ２は不活性状態であり、トライ
ステートバッファ45−３は遮断状態のままであり、入力
変数ｂに対するメンバシップ関数m2b（ｂ）はまだ伝達
されない。これにより、入力変数ａに対するメンバシッ
プ関数m1a（ａ）およびm2a（ａ）を記憶している列に対
応して設けられたすべてのレジスタ46−1,46−２には、
入力変数ａに対するすべての列の出力の論理値“0"また
は“1"がラッチされる。次いで制御信号φ１を不活性状
態とし、大小比較検出回路50とメモリアレイ130とを切
離し、メモリアレイ130を一旦スタンバイ状態とした
後、入力変数bjを受入れる準備をする。このときレジス
タ46−1,46−２には先のラッチされたデータが依然保持
されている。

次に入力信号線39上に入力変数ｂとして入力値biをデ
コーダ回路27へ与える。デコーダ回路27は、メモリアレ
イ130のＸアドレスが“j"の行上の信号電位を論理値
“1"とし、行“j"を選択状態とする。これにより、この
選択行“j"に接続されるメモリセルアレイ情報が各列上
に伝達され、各列３−０〜３−39上の信号電位が論理値
“0"または“1"となる。次いで、信号線（入力ｂ選択
線）44上に制御信号φ２を発生し、その信号電位を論理
値“1"に設定する。これにより入力変数ｂに対応するメ
ンバシップ関数m2b（ｂ）を記憶している列３−（ｎ＋
１）の出力のみが活性状態とされたトライステートバッ
ファ45−３を介してレジスタ46−３にラッチされる。こ
の結果、入力変数ｂに対応する列に対して設けられたす
べてのレジスタ46−３には、対応の列上の信号電位の論
理値“0"または“1"が書込まれ、そこにラッチされる。
次いで制御信号φ２を不活性状態し、かつメモリアレイ
130をもスタンバイ状態に復帰させる。この結果、レジ
スタ46−１〜46−３には、それぞれ入力変数a,bに対す
るメンバシップ関数に対応する理論値が格納されたこと
になる。

次に、入力信号線39上に出力変数ｘとして出力値x0〜
x15を順次デコーダ回路27へ与える。これに応答して、
デコーダ回路27は、メモリアレイ130のＸアドレス０〜1
5の行上の信号電位の論理値“1"に順次設定し、各行を
順次選択状態にする。したがって、メモリアレイ130の
出力変数ｘに対するメンバシップ関数m1x（ｘ）およびm
2x（ｘ）を記憶している列の出力値はAND回路49−1,49
−２の入力端子へ伝達される。このとき、入力変数ａを
選択するための信号線43および入力変数ｂを選択するた
めの信号線44上の信号電位はともに論理値“0"であり、
したがってすべてのトライステートバッファ45−１〜45
−３はオフ状態となる。この状態においてレジスタ46−
１〜46−３の各々は入力値aiおよびbiに対するメンバシ
ップ値m1a（ai）およびm2a（ai）およびm2b（bj）に関
する情報を保持している。

AND回路49−1,49−２はそれぞれ入出力変数ｘに対す
るメンバシップ値m1x（ｘ）およびm2x（ｘ）に関する出
力値との論理積をとる。

AND回路49−１はルール１に関する出力変化ｘのメン
バシップ関数を、AND回路49−２はルール２に関する出
力変数ｘのメンバシップ関数に関する情報を、出力変数
値x0からx15に対応してそれぞれ順次出力する。

OR回路47はこのAND回路49−1,49−２出力の論理和を
とる。次いで、各出力変数値x0〜x15の各々の確定状態
に対応して制御信号φ３を活性状態とし、AND回路48を
イネーブル状態とする。これによりAND回路48からは各
出力変数値に対する大小比較結果すなわち第８図に示す
方法においてmax演算を行なった結果が出力される。

１つの出力変数値に関して、出力信号線38はメモリア
レイ130の５列からなる組に対して１本ずつ設けられて
いる。すなわち、メモリアレイ130全体の40列に対して
出力信号線38−１〜38−８は８本設けられており、この
出力信号線38−１〜38−８上の信号電位はＹアドレス方
向に沿って小さい順にそれぞれメンバシップ値mx（ｘ）
＝１〜８に対応している。

この８本の出力信号線38−１〜38−８上の信号電位は
複数選択分離エンコーダ26′へ伝達される。複数選択分
離エンコーダ26′は、論理“1"を伝達している出力信号
線のうち最も大きいＹアドレスを示すアドレス情報を３
ビットデータとして信号線31上に伝達する。これによ
り、複数選択分離エンコーダ26′からは、出力変数ｘに
対する複数のメンバシップ値における最大値に対応する
アドレス値を示す信号が出力される。この場合、メンバ
シップ値は１ないし８であり、大小比較検出回路50も８
個設けられており、このため、複数選択分離エンコーダ
26′出力はメンバシップ値の最大値をそのまま与えてい
ることになり、第１図に示すデコーダ回路33は省略する
ことができる。

この第３図に示す構成においては、AND回路49−1,49
−２は、常にイネーブル状態とされており、メモリアレ
イ130の選択状態にかかわらず或る信号電位を伝達する
場合が生じ、この回路構成が誤動作する可能性も考えら
れる。この場合、AND回路49−1,49−２をともに、出力
変数値ｘが与えられてそれに対応するメンバシップ値が
確定した状態でイネーブル状態とするように、制御信号
φ３に対応する制御信号をそれぞれAND回路49−1,49−
２へ与える構成とすれば確実なmin−max演算を行なうこ
とが可能となる。

上述の操作により、条件部入力変数ａに対する入力値
がai、条件部入力変数ｂに対する入力値がbjの場合にお
ける結論部における出力変数ｘ｛x|x＝x0,x1,x2,…x1
5｝に対する最終的な出力のメンバシップ関数mx（ｘ）
｛mx（ｘ）|x＝x0,x1,x2,…,x15｝を得ることがきる。

第４図に、複数選択分離エンコーダの構成の一例を示
す。第４図に示す複数選択分離エンコーダは、８列のう
ち、論理値“1"を出力する列のうち最大の列アドレスを
有する列を示す信号を出力する構成を有し、第３図に示
す複数選択分離エンコーダ26′に対応する。

第４図を参照して、複数選択分離エンコーダは、非選
択信号を信号線32上に導出するために、その一方入力が
偽入力であり、他方入力が真入力であるANDゲートによ
り構成される論理ゲート50−１〜50−８を含む。論理ゲ
ート50−８は、その偽入力に列38−８上の信号電位を受
け、その真入力にたとえば電源電位である基準電位Vdd
を受ける。論理ゲート50−７はその偽入力に列38−７上
の信号電位を受け、その真入力に論理ゲート50−８出力
を受ける。論理ゲート50−６は、その偽入力に列38−６
上の信号電位を受け、その真入力に論理ゲート50−７出
力を受ける。論理ゲート50−５は、その偽入力に列38−
５上の信号電位を受け、その真入力に論理ゲート50−６
出力を受ける。論理ゲート50−４は、その偽入力に列38
−４上の信号電位を受け、その真入力に論理ゲート50−
５出力を受ける。論理ゲート50−３は、その偽入力に列
38−３上の信号電位を受け、その真入力に論理ゲート50
−４出力を受ける。論理ゲート50−２はその偽入力に列
38−２上の信号電位を受け、その真入力に論理ゲート50
−３出力を受ける。論理ゲート50−１は、その偽入力に
列38−１上の信号電位を受け、その真入力に論理ゲート
50−２出力を受ける。論理ゲート50−１から信号線32上
に非選択信号が出力される。

複数選択分離エンコーダはさらに、論理値“1"を出力
する列のうち最大の列アドレスを有する列を指定する信
号を出力するために、AND回路51−１〜51−７と、絶縁
ゲート型電界効果トランジスタ53−10〜53−12、53−2
1,53−22,53−30,53−32、53−42、53−50,53−51、53
−61、53−70を備える。AND回路51−１は、列38−１上
の信号電位と論理ゲート50−２出力とを受ける。AND回
路51−２は、列38−２上の信号電位と論理ゲート50−３
出力とを受ける。AND回路51−３は、列38−３上の信号
電位と論理ゲート50−４出力とを受ける。ANDゲート51
−４は、列38−４上の信号電位と論理ゲート50−５出力
とを受ける。AND回路51−５は、列38−５上の信号電位
と論理ゲート50−６出力とを受ける。AND回路51−６
は、列38−６上の信号電位と論理ゲート50−７出力とを
受ける。AND回路51−７は、列38−７上の信号電位と論
理ゲート50−８出力とを受ける。

トランジスタ53−10はAND回路51−１出力に応答して
導通状態となり、信号線31−０を論理値“0"を示す基準
電位（以下、接地電位と称す）に接続する。トランジス
タ53−11は、AND回路51−１出力に応答して導通状態と
なり、信号線31−１を接地電位に接続する。トランジス
タ53−12は、AND回路51−１出力に応答して導通状態と
なり、信号線31−２を接地電位に接続する。

トランジスタ53−21は、AND回路50−３出力に応答し
て導通状態となり、信号線31−１を接地電位に接続す
る。トランジスタ53−22は、AND回路51−２出力に応答
して導通状態となり、信号線31−２を接地電位に接続す
る。トランジスタ53−30,およびトランジスタ53−32
は、AND回路51−３出力に応答して導通状態となり、信
号線31−０および信号線31−２をそれぞれ接地電位に接
続する。

トランジスタ53−42は、AND回路51−４出力に応答し
て導通状態となり、信号線31−２を接地電位に接続す
る。トランジスタ53−50および53−51は、AND回路51−
５出力に応答して導通状態となり、信号線31−０および
31−１をそれぞれ接地電位に接続する。

トランジスタ53−61はAND回路51−６出力に応答して
導通状態となり、信号線31−１を接地電位に接続する。
トランジスタ53−70は、AND回路51−７出力に応答して
導通状態となり、信号線31−０を接地電位に接続する。

信号線31−0,31−１および31−２の各々に対しては、
その一方端子が論理値“1"を与える基準電位（たとえば
電源電位）に接続されるプルアップ抵抗52−0,52−１お
よび52−２が設けられる。次に動作について説明する。

今、列38−３および38−５に論理値“1"が出力され、
残りの列上には論理値“0"が伝達される場合も考える。

列38−６、38−７および38−８上には論理値“0"が伝
達されているため、論理ゲート50−６、50−７および50
−８はすべて論理値“1"を出力する。したがって、AND
回路51−５、51−６および51−７の一方入力端子には論
理値“1"が与えられる。一方、列38−６および38−７に
は、論理値“0"が伝達されているため、AND回路51−６
および51−７の他方入力端子には論理値“0"が与えられ
る。これにより、AND回路51−６および51−７は論理値
“0"を出力する。

列38−５上には論理値“1"が伝達されているので、AN
D回路51−５の他方入力端子には論理値“1"が与えられ
る。したがって、AND回路51−５は論理値“1"を出力す
る。

論理ゲート50−５の２つの入力はともに論理値“1"の
信号を受けるため、この論理ゲート50−５は論理値“0"
を出力する。これにより、AND回路50−１、50−２、50
−３および50−４の出力はすべて論理値“0"となる。こ
の結果、AND回路51−１、51−２、51−３および51−４
の出力もすべて論理値“0"となる。

上述の論理ゲートの機能により、AND回路51−１〜51
−７のうちAND回路51−５のみが論理値“1"を出力す
る。これに応答して、トランジスタ53−50および53−51
がそのゲートに論理値“1"を受けて導通状態となり、信
号線51−０および51−１は接地電位に近い電位レベルに
まで低下させられる。一方、信号線51−２は、そこに接
続されるトランジスタはすべて遮断状態であるため、プ
ルアップ抵抗52−２を介して電源電位Vddレベルに保持
される。

これにより、３本の信号線31−0,31−１および31−２
上には各々論理値“1"、“0"、“0"が出力される。すな
わち、列アドレス（100）が出力され、論理値“1"を出
力する列のうち最大の列アドレスを有する列を示す信号
を得ることができる。

一方、信号線12上には、論理ゲート50−１を介して論
理値“0"が出力される。

以上のような動作の結果、論理値“1"が伝達されてい
る列のうち最も列アドレス値の大きい列すなわち第４図
において最も上方に位置する列を示すアドレス値が信号
線31−０〜31−２上に出力される。たとえば、最大の列
アドレスを有する列が列38−８の場合には、信号線31−
０〜31−２には３ビットデータ（1,1,1）が出力され
る。同様に、この列が列38−７の場合には（1,1,0）
が、列38−６の場合には（1,0,1）が、列38−５の場合
には（1,0,0）が、列38−４の場合には（0,1,1）が、列
38−３の場合には、（0,1,0）が、列38−２の場合には
（0,0,1）が、列38−１の場合には（0,0,0）が出力され
る。一方、列38−１〜38−８の８列すべてに論理値“0"
が伝達された場合、信号線32上には論理値“1"が出力さ
れる。

複数選択分離エンコーダは上述のように動作するの
で、たとえば列38−８に対してＹアドレス＝７、列38−
７に対しては、Ｙアドレス＝６、…、列38−１に対して
Ｙアドレス＝０と定めた場合、信号線11−2,11−1,11−
０の３ビットの出力値は論理が“1"である列のうち最も
アドレス値の大きい列のアドレス値を２進数にエンコー
ドした値に等しくなる。また、列38−１〜38−８のすべ
てに対し論理値“0"が与えられた場合のみ非選択信号出
力信号線32は論理値“1"を出力する。

上述の構成は、８列のうちの最もアドレス値の大き
い、論理値“1"を出力する列のアドレスをエンコードす
る構成を示しているが、第１図に示すような列が16列存
在する場合においても、このトランジスタを各列を４ビ
ット２進表示するように配置すれば容易に拡張すること
が可能となる。

第５図にこの発明のさらに他の実施例である半導体装
置の要部の構成を示す。第５図において、メモリアレイ
60は、CAM（内容アドレスメモリ）サブアレイ（データ
フィールド）により構成され、入力変数ａのためのCAM
サブアレイ60−１、入力変数ｂのためのCAMサブアレイ6
0−２および出力変数ｘのためのCAMサブアレイ60−３を
含む。CAMアレイ60は、各列がワードを格納する16列３
−０〜３−15を有しており、交互の列にルール１に対す
るメンバシップ値m1a（ａ）、m1b（ｂ）およびm1x
（ｘ）と、ルール２に対するメンバシップ値m2a
（ａ）、m2b（ｂ）およびm2x（ｘ）をそれぞれデータフ
ィールド対応に格納する。

CAMサブアレイ60−１、60−２および60−３の各々に
対して検索データを導出するために検索データ導出回路
59−１、59−２および59−３が設けられる。

この半導体装置はさらに、CAMサブアレイ60−１〜60
−３の各列におけるワードと検索データとの一致／不一
致結果を示す信号を保持するレジスタ56と、レジスタ56
の保持データに従って論理値“1"を出力する列（検索ワ
ードと保持ワードとが一致した列）のうち最大の列アド
レス（図面上方向）の列アドレスを出力する複数選択分
離エンコーダ26を備える。次に動作について説明する。

まず、第６図を参照してCAMアレイの動作について説
明する。第６図においては、説明を簡略化するために、
検索データは８ビットであり、CAMアレイ60は８行６列
のメモリセル配置を有しており、列３−０〜３−５の各
々には８ビットデータからなるワードが格納されてお
り、各列には図に示すような８ビットデータが各列に格
納されているものとする。

今、８ビット検索データとして（XX1X1XXX）というデ
ータをCAMアレイ60へ与え、一致検索動作を行なう場合
を考える。ここで、８ビット検索データのうち、“1"は
CAMアレイ60に記憶されている対応のビットのデータが
“1"である場合にそのビットとの一致を示す。また、８
ビット検索データのうち“X"は、CAMアレイ60に記憶さ
れている各ビットのデータが“1"であっても“0"であっ
てもそのビットとの一致を示している。したがって、CA
Mアレイ60に上述のような８ビット検索データを与えた
場合、CAMアレイ60の各ビット位置において、一致／不
一致の判定が行なわれる。

CAMサブアレイ60の列３−０〜３−15のそれぞれにお
いて、もし或る列を構成する８ビットデータがすべて検
索データとの一致を示した場合だけ、その列は論理値
“1"を出力し、レジスタ56の対応ビット位置に論理値
“1"を書込む。

一方、列を構成する８ビットデータのうち、１ビット
でも検索ワードと保持ワードとの不一致を示した場合
は、その列は論理値“0"を出力し、レジスタ56の対応の
ビット位置に論理値“0"を書込む。この第６図に示す場
合、列３−１および３−０のみが８ビットデータすべて
が検索データとの一致を示し、レジスタ56の対応のレジ
スタ56−１および56−０に論理値“1"が書込まれる。

第５図に示す構成を用いて２入力変数a,b、１出力変
数ｘおよび２ルールのファジィ推論を行なう場合を考え
る。CAMアレイ60は、Ｎビットのデータフィールド（サ
ブアレイ）60−1,60−２および60−３を有し、各列３−
０〜３−15は3Nビットのワードを格納するものと想定す
る。各データフィールドには、第２図（３）に一例を示
すように、入力変数a,bおよび出力変数ｘに対するメン
バシップ関数がビットマップに展開されて記憶される。
また、偶数列アドレスの列がルール１のメンバシップ関
数を、奇数列アドレスの列にはルール２のメンバシップ
関数が記憶されているものとする。

上述のようにメンバシップ関数が記憶されているCAM
アレイ60に対し、次に示す検索データを与える。

出力変数x0: （1XX…Ｘ）…フィールド60−３、 この検索データは、入力変数ａに対応するフィールド60
−１に対しては図の左からｉビット目だけが論理値“1"
であり、残りのビットに対しては“X"である。また、入
力変数ｂに対するフィールド60−２に対しては、このフ
ィールド60−２の図面の左からｊビット目に対するビッ
トのみが論理値“1"であり、残りのビットは“X"であ
る。また、出力変数ｘに対するフィールド60−３に対し
ては、このフィールド60−３の図面の左から１ビット目
だけが“1"であり、残りのビットに対しては“X"のデー
タが伝達される。

上述のような検索データをCAMアレイ60に与えること
により、CAMアレイ60の列３−０〜３〜15の各々におい
て、入力変数ａに対するフィールド60−１において図面
の左からｉビット目が論理値“1"であり、かつ入力変数
ｂに対するフィールド60−２において図面の左からｊビ
ット目が論理値“1"6であり、かつ出力変数ｘに対する
フィールド60−３において図面の左から１ビット目が論
理値“1"であるワードを格納する列のみが、レジスタ56
の対応のビット位置のレジスタに論理値“1"に書込む。

すなわち、3Nビットのデータ長を持つ各列において、
左からｉビット目と（ｎ＋ｊ）ビット目と（2n＋１）ビ
ット目が論理値“1"であるようなワードを格納する列の
みがレジスタ56の対応のビット位置に論理値“1"を書込
み、残りの列はレジスタ56に論理値“0"を書込む。

上述の操作により得られたレジスタ56に格納された結
果データは、複数選択分離エンコーダ26へ与えられ、そ
こから、論理値“1"を書込まれたレジスタ56のうち最も
アドレス値の大きい、すなわち第５図の上方に位置する
レジスタビット位置のアドレス値を示す４ビットデータ
が信号線31上に出力される。

この複数選択分離エンコーダ26からの４ビット出力ア
ドレス値をY0とすると、入力値ai−１およびbi−１なら
びに出力変数値x0に対応する最終的な出力のメンバシッ
プ値mx（x0）は、 mx（x0）＝｛Y0−（Y0mod2）｝÷２＋１ によって対応づけられる。この式は、第１図に示した場
合の最終的な出力メンバシップ値と出力アドレス値との
対応関係と同一である。したがって、この複数選択分離
エンコーダ26からの信号をデコーダ回路を用いてデコー
ドすることにより、最終的な出力メンバシップ値を得る
ことができる。

もし信号線32上の非選択信号が論理値“1"となれば、
その場合のメンバシップ値mx（x0）は“0"である。

次に、検索データとして、入力変数ａおよびｂに対す
るフィールドの状態を固定したまま、出力変数ｘに対応
するフィールド60−３に対して、図面の左から２ビット
目のみを論理値“1"にしたデータを与える。この結果、
信号線31に与えられた４ビット出力アドレス値をY1とす
ると、この出力変数に対する最終的なメンバシップ値mx
（x1）は、 mx（x1）＝｛Y1−（Y1mod2）｝÷２＋１ として得られる。

以上のようにして、ｋ回目の検索データとして、入力
変数ａに対応するフィールド60−１対しては図面の左か
らｉビット目のみを論理値“1"に固定し、入力変数ｂに
対応するフィールド60−２に対しては図面の左からｊビ
ット目のみを論理値“1"に固定し、出力変数ｘに対する
フィールド60−３に対しては左からｋビット目のみを論
理値“1"に固定し、残りのすべてのビットは“X"である
データを用いる。このような検索データを導出する回路
構成は、第１図または第３図に示すようなＸデコーダを
用いて容易に実現することができる。

この検索によって得られた４ビット出力アドレス値を
Ｙ（ｋ−１）とすると、出力変数値xk−１に対応する最
終的なメンバシップ値mx（xk−１）は、 mx（xk−１） ＝｛Ｙ（ｋ−１）−（Ｙ（ｋ−１）mod2）｝ ÷２＋１ によって対応づけられる。但し信号線32上の論理値が
“1"の場合にはmx（xk−１）＝０となる。

したがって、上述の構成を用いることにより、入力値
ai−１およびbj−１、出力変数ｘ｛x|x|＝0,…,N｝に対
する最終的なメンバシップ関数mx（ｘ）｛x|x＝0,…,
N｝は、ｋ＝１からｋ＝ＮまでのＮ回の検索を行うこと
により得ることができる。上述の構成のようなCAMアレ
イを用いれば、レジスタ56は通常CAMに内蔵されてお
り、第１図、または第３図に示すようなANDゲートを用
いる必要がなく、簡易な回路構成で容易にファジィ推論
におけるmin演算およびmax演算を高速で実行することの
できる半導体装置を得ることができる。

第７図に、第５図に示すファジィ推論を実行可能にす
るCAMアレイの構成の一例を示す。第７図においては３
個のCAMセル70−１〜70−３が代表的に示される。

第７図を参照して、CAMセル70−１は、情報を記憶す
るキャパシタ77−１と、ワード線72上の信号電位に応答
して導通状態となり、キャパシタ77−１を入力信号線71
−１に接続するｎチャネル絶縁ゲート型電界効果トラン
ジスタ74−１と、キャパシタ77−１の充電電位に応答し
て導通状態となり、入力信号線71−１上の信号電位を伝
達するｎチャネルMIS（絶縁ゲート型電界効果型）トラ
ンジスタ75−１と、そのゲートおよび一方導通端子が出
力信号線73に接続され、その他方導通端子にトランジス
タ75−１の伝達した信号電位を受けるｎチャネルMISト
ランジスタ76−１を備える。CAMセル70−２および70−
３も、CAMセル70−１と同様の構成を有しており、対応
する部分には、ハイフン付き数字を異ならせて同様の参
照番号で示している。次に動作について説明する。

以下の説明においては、入力信号線71−１〜71−３に
与えられる論理値“1"は電位レベル“L"に、論理値“0"
または“X"は電位レベル“H"に対応する。今、このCAM
セル70−１〜70−３で３ビットワードすなわちCAMアレ
イの１列を構成している場合を想定する。まず、メンバ
シップ関数の記憶動作について説明する。まず、出力信
号線73の電位レベルを“L"に設定する。この状態で入力
信号線71−１〜71−３の各々へ“L"、“H"、および“L"
の電位を与え、ワード線72の電位を“H"にする。これに
より、トランジスタ74−１〜74−３が導通状態となり、
キャパシタ77−１〜77−３へはそれぞれ“L"、“H"、お
よび“L"の電位が伝達される。これにより、CAMセル列
には（101）のデータが記憶されることになる。上述の
動作をCAMアレイ60の各列に対して繰返すことにより、C
AMアレイ60に、メンバシップ関数をビットマップ状に展
開して記憶させることが可能となる。

次に検索動作について説明する。

メンバシップ関数を記憶したCAMアレイ60に対し、出
力信号線73を“H"のフローティング状態とし、この状態
で入力信号線71−１〜71−３にそれぞれ“L"、“H"、お
よび“H"、すなわちデータ（1XX）を与える。この状態
においては、ワード線72の電位は“L"である。このと
き、キャパシタ77−１および77−３は電位“L"に充電さ
れているため、トランジスタ75−１、および75−３はオ
フ状態である。一方、キャパシタ77−２は電位“H"に充
電されているが、入力信号線71−２上の信号電位も“H"
であるため、トランジスタ75−２もオフ状態である。こ
の結果、出力信号線73はその電位“H"を保持する。

今、入力信号線71−１〜71−３にそれぞれ“L"、
“L"、および“H"を、すなわちデータ（11X）を与えた
場合を考える。この場合、トランジスタ75−２が導通状
態となり、出力信号線73からトランジスタ76−２および
75−２を介して入力信号線71−２へ向かって電流が流
れ、出力信号線73の電位は“H"から“L"へ変化する。

したがって論理値“0"を記憶しているCAMセルに対し
検索データ“1"が与えられた場合のみ、そのCAMセルを
含むCAM列に対応する出力信号線73は、その電位レベル
が“L"となる。したがって、出力信号線の電位に関して
はその電位レベルが“H"の場合の論理を“1"、電位レベ
ルが“L"である場合の論理を“0"と設定することによ
り、第６図にその一例を示すように、或る列を構成する
複数ビットデータがすべて検索データと一致を示した場
合においてのみその列を論理値“1"を出力する。

以上のように、メモリアレイにメンバシップ関数をビ
ットマップ状に展開して記憶させることにより高速で、
ファジィ推論において単に各列上の信号電位を検出する
ことによりmin演算およびmax演算を行なうことが可能と
なり、高速でファジィ推論を行なうことが可能な半導体
装置を得ることができる。

なお、上記実施例においては、ファジィ推論における
ファジィ集合を示すメンバシップ関数をビットマップ状
に展開してメモリアレイ内に記憶する構成を示したが、
このメモリアレイにビットマップ状に展開されて書込ま
れる関数としては、このようなファジィ推論におけるメ
ンバシップ関数に限定されず、一般に、入力信号に対応
する関数値の大小比較演算が行なわれるべきすべての関
数をメモリアレイにビットマップ状に展開して書込む構
成とすれば、複数の関数値の大小比較演算を高速に実行
することが可能である。

さらに、CAMアレイの構成としては、単にマッチアド
レスを出力する構成を有するCAMアレイであればどのよ
うな構成のものを用いても上記実施例と同様の効果を得
ることができる。

また複数選択分離エンコーダの構成としても、第４図
に示す構成に限定されず、他の構成を用いても同一の基
能を果たす構成であれば上記実施例と同様の効果を得る
ことができる。

［発明の効果］ 以上のように、この発明によれば、複数の関数をビッ
トマップ状に展開してメモリアレイに記憶し、出力関数
値の大小比較を、出力値のそのメモリアレイにおける物
理的位置関係に従って行なうように構成したので、簡易
な構成で高速に複数の関数値の大小比較を行なうことの
できる演算処理用半導体装置を得ることができる。

さらに、ビットマップ状に展開される関数としてファ
ジィ推論におけるファジィ集合を示すメンバシップ関数
を用いた場合、min演算およびmax演算は、メンバシップ
値のメモリアレイにおける物理的位置関係に基づいての
み行なうことが可能となり、高速でファジィ推論を実行
することのできるファジィ推論用半導体装置を得ること
ができる。

さらに、入出力変数およびファジィ・ルールの数が増
大したとしても、単にメモリ容量を増大させるだけで対
応することができるので、推論の自由度を大幅に改善す
ることのできる小占有面積で簡易な構成のファジィ推論
用半導体装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるファジィ推論用半導
体装置の全体の構成を概略的に示す図である。第２図は
メンバシップ関数を記憶するメモリアルイの内容の一例
を示す図である。第３図はこの発明の他の実施例である
半導体装置の要部の構成を概略的に示す図である。第４
図は第３図に示す複数選択分離エンコーダの構成の一例
を示す図である。第５図はこの発明のさらに他の実施例
である半導体装置の要部の構成を概略的に示す図であ
る。第６図は第５図に示すCAMアレイの動作を説明する
ための図である。第７図は第５図に示したCAMアレイの
具体的構成の一例を示す図である。第８図はファジィ推
論の方法を説明するための図である。第９図は従来のフ
ァジィ推論用半導体装置の全体の構成を概略的に示す図
である。 図において、21は条件部に対するメンバシップを格納す
るメモリアレイ、22は結論部に対するメンバシップ関数
を格納するメモリアレイ、３−０〜３−15、23−０〜23
−15はメモリアレイにおける列、24−０〜24−15はメモ
リアレイ22の列、25−０〜25−15はAND回路、26,26′は
複数選択分離エンコーダ、27はメモリアレイ21に対する
Ｘデコーダ、28はメモリアレイ22に対するＸデコーダ、
33はメンバシップ値を導出するためのデコーダ回路、34
は重心計算回路、50−１〜50−８は、メモリアレイ130
の各列出力によりメンバシップ値の大小比較を行なう演
算回路、56はレジスタ、59は検索データを導出するため
の回路、60はCAMアレイ、60−1,60−2,60−３はCAMアレ
イのデータフィールド、130は入出力変数に対するメン
バシップ関数を格納するメモリアレイである。 図中、同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１の入力信号をＸアドレスとし、前記第
   １の入力信号の予め定められた関数として決定される第
   １の出力信号値をＹアドレスとし、前記第１の入力信号
   と前記第１の出力信号との対応関係をビットマップ状に
   展開して記憶する第１の記憶手段、 第２の入力信号をＸアドレスとし、前記第２の入力信号
   の予め定められた関数として与えられる第２の出力信号
   値をＹアドレスとし、前記第２の入力信号と前記第２の
   出力信号との対応関係をビットマップ状に展開して記憶
   する第２の記憶手段、および 前記第１および第２の記憶手段の前記Ｙアドレスそれぞ
   れのビット値を並列にかつ対応のＹアドレスのビット値
   を共通に受けるように設けられ、前記第１および第２の
   入力信号が前記第１および第２の記憶手段へそれぞれ与
   えられたとき、前記第１および第２の記憶手段の各Ｙア
   ドレスの出力ビット値に従って前記第１および第２の出
   力信号の大小比較を行ない、かつ大小いずれかの出力信
   号を出力する比較手段を備え、 前記比較手段は、前記第１および第２の記憶手段から並
   列に読出された各前記Ｙアドレスのビット値に所定の論
   理処理を施して各対応のＹアドレスのビット値の一致／
   不一致を判定し各Ｙアドレスごとに出力する判定手段
   と、 前記判定手段の各前記Ｙアドレスに対応する出力に従っ
   て所定の関係を満たすＹアドレスを選択して出力するこ
   とにより、前記第１および第２の出力信号の大小比較結
   果により求められた大小いずれかの出力信号を出力する
   手段を備える、演算処理用半導体装置。