JPH07177005A

JPH07177005A - ビット・パターン検出回路およびビット・パターン検出方法

Info

Publication number: JPH07177005A
Application number: JP6261858A
Authority: JP
Inventors: Shine Chung; チャンシャイン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1993-10-01
Filing date: 1994-10-02
Publication date: 1995-07-14
Also published as: US5383142A

Abstract

(57)【要約】【目的】簡易な回路を用いて、所定のビット・パター
ン等を高速に検出する。【構成】初段モジュール１３，処理モジール１４は、
連続ビットの順次集合を組み合わせて、連続ビットの各
集合における値を表した状態値および出力値を発生す
る。この状態値および出力値は、レベル１の階層の状態
値および出力値に関する値である。階層の各順次レベル
ｋ毎に、先行レベル（ｋ−１）からの連続した出力値お
よび状態値の集合を組み合わせて、問題となるレベルに
関する出力値および状態値が生成される。出力値および
状態値の数は、各階層レベル毎に、少なくとも１／２に
減少する。出力値および状態値が１つだけしか残ってい
なくなると、このプロセスは終了する。最終状態値が、
ビット・パターンが見つかったことを示している場合、
最終出力値は、もとのビット・ストリングにおいて探索
されるビット・パターンの最初のビットの位置を指定す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算ハードウェアに関
するものであり、とりわけ、ビット・ストリングにおけ
る所定のビット・パターンの位置を求めるためのビット
・パターン検出回路およびビット・パターン検出方法に
関するものである。

【０００２】

【技術背景】１つのだけビット・ストリングにおける所
定ビットパターンの検出、または、２つのビット・スト
リングの操作結果としての所定のビット・パターンの検
出は、コンピュータ演算ハードウェア設計のような用途
において極めて重要である。例えば、先行する「１」を
検出するための回路（以下、「先行１検出回路」と言
う）は、計算ハードウェアに広く用いられている。浮動
小数点加算器の場合、加算後の結果を適正に正規化する
ためには、最初の「１」の位置決めが必要になる。連想
アドレス指定可能メモリのような並列計算システムの場
合、それぞれ、異なるデータ・セットに関して働く多数
のプロセッサに対して、タスクが与えられる。本解説の
ため、並列プロセッサという用語は、複数の同じプロセ
ッサが、あるデータ・セットに関して働く任意のハード
ウェア・システムを表すものとする。これらのプロセッ
サは、汎用コンピュータでも、比較的単純な回路でもか
まわない。プロセッサの中には、計算の終わりに、結果
を報告するものもある。複数のプロセッサが同時に報告
する問題を回避するため、各プロセッサは、レジスタの
ビットに接続される。結果を報告しようとするプロセッ
サは、レジスタのビットを「１」にセットする。該シス
テムは、次に、レジスタ内に最初の「１」を備えるプロ
セッサに制御を委ねる。このプロセッサは、処理を終了
すると、そのビットをリセットする。該システムは、さ
らに、レジスタ内の次の「１」を探索し、このプロセス
が繰り返される。これらの各実施毎に、Ｇ（Ｇは、たと
えば８，１６等の数値）のビットを備えたレジスタを検
査して、レジスタの一方の端部に対する最初の「１」の
位置を確認しなければならない。

【０００３】この問題を解決しようとする先行技術によ
る試みは、計算が遅い。一般に、先行技術による案は、
レジスタ内の先行する「１」の位置を求めるのに、ほぼ
Ｇのゲート遅延の時間を必要とする。

【０００４】ビット・パターン検出問題のもう１つの例
は、２つのビット・ストリングが加算される場合に、先
行ゼロの数を見つけるという問題である。この問題は、
浮動小数点ハードウェアにおいて遭遇する。

【０００５】

【発明の目的】一般に、本発明の目的は、所定のビット
・パターンを検出するための改良された回路および方法
を提供することにある。

【０００６】本発明のもう１つの目的は、ビット・スト
リング内において見出されるビット・パターンの位置を
識別することにある。

【０００７】本発明のさらにもう１つの目的は、Ｏ
（Ｇ）未満のゲート遅延において応答が可能な検出器を
提供することにある。

【０００８】本発明のさらにもう１つの目的は、ビット
・ストリングにおける後続する「０」の数を求めるため
の改良された回路を提供することにある。

【０００９】本発明の以上の目的、およびその他の目的
については、当該技術の専門家であれば、以下に述べる
本発明の詳細な説明および添付図面から容易に理解でき
るであろうことは明らかである。

【００１０】

【発明の概要】本発明の回路および方法は、それぞれ複
数のビットを備えた１つ以上のレジスタの内容に基づ
き、ビット・ストリングにおける特定のビット・パター
ンを検出する技術に係るものである。本発明は、並列処
理にうまく適合する。この方法は、連続ビットの順次集
合を組み合わせて、連続ビットの各集合における値を表
した状態値および出力値を発生することから開始され
る。こうして発生する状態値および出力値は、レベル１
の階層の状態値および出力値に関する値になる。状態が
割り当てられる方法および状態の数は、一般に、探索さ
れる特定のビット・パターンによって決まる。階層の各
順次レベル毎に、先行レベルからの連続した出力値およ
び状態値の集合を組み合わせて、問題となるレベルに関
する出力値および状態値が生成される。出力値および状
態値の数は、各階層レベル毎に、少なくとも１／２に減
少する。出力値および状態値が１つだけしか残っていな
くなると、このプロセスは終了する。最終状態値が、ビ
ット・パターンが見つかったことを示している場合、最
終出力値は、もとのビット・ストリングにおいて探索さ
れるビット・パターンの最初のビットの位置を指定す
る。

【００１１】特定のビット・パターンを検出する本発明
の並列処理実施例には、複数の順序付きレベルのプロセ
ッサから成る、階層アレイをなす処理素子が含まれてい
る。便宜上、プロセッサ・レベルは、１，２・・・Ｍで
表示されている。プロセッサの各レベルは、１つ以上の
処理モジュールを備えている。各処理モジュールは、複
数の状態入力を受信して、該入力から状態出力を発生す
る。レベル１の処理モジュールは、状態入力がレジスタ
の選択ビットに接続され、ｋ（ｋ＝２，・・・Ｍ）番目
の階層レベルの処理モジュールは、状態入力がレベル
（ｋ−１）の処理モジュールの状態出力に接続される。
本発明の実施例の１つでは、２，３・・・Ｍで表示され
たレベルの処理モジュールには、複数の入力値を受信す
るための手段と、状態入力および入力値に基づく情報を
発生するための手段、も含まれている。ｋ＝２，３，・
・・Ｍの場合、ｋ番目の階層レベルの処理モジュールの
受信手段は、レベル（ｋ−１）の処理モジュールの出力
発生手段に接続される。出力情報には、特定のビット・
パターンを見つけた場合、そのパターンの位置に関する
情報も含まれる。さらに、１で表示のレベル（レベル
１）における各前記処理モジュールには、それに接続さ
れた選択ビットに基づいて出力信号を発生するための手
段が含まれている。なお、言うまでもないが、上記の
「ｋ＝２，３，・・・Ｍ」の表記は、便宜上のものであ
り、たとえば、ｋ＝２、ｋ＝２，３である場合、すなわ
ち状態処理モジュールが、１段しかない場合、２段であ
る場合を除外することを意味しない。

【００１２】

【実施例】本発明によれば、約ｌｏｇ_２（Ｇ）の時間で
結果が得られる。本発明がその利点を獲得する方法につ
いては、図１に示す、Ａ_０〜Ａ_７から８ビット・レジス
タの先行する「１」を求める単純なビット・パターン検
出回路（ここでは、プロセッサ１２として示す）に関連
して理解するほうがより分かりやすい。先行する「１」
の検出は、最初に現れるビット・シーケンスの「１」を
見つけることに相当する。プロセッサ１２は、階層アレ
イをなす処理モジュールから構成される。これらのレベ
ルは、１〜Ｍで表示することができる。第１レベルの処
理モジュールが１４で示されており、初段モジュール
（図１では、各モジュールの入力をＩ_１，Ｉ_２で示す）
と呼ばれるモジュール１３から構成されている。初段処
理装置３０（すなわち、初段処理モジュール１３）の典
型的な実施例が、図２に示されている。初段処理装置３
０は、ゲート３１および３２から構成され、後述するよ
うな出力を発生する。

【００１３】残りのレベルが、１６および１８で示さ
れ、状態処理モジュールから構成されている。典型的な
状態処理モジュールが１５で示されている。レベルｋの
処理モジュールに対する入力は、レベル（ｋ−１）にお
ける２つの処理モジュールの出力に接続される。

【００１４】各初段モジュールは、レジスタ１１の２つ
のセルに接続されている。各初段モジュールは、初段モ
ジュールのＳ出力から出力される状態変数、および、初
段モジュールのＯ出力から出力される部分アドレス出力
を発生する。状態変数は、３つの値Ｌ，Ｆ，Ｘのうちの
１つとすることができる。部分アドレス出力は、「０」
または「１」である。各初段モジュールの出力は、表１
の通りである。

【００１５】

【表１】

【００１６】状態Ｌは、２ビット・シーケンスにおい
て、所望の状態が見つかったことを表している。状態Ｆ
は、所望のシーケンスが、２ビット・シーケンスに含ま
れていることを表している。状態Ｘは、所望のシーケン
スが、２ビット・シーケンスの左に位置するか、また
は、この２ビット・シーケンスの一部と、先行する２ビ
ット・シーケンスの一部から構成されることを表してい
る。

【００１７】各状態処理モジュールは、状態出力および
部分アドレス出力も発生する。各状態処理モジュール
は、その上のレベルにおける２つのモジュールに接続さ
れている。第１レベルの状態処理モジュールは、初段モ
ジュールに接続されている。残りの状態処理モジュール
は、他の状態処理モジュールに接続されている。各状態
処理モジュールは、入力として、２つの状態変数と、２
つの部分アドレスとを受信する。状態処理モジュール
は、状態処理モジュールに対する部分アドレス入力の１
つに「１」または「０」を添付することによって、新し
い状態出力変数および新しい部分アドレスを生成する。
各状態処理モジュールがＳ_１からＳ_２まで走査して、最
初に現れる「１」を見つけ出すことによって実現するマ
ッピングは、表２の通りである。

【００１８】

【表２】

【００１９】表１および表２が適用される方法について
は、後記の表３に要約された具体例に関連して理解する
のがより分かりやすいかもしれない。レベル１の出力
は、上記表１から得たものである。レベル２およびレベ
ル３の出力は、表２から得たものである。一般に、第１
の状態Ｓ_１は、ビット・パターンが見つかったことを表
しており、従って、新しい状態は、状態Ｓ_２に関係な
く、Ｘである。一方、第１の状態Ｓ_１がＬの場合、パタ
ーンが見つからなかったということになり、従って、新
しい状態は、状態Ｓ_２によって決まる。例えば、Ｘ
（０）およびＦ（１）を組み合わせる場合、状態処理モ
ジュールは、第１の入力、すなわち、Ａ_５の下に示す入
力に「０」を添付して、新しい状態のＸを生成した。最
終状態処理モジュールは、第２の入力の部分アドレスに
「１」を添付して、Ｌ（１０）とＸ（００）を組み合わ
せ、２進数で「１００」の出力アドレスを得た。出力セ
クションは、表３の通りに実施される。パターンが、Ｓ
_１からＳ_２の方向に探索されているものと仮定する。パ
ターンが、Ｓ_１において、または、Ｓ_２の前で見つかる
場合、出力は、Ｏ_１であるＳ_１の出力に「０」が添付さ
れたものになり、そうでなければ、出力はＳ_２の部分出
力、すなわち、Ｏ_２に「１」が添付されたものになる。

【００２０】

【表３】

【００２１】当該技術分野の専門家には明らかなよう
に、本発明による先行１検出器のレベル数は、約ｌｏｇ
_２（Ｇ）である。各レベルのプロセッサは、全て、並列
に働く。各レベルにおける情報処理の時間遅延は、各レ
ベルのゲート数をｌｏｇ_２（Ｇ）倍した値に比例する。
従って、本発明は、ｌｏｇ_２（Ｇ）のオーダの時間で応
答が可能である。

【００２２】表１および表２を検討することによって明
らかなように、状態数は、３から２に減らすことが可能
である。状態ＦおよびＸをＱに置き換えると、表１は、
下記の表４のようになる。

【００２３】

【表４】

【００２４】また、表２は、表５のようになる。

【００２５】

【表５】

【００２６】この単純化によって、状態処理モジュール
に関する単純なハードウェア実施例が得られる。図３に
は、状態処理モジュールのハードウェア（符号１００で
示す）実施例が示されている。状態Ｌは、論理「１」で
表され、状態Ｑは、論理「０」で表されるものと仮定す
る。ＡＮＤゲート１０２は、出力状態Ｓ_３を計算する。
出力値は、２つの成分、すなわち、添付のビット１０
４、および、先行部分アドレスの１つを備えている。先
行部分アドレスは、Ｓ_１が論理「１」１の場合、Ｏ_２を
選択するマルチプレクサ１０６によって選択される。当
該技術分野の専門家には明らかなように、状態処理モジ
ュールは、図３に示す実施例以外のやり方で実現するこ
とが可能である。最終状態がＱの場合、ビット・ストリ
ングにおいて、パターンが見つかっており、出力はパタ
ーンの位置になり、そうでない場合、パターンは見つか
らなかったということになる。

【００２７】本発明の上述の実施例では、２ビット・シ
ーケンスについて検討した。当該技術分野の専門家には
明らかなように、同様のやり方で、Ｐビット・シーケン
スが最初に現れるアドレスをもたらす実施例を構成する
ことが可能である。この場合、各初段モジュールは、レ
ジスタのＰビットに接続される。単純化のため、Ｐ＝２
^ｑと仮定する。この場合、初段モジュールの出力値は、
ｑビットで表される数になる。各状態処理モジュール
は、先行レベルの処理モジュールから２つの状態信号お
よび部分アドレス値を受け取る。各状態処理モジュール
は、新しい状態信号を発生し、付加すべき部分アドレス
値の１つを選択して、次のレベルに送るべき部分アドレ
スを生成する。各状態処理モジュールは、状態処理モジ
ュールに対する状態入力信号のパターンによって決ま
る、１ビットだけ部分アドレスを拡大する。明確な状態
値の数は、探索される特定のパターンによって決まる。
一般に、これは、２と２^ｑとの間の数になる。状態を伝
搬するための特定のマッピング・テーブルも、一般に、
探索される特定のシーケンスによって決まる。

【００２８】より一般的な場合、本発明は、ビット・ス
トリングの各ビットに所定の状態情報を付加する。この
情報は、関心のある問題について完全に明らかにするの
に十分なものでなければならない。一般に、状態の数
は、各問題毎に異なる。各状態は、出力値も備えてい
る。初期状態および出力値は、ビット・ストリングにお
ける隣接ビットを検査することによって割り当てられ
る。Ｎビットから形成される各隣接グループ毎に、１つ
の状態と、１つの出力値が発生する。上記例の場合、Ｎ
＝２である。

【００２９】状態情報および出力値は、階層式に伝搬
し、各階層レベルにおける状態および出力値の数は、各
レベル毎に減少する。本発明の望ましい実施例の場合、
状態および出力値の数は、各レベル毎に１／２に減少す
る。階層の、ある与えられているレベル内において、先
行レベルからの隣接ビット・グループは、複数の状態処
理モジュールによって検査される。各状態処理モジュー
ルは、先行レベルにおける隣接ビット・グループからの
状態および出力データを受信する。グループ内における
ビット数は、Ｐに等しくなるのが望ましいが、当該技術
分野の専門家には明らかなように、異なる値に基づくシ
ステムを構成することも可能である。各状態処理モジュ
ールは、新しい状態および出力値を生成する。

【００３０】本発明の上記実施例は、２ビットのグルー
プ化を利用したものであるが、当該技術分野の専門家に
は明らかなように、第１の階層レベルの状態および出力
値を得るために、他のグループ化を利用することも可能
である。本発明の望ましい実施例の場合、第１レベルで
グループ化されるビット数は、探索されるビット・スト
リングの長さを超える。すなわち、探索されるビット・
ストリングの長さを超える、２の次の累乗の累乗になる
ことが望ましい。同様に、２を超える先行レベルからの
出力のグループ化を利用することによって、状態および
出力を階層に伝搬させることが可能になる。しかし、本
発明の望ましい実施例の場合、第１レベルの後のグルー
プ化は、最も単純に実施されるので、必ず２である。

【００３１】図４は、レジスタ２０１内における所定の
３または４ビット・シーケンスを検出するためのプロセ
ッサ（ここでは、プロセッサ２００として示す）のブロ
ック図である。プロセッサ２００は、階層アレイをなす
処理モジュールから構成される。第１レベルの処理モジ
ュールが、２０２で示され、初段モジュール２０１（図
４では、各モジュールの入力をＩ_１〜Ｉ_４で示す）から
構成される。各初段モジュールは、レジスタの４ビット
に接続される。残りのレベルは、２０４および２０６で
示され、状態処理モジュール２０３および２０５を代表
例とする、状態処理モジュールから構成される。各状態
処理モジュールは、その上のレベルにおける２つのモジ
ュールの出力に接続される。

【００３２】最初に現れるビット・パターン「１０１」
を見つけるための検出器を構成することになる場合につ
いて考察する。第１レベルは、１度に４ビット、すなわ
ち、３の後の、次に高い２の累乗を検査するプロセッサ
から生じる。４ビットのカルテットに関しては、全部で
１６の可能性のある状態が存在する。しかし、状態の中
には互いに等しいものもあるので、プロセッサを実現す
るのに必要な状態の総数は１６未満である。例えば、ビ
ット・パターン「０００１」および「００１１」に対応
する状態は、これらのビット・パターンが探索されるパ
ターンの一部をなすことが可能な唯一の状況は、次のカ
ルテットが同じ値、すなわち、「０１ｘｘ」を備えてい
る（ここで、ｘは任意のビット値）場合であるため、同
じ状態に属していることになる。同様に、ビット・パタ
ーン「１０１０」および「１０１１」は、探索されるパ
ターンが、各パターンの同じ位置で始まるので、同等で
ある。このタイプの分析によって、第１レベルのプロセ
ッサの出力状態については、１１の状態が存在すること
が分かる。これらの状態が、下記の表６に要約されてい
る。

【００３３】第１レベルのプロセッサのそれぞれによっ
て得られる出力値は、問題となるカルテット、または、
このカルテットおよびそれに後続するカルテットに、探
索されるシーケンスが含まれている場合、所望のパター
ンの第１ビットのカルテット内における位置に対応す
る。表４には、第１レベルのプロセッサのそれぞれによ
って生じる出力値も示されている。各状態に関連した出
力値は、その状態を生じさせたビット・グループ内にお
いて、あるいは、次のビット・グループと対をなす場合
に、パターン整合を生じさせることが可能なビット位置
である。例えば、４ビット・グループ「０１０１」の出
力値は１であるが、これは、ビット１がパターン「１０
１」の開始ビットであるためである。グループ「０００
１」の出力値は３であるが、これは、後続のグループ
が、「０１ｘｘ」の形をなす場合、ビット位置３がパタ
ーン「１０１」の開始ビットになる可能性があるためで
ある。

【００３４】

【表６】

【００３５】状態処理モジュールは、それぞれ、問題と
なる状態処理モジュールの上のレベルにおける１対のモ
ジュールに接続される。この対をなすモジュールをＦお
よびＢで表すことにする。Ｆは、レジスタ２０１の端部
Ａ_０に最も近い状態モジュールである。これは、ビット
・パターンの探索が、Ａ_０からＡ_１５、すなわち、Ｆか
らＢに行われるという仮定によるものである。各状態処
理モジュールは、新しい状態変数と、ビットが添付され
る、状態処理モジュールに対する入力の１つから構成さ
れる出力を発生する。探索される特定のビット・パター
ンは、上述の第１の「１」の探索例とは異なるが、出力
は、同様にして発生する。Ｆモジュールにおいて整合が
見つかると、Ｆの部分出力に「０」が添付される。Ｂモ
ジュールにおいて整合が見つかると、Ｂの部分出力に
「１」が添付される。最後に、ＦまたはＢにおいて、整
合が見つからなければ、Ｂの部分出力に「０」が添付さ
れる。特定の状態変数値および出力値は、状態処理モジ
ュールに対する状態入力によって決まる。これらは、表
７の１、表７の２に要約されている。０Ｂの出力値は、
Ｂモジュールから受信した出力に値０が添付されている
ことを表す。同様に１Ｆの値は、Ｆモジュールから受信
した出力に値１が添付されていることを表す。また、第
１レベルの後で、新しい状態Ｓ（００１０１）が定義さ
れている点にも留意されたい。この状態は、「００１
０」および「１１１０」に対応する状態が対をなす場合
に、結果として得られるものである。

【００３６】

【表７の１】

【００３７】

【表７の２】

【００３８】本発明の上述の実施例は、並列に動作する
複数の処理モジュールを利用するが、当該技術分野の専
門家には明らかなように、本発明の方法は、ビット・ス
トリングのビットから第１レベルの状態値および出力値
を生成し、さらに、先行レベルで生成された複数の状態
および出力との組み合わせによって、次のレベルの状態
および出力が形成されることになる階層処理レベルによ
って、これらに処理を施すハードウェア・システムの助
けを借りて適用することが可能である。このプロセス
は、生成される出力値が１つだけになるまで、続行され
る。

【００３９】本発明の上記実施例では、種々のビット・
ストリングの記憶モードとして、「レジスタ」に言及し
ている。当該技術分野の専門家には明らかなように、ビ
ット・ストリングは、第１レベルの処理素子によるアク
セスを可能にする任意の形態のハードウェアに記憶する
ことが可能である。従って、レジスタという用語は、パ
ターンが探索されるビット・ストリングを記憶するため
の任意の手段を含むものと定義される。

【００４０】当該技術分野の専門家には、以上の説明お
よび添付の図面から、本発明に対するさまざまな修正が
明らかになるであろう。

【００４１】すなわち、本発明のビット・パターン検出
回路は、〔１〕各レジスタ（１１、２０１）が複数のビットを備
える、１つ以上のレジスタの内容に基づく特定のビット
・パターンを検出するためのビット・パターン検出回路
（１２、２００）であって、各レベル毎に１つ以上の処
理モジュールを備え、各処理モジュールが、複数の状態
入力を受信して、状態出力を発生するようになってい
る、１，２，・・・Ｍで表示されるプロセッサの複数の
順序付きレベルから成る、処理素子（１３，１５、２０
１，２０３，２０５）の階層アレイから構成され、前記
ビット・パターン検出回路のレベル１（１４、２０２）
における前記処理モジュール（１３、２０１）が、前記
状態入力が前記レジスタ（１１、２０１）における選択
ビットに接続され、前記階層のレベルｋ（ｋ＝２，３，
・・・Ｍ）における前記処理モジュールが、前記状態入
力が、前記階層のレベル（ｋ−１）における処理モジュ
ールの状態出力に接続されるようにし、前記レベルｋ
（ｋ＝２，３，・・・Ｍ）における前記処理モジュール
（１５、２０３，２０６）に、さらに、複数の入力値を
受信するための手段と、前記状態入力および前記入力値
に基づく出力値を発生するための手段が設けられ、ｋ＝
２，３，・・・Ｍの場合、前記階層のｋ番目のレベルに
おける前記処理モジュールの前記受信手段は、前記階層
のレベル（ｋ−１）における処理モジュール（１５、２
０３，２０６）の前記出力発生手段に接続され、前記出
力値は、前記特定のビット・パターンの可能性のある位
置に関する情報を提供し、前記レベル１における各前記
処理モジュール（１３、２０１）には、それに接続され
る前記選択ビットに基づく出力信号を発生するための手
段が含まれていることを特徴とするものであり、以下の
〔２〕〜〔５〕に示すような好適な実施態様が含まれ
る。

【００４２】〔２〕レベルｋ（ｋ＝２，３，・・・Ｍ）
の場合における前記処理モジュール（１５、２０３，２
０６）は、それぞれ、前記状態入力が、レベル（ｋ−
１）における２つの処理モジュールの前記状態出力に接
続されるようにするということを特徴とする、〔１〕に
記載のビット・パターン検出回路。

【００４３】〔３〕レベル（ｋ＝２，３，・・・Ｍ）の
場合における前記処理モジュール（１５、２０３，２０
６）が、それぞれ、２つの所定の値の一方を備える、第
１と第２の状態入力を受信するための手段と、第１と第
２の部分アドレスを受信するための手段と、前記第１と
第２の状態入力に応答して、前記２つの所定の値の一方
を備えた状態出力を発生するための手段（３１、１０
２）と、前記第１と第２の状態入力に応答して、前記部
分アドレスの一方を選択し、前記処理モジュールの出力
情報を形成するために、前記部分アドレスの一方に添付
されるアドレス・ビットを生成するための手段と、から
構成されることを特徴とする〔２〕に記載のビット・パ
ターン検出回路。

【００４４】〔４〕最後のレベルにおける前記処理モジ
ュールから出力される最終状態は、特定のビット・パタ
ーンが見つかったか否かを表し、最後のレベルにおける
前記処理モジュールから出力される最終出力値は、前記
レジスタにおける特定のビット・パターンの位置を表す
ことを特徴とする〔１〕〜〔３〕の何れかに記載のビッ
ト・パターン検出回路。

【００４５】〔５〕レベルｋにおける前記処理モジュー
ルのそれぞれから出力される前記出力値が、拡大部分ア
ドレスから構成され、前記出力値を発生するための前記
処理モジュールは、前記状態入力に基づいて入力される
前記出力値の１つを選択することによって、前記拡大部
分アドレスを送り出すということを特徴とする〔１〕〜
〔４〕の何れかに記載のビット・パターン検出回路。

【００４６】また、本発明のビット・パターン検出方法
は、〔６〕データ処理システムを操作して、ビット・ストリ
ングにおける所定のビット・パターンの位置を求めるた
めのビット・パターン検出方法において、（ａ）前記ビ
ット・ストリングにおける連続ビットの順次集合を組み
合わせて、前記連続ビットの順次集合のそれぞれにおけ
る値を表した状態値および出力値を発生するステップと
（前記状態値および出力値は、レベル１の階層の状態値
および出力値から構成され、前記ビット・ストリングの
各ビットは、前記順次集合の１つに納まっている）、
（ｂ）レベルｋ（２，３，・・・Ｍ）からの連続した出
力値および状態値の順次集合を組み合わせて、レベル
（ｋ＋１）における出力値および状態値を発生するステ
ップと（前記出力値および状態値は、レベルｋにおける
出力値および状態値によって決まり、レベルｋにおける
各出力値および状態値は、前記順次集合の１つに納まっ
ており、レベルｋにおける前記出力値および状態値の数
は、レベル（ｋ−１）における前記出力値および状態値
の数より少ない）、（ｃ）１つだけの最終出力値および
最終状態値が発生するまで、上記（ｂ）のステップを繰
り返すステップと、から構成されることを特徴とするも
のであり、以下のような好適な実施態様が含まれる。

【００４７】〔７〕前記最終出力値は、前記所定のビッ
ト・パターンの位置を指定することを特徴とする〔６〕
に記載のビット・パターン検出方法。

【００４８】〔８〕最終レベルにおいて発生する前記最
終状態出力は、特定のビット・パターンが見つかったか
否かを表し、最終レベルにおいて発生する前記最終出力
値は、前記所定のビット・パターンの位置を表すことを
特徴とする〔６〕または〔７〕に記載のビット・パター
ン検出方法。

【００４９】

〔９〕発生する前記出力値が、拡大部分ア
ドレスから構成され、前記組み合わせステップ（ｂ）
が、前記状態入力に基づくレベルｋに関する前記出力値
の１つを選択することによって、レベルｋ＋１に関する
前記拡大部分アドレスを発生するステップから成ること
を特徴とする〔６〕〜〔８〕の何れかに記載のビット・
パターン検出方法。

【００５０】〔１０〕前記組み合わせステップ（ｂ）
に、さらに、前記出力値の選択された１つに付加ビット
を添付するステップが含まれることを特徴とする〔６〕
〜

〔９〕の何れかに記載のビット・パターン検出方法。

【００５１】

【発明の効果】本発明では、簡易な回路を用いて、所定
のビット・パターンを高速に検出することができる。こ
れにより、安価でかつ応答性に優れたビット・パターン
検出回路および検出方法の提供が可能となった。また、
ビット・ストリング内において見出されるビット・パタ
ーンの位置を識別することもできる。さらに、ビット・
ストリングにおける後続する「０」の数を求めることも
できる。

【図面の簡単な説明】

【図１】８ビット・レジスタにおける「１」を有する最
初のビット位置を求めるための、本発明によるビット・
パターン検出回路のブロック図である。

【図２】本発明における初段処理モジュールの概略図で
ある。

【図３】図１に示すビット・パターン検出回路に用いら
れる、本発明における状態処理モジュールのハードウェ
ア実施例に関するブロック図である。

【図４】１６ビット・レジスタにおける所定の３ビット
・シーケンスの位置を求めるための、本発明によるビッ
ト・パターン検出回路のブロック図である。

【符号の説明】

１１レジスタ１２，２００プロセッサ（ビット・パターン検出回
路）１３，２０１初段モジュール１４，２０２第１レベルの処理モジュール１５，２０３，２０５状態処理モジュールのハードウ
ェア１６，１８，２０４，２０６状態処理モジュール１００状態処理モジュールのハードウェア３０初段処理装置３１，３２ゲート１０２ＡＮＤゲート１０６マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】各レジスタ（１１、２０１）が複数のビ
ットを備える、１つ以上のレジスタの内容に基づく特定
のビット・パターンを検出するためのビット・パターン
検出回路（１２、２００）において、各レベル毎に１つ以上の処理モジュールを備え、各処理モジュールが、複数の状態入力を受信して、状態
出力を発生するようになっている、１，２，・・・Ｍで
表示されるプロセッサの複数の順序付きレベルから成
る、処理素子（１３，１５、２０１，２０３，２０５）
の階層アレイから構成され、前記ビット・パターン検出回路のレベル１（１４、２０
２）における前記処理モジュール（１３、２０１）が、
前記状態入力が前記レジスタ（１１、２０１）における
選択ビットに接続され、前記階層のレベルｋ（ｋ＝２，３，・・・Ｍ）における
前記処理モジュールが、前記状態入力が、前記階層のレ
ベル（ｋ−１）における処理モジュールの状態出力に接
続されるようにし、前記レベルｋ（ｋ＝２，３，・・・Ｍ）における前記処
理モジュール（１５、２０３，２０６）に、さらに、複
数の入力値を受信するための手段と、前記状態入力およ
び前記入力値に基づく出力値を発生するための手段が設
けられ、ｋ＝２，３，・・・Ｍの場合、前記階層のｋ番目のレベ
ルにおける前記処理モジュールの前記受信手段は、前記
階層のレベル（ｋ−１）における処理モジュール（１
５、２０３，２０６）の前記出力発生手段に接続され、前記出力値は、前記特定のビット・パターンの可能性の
ある位置に関する情報を提供し、前記レベル１における各前記処理モジュール（１３、２
０１）には、それに接続される前記選択ビットに基づく
出力信号を発生するための手段が含まれていることを特
徴とするビット・パターン検出回路。
【請求項２】データ処理システムを操作して、ビット
・ストリングにおける所定のビット・パターンの位置を
求めるためのビット・パターン検出方法において、（ａ）前記ビット・ストリングにおける連続ビットの順
次集合を組み合わせて、前記連続ビットの順次集合のそ
れぞれにおける値を表した状態値および出力値を発生す
るステップと（前記状態値および出力値は、レベル１の
階層の状態値および出力値から構成され、前記ビット・
ストリングの各ビットは、前記順次集合の１つに納まっ
ている）、（ｂ）レベルｋ（２，３，・・・Ｍ）からの連続した出
力値および状態値の順次集合を組み合わせて、レベル
（ｋ＋１）における出力値および状態値を発生するステ
ップと（前記出力値および状態値は、レベルｋにおける
出力値および状態値によって決まり、レベルｋにおける
各出力値および状態値は、前記順次集合の１つに納まっ
ており、レベルｋにおける前記出力値および状態値の数
は、レベル（ｋ−１）における前記出力値および状態値
の数より少ない）、（ｃ）１つだけの最終出力値および最終状態値が発生す
るまで、上記（ｂ）のステップを繰り返すステップと、
から構成されることを特徴とするビット・パターン検出
方法。