KR100209740B1 - 불휘발성 메모리 셀의 구조 및 이의 제조방법 - Google Patents

불휘발성 메모리 셀의 구조 및 이의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로서 BN+층을 자기정렬 방식으로 형성하고 플로팅게이트와 컨트롤게이트 사이에 고용량 커플링을 구현하는데 적당한 불휘발성 메모리 셀의 구조 및 제조방법을 제공하기 위한 것이다. 이를 위한 본 발명의 불휘발성 메모리 셀의 구조는 반도체기판에 일정간격을 두고 형성된 BN(Buried N+)층과, 상기 각각의 BN층 사이에 형성된 제1폴리실리콘층들과, 상기 각각의 제1폴리실리콘층의 사이에서 그들과 일정부분이 오버랩되고 상기 BN+층상에 형성된 플로팅게이트라인들과, 서로 일정간격을 두고 상기 플로팅게이트라인들과 수직한 방향으로 형성된 컨트롤게이트라인들과, 상기 컨트롤게이트라인들상에 형성된 캡 산화막층과, 상기 캡 산화막층과 수직한 방향으로 상기 플로팅게이트라인 사이에서 그들과 오버랩되도록 형성된 소거게이트라인을 포함하여 구성된다.

Description

불휘발성 메모리 셀의 구조 및 이의 제조방법
본 발명은 반도체소자 제조방법에 관한 것으로 특히, BN(Buried N+)층의 자기정렬이 가능하고 고용량 커플링(High capacitive coupling)이 가능하도록 한 불휘발성 메모리 셀의 구조 및 이의 제조방법에 관한 것이다.
이하, 종래 불휘발성 메모리 셀을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1a도는 종래 불휘발성 메모리 셀의 레이아웃도이고 제1b도 내지 제1c도는 각각 제1a도의 X-X'와 Y-Y'의 단면을 도시한 것이다.
종래의 불휘발성 메모리 셀은 제1a도에 도시한 바와같이 반도체기판(11)내에서 일정간격을 두고 형성된 BN(Buried N+)층(15)과, 상기 각각의 BN층(15)과 일정부분이 오버랩되어 형성된 플로팅게이트라인(18a)들과, 서로 일정간격을 두고 상기 플로팅게이트라인(18a)들 상측에서 그들과 수직한 방향으로 층간절연층을 개재하여 형성된 컨트롤게이트라인(19)들과, 상기 컨트롤게이트라인(19)들 상측에 형성된 캡절연층(20)들과, 상기 캡절연층(20)들 사이에서 그들과 일측면이 오버랩되어 형성된 소거게이트라인(23)을 포함하여 구성된다.
제1b도 내지 제1c도는 각각 제1a도의 X-X'와 Y-Y'의 단면을 도시한 것으로서 상기와 같이 구성된 종래 불휘발성 메모리 셀의 제조방법을 설명하면 다음과 같다.
제2a도 내지 제2k도는 제1a도의 X-X'선에 따른 공정단면도이고 제2aa도 내지 제2ka도는 제1a도의 Y-Y'선에 따른 공정단면도이다.
먼저, 제2a도 및 제2aa도에 도시한 바와 같이 반도체기판(11)내에 이온주입을 통해 P형 웰(12)을 형성하고 상기 P형 웰(12)내에 채널 이온주입을 실시한다.
이어, 상기 채널 이온주입된 반도체기판(11)전면에 제1산화막(13)을 증착한다.
그리고 제2b도에 도시한 바와같이 상기 제1산화막(13)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다.
패터닝된 포토레지스트를 마스크로 이용하여 그 하부의 제1산화막(13)을 선택적으로 제거하여 상기 반도체기판(11)을 노출시킨다.
그리고 상기 제1산화막(13)상에 제2산화막(14)을 증착한다.
이때 제2ba도에는 상기 제1산화막(13)이 도시되지 않은 것은 제2b도에서와 같이 제1산화막(13)제거시 함께 제거되었기 때문에 제2산화막(14)만이 도시된다.
이어서, 제2c도에 도시한 바와같이 상기 제2산화막(14)을 에치백하여 상기 제1산화막(13)의 양측면에 측벽(14a)을 형성한다.
그리고 상기 측벽(14a) 및 제1산화막(13)을 마스크로 이용한 불순물 이온 주입을 통해 반도체기판(11)내에 BN+층(15)을 형성한다.
이때 제2ca도에 도시한 바와같이 제2산화막(14)은 제2c도에서 제2산화막(14)을 에치백 할 때에 함께 제거된다.
그리고 상기 반도체기판(11)전면에 걸쳐 BN+층(15)이 형성된다.
이어, 제2d도 및 제2da도에 도시한 바와같이 상기 반도체기판(11)상측의 제1산화막(13) 및 측벽(14a)을 제거한 후 반도체기판(11)전면에 제3산화막(16)을 증착한다.
그리고 상기 제3산화막(16)을 선택적으로 제거하면 제2d도에는 제3산화막(16)이 전부 제거되고 제2da도에 도시한 바와같이 BN+층(15)상에만 선택적으로 남게 된다.
이어서, 제2e도 및 제2ea도에 도시한 바와같이 상기 제3산화막(16)을 포함한 반도체기판(11)전면에 제4산화막(도면에 도시하지 않음)을 증착한다.
그리고 상기 제4산화막을 에치백하면 제2ea도에 도시한 바와같이 상기 제3산화막(16)의 양측면에 측벽(17)이 형성된다.
이때 제2e도에는 제3산화막(16)이 남아있지 않으므로 측벽(17)이 형성되지 않는다.
다음, 제2f도 및 제2fa도에 도시한 바와같이 상기 측벽(17)을 포함한 반도체기판(11)전면에 플로팅게이트용 제1폴리실리콘층(18)을 형성한 후 상기 제1폴리실리콘층(18)을 포토리소그래피 공정으로 패터닝하여 제2f도에 도시한 바와같이 상기 BN+층(15)에 일정부분이 오버랩되도록 플로팅게이트라인(18a)를 형성한다.
이때 제2fa도에는 상기 제1폴리실리콘층(18)이 식각되지 않고 그대로 존재한다.
이어, 제2g도 및 제2ga도에 도시한 바와같이 상기 플로팅게이트라인(18a) 및 제1폴리실리콘층(18)상에 컨트롤게이트라인용 제2폴리실리콘층(19)을 형성하고 상기 제2폴리실리콘층(19)상에 캡 산화막(20)을 적층형성한다.
이때 제2g도에 도시한 바와같이 상기 플로팅게이트라인(18a)를 포함한 기판(11)상에 층간절연층(21)이 개재된다.
그리고 제2h도 및 제2ha도에 도시한 바와같이 상기 캡 산화막(20)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 패터닝한다.
상기 패터닝된 포토레지스트를 마스크로 하여 그 하부의 캡 산화막(20)과 컨트롤게이트라인용 제2폴리실리콘층(19)을 선택적으로 제거하여 상측에 캡산화막(20)을 갖는 컨트롤게이트(19a)를 형성한다.
그리고 상기 컨트롤게이트(19a) 및 그 상측의 캡 산화막(20)을 포함한 기판(11)전면에 제4산화막을 증착한다.
이어, 제4산화막을 에치백하여 상기 캡 산화막(20)과 컨트롤게이트(19a)에 걸쳐 그 양측면에 측벽(22)을 형성한다.
이때 제2h도는 전 공정을 그대로 유지하고 있다.
이어서, 제2ia도에 도시한 바와같이 상기 측벽(22) 및 캡 산화막(20)을 마스크로 이용하여 상기 제1폴리실리콘층(18)을 식각하여 제3산화막(16)의 표면을 노출시킨다.
그리고 상기 노출된 제3산화막(16)을 포함한 반도체기판(11)전면에 소거게이트용 제3폴리실리콘층(23)을 형성한다.
이때 제2i도는 상기 캡 산화막(20)상에 상기 제3폴리실리콘층(23)이 적층된 모습을 나타낸다.
이어서, 제2ja도에 도시한 바와같이 상기 제3폴리실리콘층(23)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 패터닝하고 상기 패터닝된 포토레지스트를 마스크로 이용하여 그 하부의 제3폴리실리콘층(23)을 식각하면 소거게이트(23a)가 형성된다.
이때 제2j도는 전공정상태를 그대로 유지한다.
그러나 이와같은 종래 불휘발성 메모리 셀은 다음과 같은 문제점이 있었다.
첫째, BN+층이 자기정렬이 안되고 얕은 정션구현이 어렵다.
둘째, 플로팅게이트와 컨트롤게이트 사이에 고용량 커플링이 제한된다.
셋째, 추가적인 셀렉트 트랜지스터로 인하여 셀 사이즈가 크다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 BN+층의 자기정렬이 가능하고 고용량 커플링이 가능한 불휘발성 메모리 셀의 구조 및 이의 제조방법을 제공하는데 그 목적이 있다.
제1a도는 종래 불휘발성 메모리 셀의 레이아웃도.
제1b도 내지 제1c도는 각각 제1a도의 X-X'와 Y-Y'선에 따른 단면도.
제2a도 내지 제2j도는 제1a도의 X-X'선에 따른 공정단면도.
제2aa도 내지 제2ja도는 제1a도의 Y-Y'선에 따른 공정단면도.
제3a도는 본 발명에 따른 불휘발성 메모리 셀의 레이아웃도.
제3b도 내지 제3c도는 각각 제3a도의 X-X'와 Y-Y'선에 따른 단면도.
제4a도 내지 제4j도는 제3a도의 X-X'선에 따른 공정단면도.
제4aa도 내지 제4ja도는 제3a도의 Y-Y'선에 따른 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
41 : 기판 42 : P형 웰
43 : 제1절연층 44 : 제1폴리실리콘층
45a, 53 : 측벽 46 : BN+영역
49 : 플로팅게이트용 폴리실리콘층 50 : ONO구조의 절연층
51 : 컨트롤케이트용 폴리실리콘층 52 : 캡 산화막층
54 : 소거게이트용 폴리실리콘층
상기의 목적을 달성하기 위한 본 발명의 불휘발성 메모리 셀의 구조는 반도체기판에 일정간격을 두고 형성된 BN(Buried N+)층과, 상기 각각의 BN층 사이에 형성된 제1폴리실리콘층들과, 상기 각각의 제1폴리실리콘층의 사이에서 그들과 일정부분이 오버랩되고 상기 BN+층상에 형성된 플로팅게이트라인들과, 서로 일정간격을 두고 상기 플로팅게이트라인들과 수직한 방향으로 형성된 컨트롤게이트라인들과, 상기 컨트롤게이트라인들상에 형성된 캡 산화막층과, 상기 캡 산화막층과 수직한 방향으로 상기 플로팅게이트라인사이에서 그들과 오버랩되도록 형성된 소거게이트라인을 포함하여 구성되고 본 발명의 불휘발성 메모리 셀 제조방법은 웰이 형성된 반도체기판상에 제1절연층을 형성한 후 식각하여 복수개의 격리층을 형성하는 공정과, 상기 격리층을 포함한 기판 전면에 제1폴리실리콘층을 형성하고 이를 패터닝하는 공정과, 상기 제1폴리실리콘층을 마스크로 하여 그 양측의 기판에 BN+불순물 이온주입을 실시하는 공정과, 기판 전면에 제2절연층을 형성한 후 선택적으로 제거한 후 상기 제2절연층을 통해 상기 제1폴리실리콘층과 연결되도록 제2폴리실리콘층을 형성하는 공정과, 상기 플로팅게이트를 포함한 전면에 제3절연층을 형성한 후 상기 제3절연층상에 제3폴리실리콘층과 캡 산화막층을 적층형성하는 공정과, 상기 캡 산화막층, 제3폴리실리콘층, 제3절연층, 제2폴리실리콘층을 차례로 식각한 후 그들 양측면에 측벽을 형성하는 공정과, 상기 캡 산화막층을 포함한 전면에 제4폴리실리콘층을 형성한 후 패터닝하여 소거게이트라인을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 불휘발성 메모리 셀의 구조 및 이의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제3a도는 본 발명에 따른 불휘발성 메모리 셀의 레이아웃도이고 제3b도는 제3a도의 X-X'선에 따른 단면도이고 제3c도는 제3a도의 Y-Y'선에 따른 단면도이다.
먼저, 제3a도에 도시한 바와같이 본 발명의 불휘발성 메모리 셀은 반도체기판(31)에 일정간격을 두고 형성된 BN(Buried N+)층(32)과, 상기 각각의 BN층(32) 사이에 형성된 제1폴리실리콘층(33)들과, 상기 각각의 제1폴리실리콘층(33)의 사이에서 그들과 일정부분이 오버랩되고 상기 BN+층(32)상에 형성된 플로팅게이트라인(34)들과, 서로 일정간격을 두고 상기 플로팅게이트라인(34)들과 수직한 방향으로 형성된 컨트롤게이트라인(35)들과, 상기 컨트롤게이트라인(35)들상에 형성된 캡 산화막층(36)과, 상기 캡 산화막층(36)과 수직한 방향으로 상기 플로팅게이트라인(34)사이에서 그들과 오버랩되도록 형성된 소거게이트라인(37)을 포함하여 구성된다.
한편 제3b도는 제3a도의 X-X'선에 따른 구조단면도로서 기판(31)내에 일정깊이로 형성된 P형 웰(31a)과, 상기 P형 웰(31a)내에서 서로 일정간격을 두고 형성된 복수개의 BN+영역(32)들과, 상기 기판(31)상에서 서로 일정간격을 갖고 상기 각 BN+영역(32)상에서 측벽이 형성된 제2폴리실리콘층(33)들과, 상기 각 BN+영역(32)들의 일측상에서 상기 BN+영역(32)을 덮도록 상부가 구부러져 형성된 복수개의 플로팅 게이트라인(34)들과, 상기 플로팅게이트라인(34)들을 포함한 전면에 형성된 절연층(102)과, 상기 절연층(102)을 포함한 전면에 형성된 컨트롤게이트라인(35)과, 상기 컨트롤게이트라인(35)상에 형성된 캡 산화막층(36)과, 상기 캡 산화막층(36)과 수직한 방향으로 상기 플로팅게이트라인(34)사이에서 그들과 오버랩되도록 형성된 소거게이트라인(37)을 포함하여 구성된다.
이어 제3c도는 제3a도의 Y-Y'선에 따른 구조 단면도이다.
제3c도에 도시한 바와같이 기판(31)내에 차례로 형성된 P형 웰(31a) 및 BN영역(32)과, 상기 BN+영역(32)상에 일정간격을 두고 형성된 복수개의 격리층(100)과, 상기 격리층(100) 및 BN+영역(32)상에 형성된 제1폴리실리콘층(33)과, 상기 제1폴리실리콘층(33)의 상측에서 측벽(101)을 갖고 차례로 형성된 플로팅게이트용 제2폴리실리콘층(34), 절연측(102), 그리고 컨트롤게이트용 제3폴리실리콘층(35), 캡 산화막층(36)과, 상기 측벽(101)을 포함한 전면에 형성된 소거게이트용 제4폴리실리콘층(37)을 포함하여 구성된다.
상기와 같이 구성된 본 발명의 불휘발성 메모리 셀 제조방법을 설명하면 다음과 같다.
제4a도 내지 제4j도는 제3도의 X-X'선에 따른 공정단면도이고 제4aa도 내지 제4ja도는 제3도의 Y-Y'선에 따른 공정단면도로서 이를 동시에 설명하기로 한다.
먼저, 제4a도 및 제4aa도에 도시한 바와같이 반도체기판(41)내에 불순물 이온 주입에 의해 P형 웰(42)을 형성한 후 반도체기판(41)전면에 채널이온주입을 실시한다.
이어서, 제4b도 제4ba도에 도시한 바와같이 반도체기판(41)전면에 제1절연층(43)을 형성한 후 상기 제1절연층(43)상에 포토레지스트(도면에 도시하지 않음)를 도포한다.
그리고 상기 포토레지스트를 노광 미치 현상공정을 통해 패터닝하고 패터닝된 포토레지스트를 마스크로 이용하여 그 하부의 제1절연층(43)을 식각한다.
이때 제4b도는 상기 제1절연층(43)이 전부 식각된 공정상태를 보여준다.
이어서, 제4c도 및 제4ca도에 도시한 바와같이 상기 제1절연층(43)을 포함한 반도체기판(41)전면에 제1폴리실리콘층(44)을 형성한다.
그리고 제4c도에 도시한 바와같이 상기 제1폴리실리콘층(44)을 선택적으로 제거한다.
이어, 상기 제1폴리실리콘층(44) 및 노출된 반도체기판(41)전면에 제2절연층(45)을 형성한다.
이때 제4ca도는 상기 제1폴리실리콘층(44)이 패터닝되지 않고 그대로 남아 있으며 상기 제1폴리실리콘층(44)상에 제2절연층(45)이 적층되어 있음을 보여준다.
이어서, 제4d도 및 제4da도에 도시한 바와같이 상기 제2절연층(45)을 에치백하여 상기 제1폴리실리콘층(44)의 양측면에 측벽(45a)을 형성한다.
그리고 상기 측벽(45a) 및 제1폴리실리콘층(44)을 마스크로 이용한 불순물 이온주입을 실시하여 상기 반도체기판(41)에 BN+층(46)을 형성한다.
이어, 제4e도 및 제4ea도에 도시한 바와같이 상기 측벽(45a) 및 반도체기판(41)전면에 제3절연층(47)을 형성한 후 에치백하면 제4e도에 도시한 바와같이 상기 제1폴리실리콘층(44)사이에 제3절연층(47)을 매립시킨다.
그리고 상기 제3절연층(47) 및 제1폴리실리콘층(44)을 포함한 기판(41) 전면에 제4절연층(48)을 형성한 후 제4e도에 도시한 바와같이 포토리소그래피 공정을 이용하여 제4절연층(48)을 패터닝한다.
이때 제4ea도에는 상기 제3절연층(47) 및 제4절연층(48)이 도시되지 않는 것은 상기 에치백 및 포토리소그래피 공정시 함께 제거되었기 때문이다. 그리고 제3절연층(47)식각시에 상기 측벽(45a)이 동시에 제거된다.
여기서 상기 제4절연층(48)의 물질은 실리콘나이트라이드(Si3N4)이다.
이어, 제4f도 및 제4fa도에 도시한 바와같이 제1폴리실리콘층(44)을 포함한 제4절연층(48)상에 플로팅게이트용 제2폴리실리콘층(49)을 형성한 후 제4f도에서와 같이 제2폴리실리콘층(49)을 선택적으로 제거한다.
이때 제4fa도에서와 같이 플로팅게이트용 제2폴리실리콘층(49)은 그대로 남아 있다.
이어, 제4g도 및 제4ga도에 도시한 바와같이 상기 제2폴리실리콘층(49) 하부의 제4절연층(48)을 습식식각으로 제거하여 제1폴리실리콘층(44)의 표면을 노출시킨다.
다음, 노출된 제1폴리실리콘층(44) 및 상기 제2폴리실리콘층(49)의 표면에 제5절연층(50)을 형성한다.
여기서 상기 제5절연층(50)은 옥사이드-질화막-옥사이드(이하, ONO)로 적층되어 있다.
이때 제4ga도는 상기 제2폴리실리콘층(49)이 그대로 남아 있고 그 위에 제5절연층(50)이 형성된 것을 보여준다.
이어서, 제4h도 및 제4ha도에 도시한 바와같이 상기 제5절연층(50)을 포함한 전면에 컨트롤케이트용 제3폴리실리콘층(51)을 형성한 후 상기 제3폴리실리콘층(51)상에 캡 산화막(52)을 적층형성한다.
이어 제4ia도에 도시한 바와같이 상기 캡 산화막(52)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 패터닝하고 상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 제1폴리실리콘층(44)의 표면이 노출되도록 상기 캡산화막(52), 제3폴리실리콘층(51), 제5절연층(50), 제2폴리실리콘층(49)을 차례로 제거한다.
그리고 상기 포토레지스트를 제거한 다음 전면에 제6절연층을 형성하고 상기 제6절연층을 에치백하여 상기 제2폴리실리콘층(49)을 포함한 상기 캡 산화막(52)의 양측면에 측벽(53)을 형성한다.
이때 제4i도에서와 같이 상기 캡 산화막(52), 제3폴리실리콘층(51), 제5절연층(50), 제2폴리실리콘층(49)이 제거되지 않는다. 그리고 상기 캡 산화막(52)상측에 형성된 제6절연층은 측벽(53)형성을 위한 에치백 공정시 제거된다.
이어, 제4ja도에 도시한 바와같이 상기 측벽(53)을 마스크로 하여 그 하부의 제1폴리실리콘층(44)을 선택적으로 제거하여 제1절연층(43)의 표면을 노출시키고 노출된 제1절연층(43)을 포함한 기판(41)전면에 소거게이트용 제4폴리실리콘층(54)을 형성한다.
이때 제4j도에서와 같이 상기 캡 산화막(52)상측에 형성된 제4폴리실리콘층(54)을 선택적으로 제거하여 소거게이트라인(54 a)들을 형성하면 본 발명에 따른 불휘발성 메모리 셀 제조공정을 완료된다.
이상 상술한 바와같이 본 발명의 불휘발성 메모리 셀 제조방법은 다음과 같은 효과가 있다.
첫째, BN+영역을 자가정렬 방식으로 형성하므로 오정렬이 발생할 우려가 없다.
둘째, 얕은 BN+정션이 가능하다.
셋째, 플로팅게이트와 컨트롤게이트 사이에 고용량 커플링이 가능하다.
넷째, 프로세스가 용이하고 비트-바이-비트 컨트롤이 가능하다.

Claims (6)

  1. 반도체기판에 일정간격을 두고 형성된 BN(Buried N+)층과, 상기 각각의 BN층 사이에 형성된 제1폴리실리콘층들과, 상기 각각의 제1폴리실리콘층의 사이에서 그들과 일정부분이 오버랩되고 상기 BN+층상에 형성된 플로팅게이트라인들과, 서로 일정간격을 두고 상기 플로팅게이트라인들과 수직한 방향으로 형성된 컨트롤게이트라인들과, 상기 컨트롤게이트라인들상에 형성된 캡 산화막층과, 상기 캡 산화막층과 수직한 방향으로 상기 플로팅게이트라인사이에서 그들과 오버랩되도록 형성된 소거게이트라인을 포함하여 구성되는 것을 특징으로 하는 불휘발성 메모리 셀의 구조.
  2. 기판내에 일정깊이로 형성된 P형 웰과, 상기 P형 웰내에서 서로 일정간격을 두고 형성된 복수개의 BN+영역들과, 상기 기판상에서 서로 일정간격을 갖고 상기 각 BN+영역상에서 그 양측면에 측벽을 갖는 제1폴리실리콘층들과, 상기 각 BN+영역들의 일측상에서 상기 BN+영역을 덮도록 상부가 구부러져 형성된 복수개의 플로팅게이트라인들과, 상기 플로팅게이트라인들을 포함한 전면에 형성된 절연층과, 상기 절연층을 포함한 전면에 형성된 컨트롤게이트라인과, 상기 컨트롤게이트라인상에 형성된 캡 산화막층과, 상기 캡 산화막층과 수직한 방향으로 상기 플로팅게이트라인 사이에서 그들과 오버랩되도록 형성된 소거게이트라인을 포함하여 구성되는 것을 특징으로 하는 불휘발성 메모리 셀의 구조.
  3. 제2항에 있어서, 상기 절연층은 옥사이드-질화막-옥사이드로 이루어진 ONO구조를 갖는 것을 특징으로 하는 불휘발성 메모리 셀의 구조.
  4. 기판내에 차례로 형성된 P형 웰 및 BN+영역과, 상기 BN+영역상에 일정간격을 두고 형성된 복수개의 격리층과, 상기 격리층 및 BN+영역상에 형성된 제1폴리실리콘층과, 상기 제1폴리실리콘층의 상측에서 측벽을 갖고 차례로 형성된 플로팅게이트용 제2폴리실리콘층, 절연층, 그리고 컨트롤게이트용 제3폴리실리콘층, 캡산화막층과, 상기 측벽을 포함한 전면에 형성된 소거게이트용 제4폴리실리콘층을 포함하여 구성되는 것을 특징으로 하는 불휘발성 메모리 셀의 구조.
  5. 제4항에 있어서, 상기 절연층은 옥사이드-질화막-옥사이드로 이루어진 ONO구조를 갖는 것을 특징으로 하는 불휘발성 메모리 셀의 구조.
  6. 웰이 형성된 반도체기판상에 제1절연층을 형성한 후 식각하여 복수개의 격리층을 형성하는 공정과, 상기 격리층을 포함한 기판 전면에 제1폴리실리콘층을 형성하고 이를 패터닝하는 공정과, 상기 제1폴리실리콘층을 마스크로하여 그 양측의 기판에 BN불순물 이온주입을 실시하는 공정과, 기판 전면에 제2절연층을 형성한 후 선택적으로 제거한 후 상기 제2절연층을 통해 상기 제1폴리실리콘층과 연결되도록 제2폴리실리콘층을 형성하는 공정과, 상기 플로팅게이트를 포함한 전면에 제3절연층을 형성한 후 상기 제3절연층상에 제3폴리실리콘층과 캡 산화막층을 적층형성하는 공정과, 상기 캡 산화막층, 제3폴리실리콘층, 제3절연층, 제2폴리실리콘층을 차례로 식각한 후 그들 양측면에 측벽을 형성하는 공정과, 상기 캡 산화막층을 포함한 전면에 제4폴리실리콘층을 형성한 후 패터닝하여 소거게이트라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 불휘발성 메모리 셀 제조방법.
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