KR100207513B1

KR100207513B1 - 칼라신호 분리회로

Info

Publication number: KR100207513B1
Application number: KR1019960048143A
Authority: KR
Inventors: 이철규
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-10-24
Filing date: 1996-10-24
Publication date: 1999-07-15
Also published as: US6519001B1; KR19980028948A

Abstract

본 발명은 칼라신호 분리 회로에 관한 것이다. 본 발명에 따른 칼라신호 분리 회로는, 소정의 제1 및 제2기본클락, 소정의 제1 및 제2샘플링 클락, 소정의 라인 선택신호에 응답하여 CCD로부터 입력되는 제1 및 제2데이터 입력신호를 받아 화소간 신호를 일정하게 동기화시켜 제1 내지 제5출력신호를 출력하는 CCD출력 동기화 블락과, 상기 소정의 제1 및 제2기본클락에 응답하여 상기 CCD출력 동기화 블락의 제1 내지 제5출력신호를 받아 적, 녹, 청 칼라신호를 생성하는 칼라신호 생성 블락, 및 상기 소정의 제1 및 제2기본클락 및 또 다른 소정의 제3 및 제4기본클락에 응답하여 상기 칼라신호 생성 블락의 출력신호들인 상기 적, 녹, 청 칼라신호 및 소정의 제1 및 제2계수입력을 받아 적, 녹, 청 프리화이트 발란스를 조절하는 프리화이트 발란스 조절 블락을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 칼라신호 분리 회로에서는, 적, 녹, 청 칼라신호의 생성시에 여타의 색신호가 혼합되지 않은 순수한 적, 녹, 청 칼라신호를 얻고, 또한 두 라인의 밝기신호를 평균화해 녹색을 재생하여 정밀도가 향상된 녹색을 기준으로 CCD 화소 출력신호의 이웃한 신호와 이웃하지 않은 신호들의 상관도를 높힘으로써 색감을 더욱 개선할 수 있는 장점이 있다.

Description

칼라신호 분리 회로

본 발명은 칼라신호 분리 알고리즘(Algirithm)을 이용한 칼라신호 분리 회로에 관한 것으로, 특히 다른 색신호 성분이 혼입되지 않은 적, 녹, 청색 신호를 얻고 많은 신호성분간의 교류를 통하여 색감을 더욱 개선할 수 있는 새로운 칼라 신호분리 알고리즘을 이용한 칼라신호 분리 회로에 관한 것이다.

이차원 고체촬상 소자(CCD Area Image Sensor, 이하 CCD라 함)를 채택한 디지탈 신호처리 카메라는, 광영상 신호(Light Image Signal)를 전기적 신호(Electrical Image Signal)로 변환하고 일정한 신호처리를 가한 후, 아나로그 비데오 테이프 리코더나 디지탈 비데오 테이프 리코더 등의 저장매채에 저장하여 필요시에 저장된 전기적 신호를 재생하여 이용하는 장치이다. CCD는 흑백 신호처리용 및 칼라 신호처리용으로 구분되며, 이에 따라 카메라도 흑백 카메라와 칼라 카메라로 나누어지고 기본적인 신호처리 방식도 다르다. 흑백 신호처리는 영상의 밝기에 비례하여 광전변환을 수행하므로 신호처리 방식이 단순하나, 칼라 신호처리는 영상의 밝기를 나타내는 휘도신호와 색을 표현하기 위한 칼라신호가 필요하다.

본 발명은 칼라 신호처리에 관련된 것이므로 이에 대해서만 논의한다. 이차원 광영상 신호를 칼라 신호처리하는 방법으로는, 색의 기본성질인 적, 청, 녹의 3원색을 기본으로하는 필터를 CCD에 설치하여 이에 비례하는 전기적 신호로 변환하는 방식과, 프리즘을 설치하여 적, 청, 녹의 3원색을 얻은 후 전기적 신호로 변환하는 방식이 있다. 프리즘을 사용하는 방식은, 고충실도의 칼라분리가 가능하나 프리즘이라는 기구와 3개의 흑백 고체촬상 소자가 필요하므로 체적이 커지는 단점이 있다. 또한 CCD의 적, 청, 녹 필터를 이용하는 방식은, 체적은 작으나 CCD의 화소수를 증가시켜야 하므로 제작이 용이하지 않고 적, 청, 녹의 필터특성이 균일하지 못하여 칼라의 색감 재생이 어렵다는 단점이 있다. 따라서 최근에는 필터의 특성이 우수한 보색계통의 필터를 사용하여 1개의 CCD로 신호를 처리하는 단판식 카메라 방식이 널리 사용되고 있다. 보색필터는 적과 청신호 성분을 갖는 마젠타(Magenta, 이하 MG라 함), 적과 녹신호 성분을 갖는 옐로우(Yellow, 이하 YE라 함), 청과 녹신호 성분을 갖는 시안(Cyan, 이하 CY라 함), 녹신호 성분인 그린(Green, 이하 G라 함)으로 구성된다.

보색필터에 의해 각각의 화소에 저장된 신호성분은, 필드인터레이스 방식에 의하여 우수필드의 우수라인에서는 MG+YE, G+CY으로 합성되어 출력되고 기수라인에서는 G+YE, MG+CY으로 합성되어 출력된다. 기수필드에서의 신호출력 성분은 우수라인의 출력과 기수라인의 출력이 반대가 된다. 이는 CCD의 구조 및 인터레이스 신호처리 방식에서 규정되어 있는 정규적인 포맷이다. 따라서 칼라 카메라의 칼라신호 처리는 상기한 신호들을 기본으로 처리되게 된다.

이하 첨부도면 도 1 및 도 2를 참조하여 종래의 칼라신호 분리기술에 대하여 설명한다.

도 1은 CCD 칼라 필터 어레이도를 나타내는 도면이다. 종래의 칼라신호 분리기술은, 도 1에 도시된 것과 같은 필터 어레이에 의해 읽혀져 나오는 신호를 기수필드와 우수필드로 나누고, 기수필드에 나오는 신호를 다시 S2,S1으로 나누며 우수필드에 나오는 신호를 다시 S2,S1으로 나눈다.

도 2는 도 1의 칼라 필터 어레이를 갖는 CCD의 출력신호 타이밍도이다. 도 2를 참조하면, 기수라인에서는 S2=MG+YE, S1=G+CY의 순서대로 출력되고, 우수라인에서는 S2=G+YE, S1=MG+CY의 순서대로 출력된다. 이들 4가지 신호는 아래와 같은 유사 칼라분리 및 휘도신호 생성 알고리즘에 의하여 유사 칼라 및 휘도신호로 분리된다.

우수필드 기수라인 : S2-S1 = (G+YE)-(MG+CY)

= G+R+G-R-B-G-B

= G-2B

= -(2B-G)

= CCB

우수필드 우수라인 : S2-S1 = (MG+YE)-(G+CY)

= R+B+R+G-B-G-G

= 2R-G

= CCR

S2+S1 = [(G+YE)+(MG+CY)] 또는 [(MG+YE)+(G+CY)]

= (R+G+B+G+G+R+G) 또는 (R+B+R+G+G+B+G)

= 2R+3G+2B

= YL

여기에서 나타내지는 않았지만 기수필드에서는 CCR 및 CCB 출력이 반대로 나타난다. 상기한 알고리즘에 의해 생성된 유사 칼라신호 CCB 및 CCR과, 유사 휘도신호 YL을 이용하여 필요한 적, 청, 녹 신호성분을 분리하게 된다. 칼라분리를 위하여 사용되는 알고리즘은 아래와 같다.

적(Red) = CCR+0.12YL

= 2R-G+0.12(2R+3G+2B)

= 2R-G+0.24R+0.36G+0.24B

= 2R-0.64G+0.24B

녹(Green) = YL-CR (여기에서 CR=CCR-CCB)

= 2R+3G+2B-[(2R-G)+(2B-G)]

= 5G

청(Blue) = -CCB+0.2G

= 2B-G+0.2*5G

= 2B

또 다른 알고리즘으로는 샤프사가 카메라 신호처리를 위하여 구현한 알고리즘이 있으며, 이 알고리즘 역시 보색필터를 사용하고 CCD로부터 출력되는 기본신호는 동일하지만 신호처리 방식을 달리하여 색신호의 색감을 전술한 알고리즘보다 더 개선한 것이다. 샤프사의 알고리즘은 아래와 같다.

MG = R+B

YE = R+G

CY = G+B

G = G

C1 = MG+YE = 2R+B+G

C2 = G+CY = 2G+B

C3 = MG+CY = 2B+R+G

C4 = G+YE = 2G+R

적(Red) = C1-SR*C2=2R+B+G-0.5(2G+B)

= 2R+0.5B

청(Blue) = C3-SB*C4=2B+R+G-0.5(2G+R)

= 2B+0.5R

녹(Green) = (C2+C4)-SG(C1+C3)

= 2G+B+2G+R-0.33(2R+B+G+2B+G)

= 4G+B+R-0.33(3R+3B+2G)

= 4G-0.66G+0.01B+0.01R

= 3.34G+0.01B+0.01R

상기의 샤프사의 알고리즘은 이웃한 신호성분을 교차하여 연산함으로써 전술한 신호처리 방식에 비하여 색감을 향상시키는 데 장점이 있다. 그러나 이상적인 신호처리를 위해서는 상술한 2가지의 알고리즘에서 볼 수 있는 것과 같이 기본신호 이외의 여타의 성분들이 있어서는 안된다. 즉 여타의 성분들은 칼라 신호처리 뒷단에서 수행될 색차 신호를 만드는 과정 및 화이트 발란스(White Valence), 휴 콘트롤(Hue Control) 등의 과정에서 색의 위상을 변동시킴으로써 원하는 칼라에 비하여 변형된 칼라를 생성하게 되는 문제점이 있다. 또한 상술한 종래의 알고리즘에서는 유사칼라 신호인 CCR 신호라인에서 생성된 적색 칼라신호를 두 라인의 적색신호로 이용하고, CCB 신호라인의 청색신호를 두 라인의 청색신호로 이용하고 있는 데, 이에 따라 밝기신호가 필터에 의해 차가 발생되므로 적 및 청색신호가 정확하게 재생되지 않는 문제점이 있다. 또한 상술한 종래의 알고리즘에서는 필터특성이 달라 발생하는 밝기신호의 차로 인하여 적, 녹, 청 칼라신호를 생성할 때에 기준이되는 녹색 칼라신호의 레벨이 라인마다 다르게 나타나게 되는 문제점이 있다. 상기 녹색 칼라신호는 필터에 의한 밝기신호의 레벨에 비례하게 되므로 정확한 기준값을 만들기 어려워 녹색의 색감을 저하시키는 원인으로 작용하게 된다.

따라서 본 발명의 목적은, 상술한 종래의 칼라 신호분리 알고리즘들에서 발생한 여타의 다른 색신호 성분을 제거한 적, 녹, 청 신호를 얻고, 종래의 칼라 신호분리 알고리즘에 비하여 더 많은 신호성분간의 교류를 통하여 색감을 더욱 개선할 수 있는 새로운 칼라 신호분리 알고리즘을 이용한 칼라신호 분리 회로를 제공하는 데 있다.

도 1은 CCD 칼라 필터 어레이도를 나타내는 도면

도 2는 도 1의 칼라 필터 어레이를 갖는 CCD의 출력신호 타이밍도

도 3은 본 발명에 따른 칼라 신호분리 회로의 블락도

도 4는 도 3의 CCD 출력 동기화 블락의 구체적인 블락도

도 5는 도 3의 칼라신호 생성 블락의 구체적인 블락도

도 6은 도 3의 프리화이트 발란스 조절 블락의 구체적인 블락도

도 7은 도 4의 타이밍도

도 8은 도 5의 타이밍도

도 9는 도 6의 타이밍도

상기 목적을 달성하기 위한 본 발명에 따른 칼라신호 분리 회로는, 소정의 제1 및 제2기본클락, 소정의 제1 및 제2샘플링 클락, 소정의 라인 선택신호에 응답하여 CCD로부터 입력되는 제1 및 제2데이터 입력신호를 받아 화소간 신호를 일정하게 동기화시켜 제1 내지 제5출력신호를 출력하는 CCD출력 동기화 블락과, 상기 소정의 제1 및 제2기본클락에 응답하여 상기 CCD출력 동기화 블락의 제1 내지 제5출력신호를 받아 적, 녹, 청 칼라신호를 생성하는 칼라신호 생성 블락, 및 상기 소정의 제1 및 제2기본클락 및 또 다른 소정의 제3 및 제4기본클락에 응답하여 상기 칼라신호 생성 블락의 출력신호들인 상기 적, 녹, 청 칼라신호 및 소정의 제1 및 제2계수입력을 받아 적, 녹, 청 프리화이트 발란스를 조절하는 프리화이트 발란스 조절 블락을 포함하는 것을 특징으로 한다.

바람직한 실시예에 의하면, 상기 제1데이터 입력신호는 1개의 소정의 단위 지연기를 거친 신호이고, 상기 제2데이터 입력신호는 상기 단위 지연기를 거치지 않은 신호와 2개의 상기 단위 지연기를 거친 신호를 합하여 1/2로 신호의 크기를 조절한 신호이다. 상기 CCD출력 동기화 블락의 제1출력신호는 동기화된 화소신호인 그린과 시안이 합쳐진 신호이고, 제2출력신호는 마젠타와 옐로우가 합쳐진 신호이고, 제3출력신호는 8개 기본화소에 있는 밝기신호이고, 제4출력신호는 마젠타와 시안이 합쳐진 신호이며, 제5출력신호는 그린과 옐로우가 합쳐진 신호이다. 상기 제1계수입력은 적색의 프리화이트 발란스 이득값이고, 상기 제2계수입력은 청색의 프리화이트 발란스 이득값이다.

또한 상기 CCD 출력 동기화 블락은, 상기 제1 및 제2데이터 입력신호의 순서를 일정하게 유지하기 위해 상기 라인선택 신호에 응답하여 각각 상기 제1 및 제2데이터 입력신호중의 어느 하나를 선택하는 제1 및 제2먹스와, 상기 제1샘플링 클락에 응답하여 상기 제1 및 제2먹스의 출력을 각각 래치하는 제1 및 제2샘플링 래치와, 상기 제2샘플링 클락에 응답하여 상기 제1 및 제2샘플링 래치의 출력을 각각 래치하는 제3 및 제4샘플링 래치와, 상기 제2샘플링 클락에 응답하여 상기 제1 및 제2먹스의 출력을 각각 래치하는 제5 및 제6샘플링 래치와, CCD의 화소들에 대한 평균화된 밝기 신호를 얻기 위해 상기 제3 및 제5샘플링 래치의 출력을 합하는 제1애더 및 상기 제4 및 제6샘플링 래치의 출력을 합하는 제2애더와, 상기 제1 및 제2애더의 출력신호의 레벨을 각각 (1/2)로 게인 조절하기 위한 제1 및 제2게인 조절 쉬프터와, 상기 제1 및 제2게인 조절 쉬프터의 출력을 각각 상기 제2기본클락에 동기화시키는 제1 및 제2반화소 지연기와, 최종적으로 화소들의 평균적 밝기 값을 얻기 위해 상기 제1 및 제2반화소 지연기의 출력을 합하는 제3애더와, 상기 제3애더의 출력신호의 레벨을 (1/2)로 게인 조절하기 위한 제3게인 조절 쉬프터와, 상기 제3게인 조절 쉬프터의 출력을 상기 제1기본클락에 동기화시켜 상기 제3출력신호를 출력하는 제3반화소 지연기와, 상기 제3 내지 제6샘플링 래치의 출력을 각각 동기화시켜 상기 제1,제2,제4, 및 제5출력신호를 출력하는 제1 내지 제4전화소 지연기를 포함하여 구성된다.

상기 칼라신호 생성 블락은, 상기 CCD출력 동기화 블락의 상기 제2 및 제5출력신호를 더하는 제4애더와, 상기 CCD출력 동기화 블락의 제1 및 제5출력신호를 더하는 제5애더와, 상기 제5출력신호에서 상기 제1출력신호를 빼는 제1서브트랙터와, 상기 제1 및 제4출력신호를 더하는 제6애더와, 상기 제5애더의 출력에 2를 곱하는 쉬프트 방식의 제1멀티플라이어와, 상기 제4애더의 출력, 상기 제1멀티플라이어의 출력, 상기 제3출력신호, 상기 제1서브트랙터의 출력, 및 상기 제6애더의 출력을 각각 안정화시키고 동시에 상기 제1 및 제2기본클락중 선택된 어느 하나의 네가티브 에지에 동기화시키는 제4 내지 제8반화소 지연기와, 상기 제5반화소 지연기의 출력에서 상기 제6반화소 지연기의 출력을 빼는 제2서브트랙터와, 상기 제2서브트랙터의 출력을 안정화시키고 동시에 상기 제1 및 제2기본클락중 선택된 어느 하나의 포지티브 에지에 동기화시키는 제9반화소 지연기와, 상기 제9반화소 지연기의 출력에 0.6배의 게인을 곱하는 제2멀티플라이어와, 상기 제2멀티플라이어의 출력을 안정화시키고 동시에 상기 제1 및 제2기본클락중 선택된 어느 하나의 네가티브 에지에 동기화시키는 제10반화소 지연기와, 상기 제4, 제7, 및 제8반화소 지연기의 출력을 지연시키는 제11 내지 제13반화소 지연기와, 상기 제11 및 제12반화소 지연기의 출력을 더하는 제7애더와, 상기 제13반화소 지연기의 출력에서 상기 제12반화소 지연기의 출력을 빼는 제3서브트랙터와, 상기 제7애더의 출력과 상기 제3서브트랙터의 출력을 안정화시키고 동시에 상기 제1 및 제2기본클락중 선택된 어느 하나의 네가티브 에지에 동기화시키는 제14 및 제15반화소 지연기와, 상기 제14반화소 지연기의 출력에서 상기 제10반화소 지연기의 출력을 빼는 제4서브트랙터와, 상기 제15반화소 지연기의 출력에서 상기 제10반화소 지연기의 출력을 빼는 제5서브트랙터와, 상기 제4서브트랙터, 상기 제10반화소 지연기, 및 상기 제5서브트랙터의 출력을 각각 안정화시키고 동시에 상기 제1 및 제2기본클락중 선택된 어느 하나의 포지티브 에지에 동기화시켜 상기 적, 녹, 청 칼라신호를 출력하는 제16 내지 제18반화소 지연기를 포함하여 구성된다.

상기 프리화이트 발란스 조절 블락은, 상기 적 칼라신호를 상기 제3 및 제4기준클락중 선택된 어느 하나의 네가티브 에지에 동기화시키는 제19반화소 지연기와, 상기 청 칼라신호를 상기 제3 및 제4기준클락중 선택된 어느 하나의 전 비트 기간 만큼을 지연시키는 제5전화소 지연기와, 상기 제5전화소 지연기의 출력을 반 클락 지연시키는 제20반화소 지연기와, 상기 제2기본클락에 응답하여 상기 제19 및 제20반화소 지연기의 출력중 어느 하나를 선택하는 제3먹스와, 상기 제2기본클락에 응답하여 상기 제1 및 제2계수입력중 어느 하나를 선택하는 제4먹스와, 상기 제3먹스의 출력을 안정화시키고 동시에 상기 제3 및 제4기준클락중 선택된 어느 하나의 포지티브 에지에 동기화시키는 제6전화소 지연기와, 상기 제6전화소 지연기의 출력 및 상기 제4먹스의 출력을 받아 적색 및 청색의 게인을 조절하는 제3멀티플라이어와, 상기 제3멀티플라이어의 출력을 안정화시키고 상기 제3, 제4기본클락중 선택된 어느 하나에 동기화시키는 제7전화소 지연기와, 상기 제7전화소 지연기의 출력을 상기 제3 및 제4기본클락중 선택된 어느 하나에 동기화시켜 출력신호를 출력하는 제8전화소 지연기와, 적색 및 청색의 게인조절시 필요한 지연시간을 상기 녹 칼라신호에 보상하기 위해 상기 녹 칼라신호를 상기 제2기본클락에 동기화시키는 제9 및 제10전화소 지연기를 포함하여 구성된다.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도면에 대한 설명을 하기 전에, 먼저 본 발명에 따른 칼라 신호분리 알고리즘을 설명하면 다음과 같다.

MG = R+B

YE = R+G

CY = B+G

G = G

S1 = G+CY = 2G+B

S2 = MG+YE = 2R+B+G

S3 = MG+CY = 2B+R+G

S4 = G+YE = 2G+R

YL = 0.5*기수(S1+S2)+0.5*우수(S1+S2) = 2R+3G+2B

녹(Green) = (S1+S4)-YL

= 2(4G+B+R)-(2R+3G+2B)

= 8G+2B+2R-2R-3G-2B

= 5G

= 5G*0.6

= 3G

적(Red) = (S2+S4)-3G+(S4-S1)

= 3R+3G+B-3G+R-B

= 4R

청(Blue) = (S1+S3)-3G-(S4-S1)

= 3B+3G+R-3G-(R-B)

= 4B

상기 본 발명에 따른 칼라 신호분리 알고리즘은 종래의 칼라 신호분리 알고리즘과는 달리 적, 녹, 청색신호에 여타의 신호성분이 포함되어 있지 않음을 알 수 있다. 또한 칼라신호 생성시에 인접한 화소의 신호들과 인접하지 않은 화소의 신호들을 이용해 연산하여 기수 및 우수필드시에 라인별로 출력되는 신호들간의 필터특성에 따른 신호의 크기차에 따라 밝기신호의 차이점을 개선한다. 따라서 이 신호를 이용하여 서로 인접하지 않은 화소신호를 조합해 연산하여 적 및 청신호를 연산함으로서, 8개의 화소에 의해 구성되는 2라인간의 인접한 색신호의 색감을 대폭 개선하게 된다. 상술한 본 발명에 따른 알고리즘은 녹신호를 기준으로 하였으므로, 신호의 레벨을 녹신호와 같게하기 위하여 전처리 화이트발란스를 도입해 게인값을 조절하여 적, 녹, 청이 1:1:1 레벨을 갖고서 색차신호를 구성하게 된다. 또한 전처리 화이트 발란스를 위해 적과 청신호에 0.75의 계수를 곱하여 3:3:3의 신호레벨을 만들고, 이 신호들에 0.33의 계수를 곱하여 1:1:1의 신호를 만든다.

도 3은 상술한 본 발명에 따른 칼라 신호분리 알고리즘을 하드웨어로 구현한 칼라 신호분리 회로의 블락도이다.

도 3을 참조하면, 상기 칼라 신호분리 회로는, 소정의 제1 및 제2기본클락(SCLK1, SCLK2), 소정의 제1 및 제2샘플링 클락(SP1, SP2), 소정의 라인 선택신호(LSC)에 응답하여 CCD로부터 입력되는 제1 및 제2데이터 입력신호(D02H[7:0], D1H[7:0])을 받아 화소간 신호를 일정하게 동기화시켜 제1 내지 제5출력신호(GCY[7:0], MGYE[7:0], YL[7:0], MGCY[7:0], GYE[7:0])을 출력하는 CCD출력 동기화 블락(11)과, 상기 소정의 제1 및 제2기본클락(SCLK1, SCLK2)에 응답하여 상기 CCD출력 동기화 블락(11)의 제1 내지 제5출력신호(GCY[7:0], MGYE[7:0], YL[7:0], MGCY[7:0], GYE[7:0])을 받아 적, 녹, 청 칼라신호(R[8:0],G[8:0],B[8:0])를 생성하는 칼라신호 생성 블락(13)과, 상기 소정의 제1 및 제2기본클락(SCLK1, SCLK2) 및 또 다른 소정의 제3 및 제4기본클락(PCLK1, PCLK2)에 응답하여 상기 칼라신호 생성 블락(13)의 출력신호들인 상기 적, 녹, 청 칼라신호(R[8:0],G[8:0],B[8:0]) 및 소정의 제1 및 제2계수입력(RPWC[7:0], BPWC[7:0])을 받아 적, 녹, 청 프리화이트 발란스(Pre-White Balance)를 조절하는 프리화이트 발란스 조절 블락(15)를 포함한다. 여기에서 상기 제1데이터 입력신호(D1H[7:0])은 1개의 소정의 단위 지연기를 거친 신호이고, 상기 제2데이터 입력신호(D02H[7:0])은 상기 단위 지연기를 거치지 않은 신호와 2개의 상기 단위 지연기를 거친 신호를 합하여 1/2로 신호의 크기를 조절한 신호이다. 상기 라인 선택신호(LSC)는 기수필드와 우수필드시에 발생하는 각 라인별 데이터 입력신호의 순서를 일정하게 유지시키기 위한 신호이고, 상기 제1 및 제2샘플링 클락(SP1, SP2)는 각 화소성분을 신호처리에 필요한 주파수로 변환하기 위해 샘플링을 수행하는 데 필요한 클락이다. 상기 제1 및 제2기본클락(SCLK1,SCLK2)의 주기는 상기 제3 및 제4기본클락(PCLK1, PCLK2)의 주기의 2배이며, 또한 상기 제1계수입력(RPWC[7:0])은 적색의 프리화이트 발란스 이득값이고 제2계수입력(BPWC[7:0])은 청색의 프리화이트 발란스 이득값이다.

상기의 각 블락의 기능을 좀 더 설명하면 다음과 같다. 상기 CCD 출력 동기화 블락(11)은, CCD로부터 입력되는 상기 제1 및 제2데이터 입력신호(D02H[7:0], D1H[7:0])을 입력으로하여 동기화된 화소신호인 그린과 시안이 합쳐진 제1출력신호(GCY[7:0])와, 마젠타와 옐로우가 합쳐진 제2출력신호(MGYE[7:0])와, 8개 기본화소에 있는 밝기신호인 제3출력신호(YL[7:0])와, 마젠타와 시안이 합쳐진 제4출력신호(MGCY[7:0])와, 그린과 옐로우가 합쳐진 제5출력신호(GYE[7:0])의 다섯 개의 신호를 출력한다. 상기 다섯 개 출력신호의 주파수는 CCD 출력신호의 주파수의 1/2이고, 로우패스 필터링된 신호이다. 상기 칼라신호 생성 블락(13)은, 상기 CCD출력 동기화 블락(11)의 제1 내지 제5출력신호(GCY[7:0], MGYE[7:0], YL[7:0], MGCY[7:0], GYE[7:0]), 즉 5가지 동기화 신호를 입력으로하여 본 발명에서 가장 중요한 색분리 알고리즘에 따라 적 칼라신호(R[8:0]), 녹 칼라신호(G[8:0]), 및 청 칼라신호(B[8:0])을 발생시킨다. 또한 상기 프리화이트 발란스 조절 블락(15)는, 상기 칼라신호 생성 블락(13)의 출력신호들(R[8:0],G[8:0],B[8:0]) 및 상기 제1 및 제2계수입력(RPWC[7:0], BPWC[7:0])을 입력으로하여 뒷단의 매트릭스 처리부에서 필요한 동일레벨의 출력신호(CRB[8:0], CG[8:0])을 발생시킨다.

도 4는 도 3의 CCD 출력 동기화 블락의 구체적인 블락도이다.

도 4를 참조하면, 상기 CCD 출력 동기화 블락은, CCD로부터 입력되는 각 라인별 데이터 신호인 제1 및 제2데이터 입력신호(D02H[7:0], D1H[7:0])의 순서를 일정하게 유지하기 위해 라인선택 신호(LSC)에 응답하여 각각 상기 제1 및 제2데이터 입력신호(D02H[7:0], D1H[7:0])중의 어느 하나를 선택하는 제1 및 제2먹스(21,22)와, 제1샘플링 클락(SP1)에 응답하여 상기 제1 및 제2먹스(21,22)의 출력을 각각 래치하는 제1 및 제2샘플링 래치(23,24)와, 제2샘플링 클락(SP2)에 응답하여 상기 제1 및 제2샘플링 래치(23,24)의 출력을 각각 래치하는 제3 및 제4샘플링 래치(25,26)과, 상기 제2샘플링 클락(SP2)에 응답하여 상기 제1 및 제2먹스(21,22)의 출력을 각각 래치하는 제5 및 제6샘플링 래치(27,28)과, CCD의 화소들에 대한 평균화된 밝기 신호를 얻기 위해 샘플링 신호인 상기 제3 및 제5샘플링 래치(25,27)의 출력을 합하는 제1애더(29) 및 상기 제4 및 제6샘플링 래치(26,28)의 출력을 합하는 제2애더(30)과, 상기 제1 및 제2애더(29,30)의 출력신호의 레벨을 각각 (1/2)로 게인 조절하기 위한 제1 및 제2게인 조절 쉬프터(31,32)와, 상기 제1 및 제2게인 조절 쉬프터(31,32)의 출력을 각각 상기 제2기본클락(SCLK2)의 네가티브 에지에 동기화시키는 제1 및 제2반화소 지연기(Half Bit Delay, HDS2)(33,34)와, 최종적으로 화소들의 평균적 밝기 값을 얻기 위해 상기 제1 및 제2반화소 지연기의 출력을 합하는 제3애더(35)와, 상기 제3애더(35)의 출력신호의 레벨을 (1/2)로 게인 조절하기 위한 제3게인 조절 쉬프터(36)과, 상기 제3게인 조절 쉬프터(36)의 출력을 상기 제1기본클락(SCLK1)의 네가티브 에지에 동기화시켜 제3출력신호(YL[7:0])을 출력하는 제3반화소 지연기(HDS1)(39)와, 상기 제3 내지 제6샘플링 래치(25,26,27,28)의 출력을 각각 상기 제1 및 제2기본클락(SCLK1,SCLK2)에 동기화시켜 제1,제2,제4, 및 제5출력신호(GCY[7:0], MGYE[7:0], MGCY[7:0], GYE[7:0])를 출력하는 제1 내지 제4전화소 지연기(Full Bit Delay, FDS)(37,38,40,41)를 포함하여 구성된다.

도 5는 도 3의 칼라신호 생성 블락의 구체적인 블락도이다.

도 5를 참조하면, 상기 칼라신호 생성 블락의 입력신호는 상기 CCD출력 동기화 블락에서 출력되는 제1 내지 제5출력신호들(GCY[7:0], MGYE[7:0], YL[7:0], MGCY[7:0], GYE[7:0])이다. 상기 칼라신호 생성 블락은, 전술한 알고리즘에서 필요한 S2+S4 신호를 만들기 위해 제5 및 제2출력신호(GYE[7:0], MGYE[7:0])을 더하는 제4애더(51)과, S1+S4 신호를 만들기 위해 제1 및 제5출력신호(GCY[7:0], GYE[7:0])을 더하는 제5애더(52)와, S4-S1 신호를 만들기 위해 제5출력신호(GYE[7:0])에서 제1출력신호(GCY[7:0])을 빼는 제1서브트랙터(53)과, S1+S3 신호를 만들기 위하여 제1 및 제4출력신호(GCY[7:0], MGCY[7:0])을 더하는 제6애더(54)와, 2*(S1+S4) 신호를 만들기 위해 상기 제5애더(52)의 출력에 2를 곱하는 쉬프트 방식의 제1멀티플라이어(55)와, 상기 제4애더(51)의 출력, 상기 제1멀티플라이어(55)의 출력, 상기 제3출력신호(YL[7:0]), 상기 제1서브트랙터(53)의 출력, 및 상기 제6애더(54)의 출력을 안정화시키고 동시에 제2기본클락(SCLK2)의 네가티브 에지에 동기화시키는 제4 내지 제8반화소 지연기(HDS2)(56,57,58,59,60)과, G=2*(S1+S4)-YL[7:0]을 연산하기 위해 상기 제5반화소 지연기(57)의 출력에서 상기 제6반화소 지연기(58)의 출력을 빼는 제2서브트랙터(61)과, 상기 제2서브트랙터(61)의 출력을 안정화시키고 동시에 상기 제1기본클락(SCLK1)의 포지티브 에지에 동기화시키는 제9반화소 지연기(HDS1)(62)와, 4G 신호를 3G 신호로 만들기 위해 상기 제9반화소 지연기(62)의 출력에 0.6배의 게인을 곱하는 제2멀티플라이어(63)과, 상기 제2멀티플라이어(63)의 출력을 안정화시키고 동시에 상기 제2기본클락(SCLK2)의 네가티브 에지에 동기화시키는 제10반화소 지연기(HDS2)(64)와, 상기 제4, 제7, 및 제8반화소 지연기(HDS2)(56,59,60)의 출력을 지연시키는 제11 내지 제13반화소 지연기(HDS1)(65,66,67)과, (S2+S4)+(S4-S1)을 만들기 위하여 상기 제11 및 제12반화소 지연기(65,66)의 출력을 더하는 제7애더(68)과, (S1+S3)-(S4-S1)을 만들기 위하여 상기 제13반화소 지연기(67)의 출력에서 상기 제12반화소 지연기(66)의 출력을 빼는 제3서브트랙터(69)와, 상기 제7애더(68)의 출력과 상기 제3서브트랙터(69)의 출력을 안정화시키고 동시에 상기 제2기본클락(SCLK2)의 네가티브 에지에 동기화시키는 제14 및 제15반화소 지연기(HDS2)(70,71)과, [(S2+S4)-3G+(S4-S1)]을 만들기 위하여 상기 제14반화소 지연기(70)의 출력에서 상기 제10반화소 지연기(64)의 출력을 빼는 제4서브트랙터(72)와, [(S1+S3)-3G-(S4-S1)]을 만들기 위해 상기 제15반화소 지연기(71)의 출력에서 상기 제10반화소 지연기(64)의 출력을 빼는 제5서브트랙터(73)과, 상기 제4서브트랙터(72), 상기 제10반화소 지연기(64), 및 상기 제5서브트랙터(73)의 출력을 안정화시키고 동시에 상기 제1기준클락(SCLK1)의 포지티브 에지에 동기화시켜 적(R[8:0]), 녹(G[8:0]), 청(B[8:0]) 칼라신호를 출력하는 제16 내지 제18반화소 지연기(HDS1)(74,75,76)를 포함하여 구성된다.

도 6은 도 3의 프리화이트 발란스 조절 블락의 구체적인 블락도이다.

도 6을 참조하면, 도 5의 칼라신호 생성 블락에서 생성된 적, 녹, 청 칼라신호(R[8:0], G[8:0], B[8:0])들은 각기 4R, 3G, 4B의 값으로 입력되므로 원하는 1:1:1의 신호를 만들기 위해서는 적 및 청 칼라신호의 게인값이 조절되어야 한다. 이를 위하여 제1 및 제2기준클락(SCLK1,SCLK2)의 네가티브 부분에서는 적색 신호가 공급되고 포지티브 부분에서는 청색 신호가 공급되도록 하여, 1개의 멀티플라이어로 연산이 가능하게 한다. 상기 프리화이트 발란스 조절 블락은, 적 칼라신호(R[8:0])을 제4기준클락(PCLK2)의 네가티브 에지에 동기화시키는 제19반화소 지연기(HDP2)(81)과, 청 칼라신호(B[8:0])을 제3 및 제4기준클락(PCLK1,PCLK2)의 전 비트 기간 만큼을 지연시키는 제5전화소 지연기(FDP)(82)와, 상기 제5전화소 지연기(82)의 출력을 반 클락 지연시키는 제20반화소 지연기(HDP2)(83)과, 제2기본클락(SCLK2)에 응답하여 상기 제19 및 제20반화소 지연기(81,83)의 출력중 어느 하나를 선택하는 제3먹스(84)와, 제2기본클락(SCLK2)에 응답하여 제1 및 제2계수입력(RPWC[7:0], BPWC[7:0])중 어느 하나를 선택하는 제4먹스(85)와, 상기 제3먹스(84)의 출력을 안정화시키고 동시에 상기 제3 및 제4기준클락(PCLK1,PCLK2)의 포지티브 에지에 동기화시키는 제6전화소 지연기(FDP)(86)과, 상기 제6전화소 지연기(86)의 출력 및 상기 제4먹스(85)의 출력을 받아 적색 및 청색의 게인을 조절하는 제3멀티플라이어(87)과, 상기 제3멀티플라이어(87)의 출력을 안정화시키고 상기 제3 및 제4기본클락(PCLK1,PCLK2)에 동기화시키는 제7전화소 지연기(FDP)(88)과, 상기 제7전화소 지연기(88)의 출력을 상기 제3 및 제4기본클락(PCLK1,PCLK2)에 동기화시켜 출력신호(CRB[8:0])을 출력하는 제8전화소 지연기(FDP)(89)와, 적색 및 청색의 게인조절시 필요한 지연시간을 녹 칼라신호(G[8:0])에 보상하기 위해 상기 녹 칼라신호(G[8:0])를 상기 제1 및 제2기본클락(SCLK1,SCLK2)에 동기화시키는 제9 및 제10전화소 지연기(FDS)(90,91)을 포함하여 구성된다.

상술한 도 3 내지 도 6의 하드웨어는 본 발명의 알고리즘을 하드웨어로 구현한 일례에 불과하며 다른 여러 가지 방법으로도 동일한 알고리즘을 하드웨어로 구현할 수 있으며, 디지탈과 아나로그 신호처리방식 모두에서 구현할 수 있다. 참고로 도 7은 도 4의 CCD 출력 동기화 블락의 타이밍도이고, 여기에서 신호 ⓐ 내지 ⓜ은 도 4에 표시된 각 노드의 신호를 나타낸다. 도 8은 도 5의 칼라신호 생성 블락의 타이밍도이며, 여기에서 신호 ⓐ 내지 ⓞ는 도 5에 표시된 각 노드의 신호를 나타낸다. 또한 도 9는 도 6의 프리화이트 발란스 조절 블락의 타이밍도이며, 신호 ⓐ 내지 ⓘ는 도 6에 표시된 각 노드의 신호를 나타낸다.

따라서 본 발명에 따른 칼라신호 분리 회로에서는, 적, 녹, 청 칼라신호의 생성시에 여타의 색신호가 혼합되지 않은 순수한 적, 녹, 청 칼라신호를 얻고, 또한 두 라인의 밝기신호를 평균화해 녹색을 재생하여 정밀도가 향상된 녹색을 기준으로 CCD 화소 출력신호의 이웃한 신호와 이웃하지 않은 신호들의 상관도를 높임으로써 색감을 더욱 개선할 수 있는 장점이 있다.

Claims

소정의 제1 및 제2기본클락, 소정의 제1 및 제2샘플링 클락, 소정의 라인 선택신호에 응답하여 CCD로부터 입력되는 제1 및 제2데이터 입력신호를 받아 화소간 신호를 일정하게 동기화시켜 제1 내지 제5출력신호를 출력하는 CCD출력 동기화 블락; 상기 소정의 제1 및 제2기본클락에 응답하여 상기 CCD출력 동기화 블락의 제1 내지 제5출력신호를 받아 적, 녹, 청 칼라신호를 생성하는 칼라신호 생성 블락; 상기 소정의 제1 및 제2기본클락 및 또 다른 소정의 제3 및 제4기본클락에 응답하여 상기 칼라신호 생성 블락의 출력신호들인 상기 적, 녹, 청 칼라신호 및 소정의 제1 및 제2계수입력을 받아 적, 녹, 청 프리화이트 발란스를 조절하는 프리화이트 발란스 조절 블락을 포함하는 것을 특징으로 하는 칼라신호 분리 회로.
제1항에 있어서, 상기 제1데이터 입력신호는 1개의 소정의 단위 지연기를 거친 신호이고, 상기 제2데이터 입력신호는 상기 단위 지연기를 거치지 않은 신호와 2개의 상기 단위 지연기를 거친 신호를 합하여 1/2로 신호의 크기를 조절한 신호인 것을 특징으로 하는 칼라신호 분리 회로.
제1항에 있어서, 상기 CCD출력 동기화 블락의 제1출력신호는 동기화된 화소신호인 그린과 시안이 합쳐진 신호이고, 제2출력신호는 마젠타와 옐로우가 합쳐진 신호이고, 제3출력신호는 8개 기본화소에 있는 밝기신호이고, 제4출력신호는 마젠타와 시안이 합쳐진 신호이며, 제5출력신호는 그린과 옐로우가 합쳐진 신호인 것을 특징으로 하는 칼라신호 분리 회로.
제1항에 있어서, 상기 제1 및 제2기본클락의 주기는 상기 제3 및 제4기본클락의 주기의 2배인 것을 특징으로 하는 칼라신호 분리 회로.
제1항에 있어서, 상기 제1계수입력은 적색의 프리화이트 발란스 이득값이고, 상기 제2계수입력은 청색의 프리화이트 발란스 이득값인 것을 특징으로 하는 칼라신호 분리 회로.
제1항에 있어서, 상기 CCD 출력 동기화 블락은, 상기 제1 및 제2데이터 입력신호의 순서를 일정하게 유지하기 위해 상기 라인선택 신호에 응답하여 각각 상기 제1 및 제2데이터 입력신호중의 어느 하나를 선택하는 제1 및 제2먹스와, 상기 제1샘플링 클락에 응답하여 상기 제1 및 제2먹스의 출력을 각각 래치하는 제1 및 제2샘플링 래치와, 상기 제2샘플링 클락에 응답하여 상기 제1 및 제2샘플링 래치의 출력을 각각 래치하는 제3 및 제4샘플링 래치와, 상기 제2샘플링 클락에 응답하여 상기 제1 및 제2먹스의 출력을 각각 래치하는 제5 및 제6샘플링 래치와, CCD의 화소들에 대한 평균화된 밝기 신호를 얻기 위해 상기 제3 및 제5샘플링 래치의 출력을 합하는 제1애더 및 상기 제4 및 제6샘플링 래치의 출력을 합하는 제2애더와, 상기 제1 및 제2애더의 출력신호의 레벨을 각각 (1/2)로 게인 조절하기 위한 제1 및 제2게인 조절 쉬프터와, 상기 제1 및 제2게인 조절 쉬프터의 출력을 각각 상기 제2기본클락에 동기화시키는 제1 및 제2반화소 지연기와, 최종적으로 화소들의 평균적 밝기 값을 얻기 위해 상기 제1 및 제2반화소 지연기의 출력을 합하는 제3애더와, 상기 제3애더의 출력신호의 레벨을 (1/2)로 게인 조절하기 위한 제3게인 조절 쉬프터와, 상기 제3게인 조절 쉬프터의 출력을 상기 제1기본클락에 동기화시켜 상기 제3출력신호를 출력하는 제3반화소 지연기와, 상기 제3 내지 제6샘플링 래치의 출력을 각각 동기화시켜 상기 제1,제2,제4, 및 제5출력신호를 출력하는 제1 내지 제4전화소 지연기를 포함하는 것을 특징으로 하는 칼라신호 분리 회로.
제1항에 있어서, 상기 칼라신호 생성 블락은, 상기 CCD출력 동기화 블락의 상기 제2 및 제5출력신호를 더하는 제4애더와, 상기 CCD출력 동기화 블락의 제1 및 제5출력신호를 더하는 제5애더와, 상기 제5출력신호에서 상기 제1출력신호를 빼는 제1서브트랙터와, 상기 제1 및 제4출력신호를 더하는 제6애더와, 상기 제5애더의 출력에 2를 곱하는 쉬프트 방식의 제1멀티플라이어와, 상기 제4애더의 출력, 상기 제1멀티플라이어의 출력, 상기 제3출력신호, 상기 제1서브트랙터의 출력, 및 상기 제6애더의 출력을 각각 안정화시키고 동시에 상기 제2기본클락의 네가티브 에지에 동기화시키는 제4 내지 제8반화소 지연기와, 상기 제5반화소 지연기의 출력에서 상기 제6반화소 지연기의 출력을 빼는 제2서브트랙터와, 상기 제2서브트랙터의 출력을 안정화시키고 동시에 상기 제1기본클락의 포지티브 에지에 동기화시키는 제9반화소 지연기와, 상기 제9반화소 지연기의 출력에 0.6배의 게인을 곱하는 제2멀티플라이어와, 상기 제2멀티플라이어의 출력을 안정화시키고 동시에 상기 제2기본클락의 네가티브 에지에 동기화시키는 제10반화소 지연기와, 상기 제4, 제7, 및 제8반화소 지연기의 출력을 지연시키는 제11 내지 제13반화소 지연기와, 상기 제11 및 제12반화소 지연기의 출력을 더하는 제7애더와, 상기 제13반화소 지연기의 출력에서 상기 제12반화소 지연기의 출력을 빼는 제3서브트랙터와, 상기 제7애더의 출력과 상기 제3서브트랙터의 출력을 안정화시키고 동시에 상기 제2기본클락의 네가티브 에지에 동기화시키는 제14 및 제15반화소 지연기와, 상기 제14반화소 지연기의 출력에서 상기 제10반화소 지연기의 출력을 빼는 제4서브트랙터와, 상기 제15반화소 지연기의 출력에서 상기 제10반화소 지연기의 출력을 빼는 제5서브트랙터와, 상기 제4서브트랙터, 상기 제10반화소 지연기, 및 상기 제5서브트랙터의 출력을 각각 안정화시키고 동시에 상기 제1기본클락중 선택된 어느 하나의 포지티브 에지에 동기화시켜 상기 적, 녹, 청 칼라신호를 출력하는 제16 내지 제18반화소 지연기를 포함하는 것을 특징으로 하는 칼라신호 분리 회로.
제1항에 있어서, 상기 프리화이트 발란스 조절 블락은, 상기 적 칼라신호를 상기 제4기준클락의 네가티브 에지에 동기화시키는 제19반화소 지연기와, 상기 청 칼라신호를 상기 제3 및 제4기준클락의 전 비트 기간 만큼을 지연시키는 제5전화소 지연기와, 상기 제5전화소 지연기의 출력을 반 클락 지연시키는 제20반화소 지연기와, 상기 제2기본클락에 응답하여 상기 제19 및 제20반화소 지연기의 출력중 어느 하나를 선택하는 제3먹스와, 상기 제2기본클락에 응답하여 상기 제1 및 제2계수입력중 어느 하나를 선택하는 제4먹스와, 상기 제3먹스의 출력을 안정화시키고 동시에 상기 제3 및 제4기준클락의 포지티브 에지에 동기화시키는 제6전화소 지연기와, 상기 제6전화소 지연기의 출력 및 상기 제4먹스의 출력을 받아 적색 및 청색의 게인을 조절하는 제3멀티플라이어와, 상기 제3멀티플라이어의 출력을 안정화시키고 상기 제3 및 제4기본클락에 동기화시키는 제7전화소 지연기와, 상기 제7전화소 지연기의 출력을 상기 제3 및 제4기본클락에 동기화시켜 출력신호를 출력하는 제8전화소 지연기와, 적색 및 청색의 게인조절시 필요한 지연시간을 상기 녹 칼라신호에 보상하기 위해 상기 녹 칼라신호를 상기 제1 및 제2기본클락에 동기화시키는 제9 및 제10전화소 지연기를 포함하는 것을 특징으로 하는 칼라신호 분리 회로.