KR100201379B1 - 솔더블을 이용한 반도체 칩 부착방법 및 구조 - Google Patents

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Abstract

본 발명은 솔더볼(Solder Ball)을 이용한 반도체 칩 부착방법 및 구조에 관한 것으로, 히트싱크의 상면 외측으로 다수의 리드가 접착되고, 상기 히트싱크의 상면중심부에는 접착수단에 의해 반도체 칩이 부착되며, 상기 반도체 칩 상에 구비된 칩패드와 리드는 와이어로 본딩되고, 그 외부는 산화 및 부식을 방지하기 위하여 컴파운드로 몰딩된 반도체 패키지 구조에 있어서, 상기 접착수단으로 솔더볼을 사용하여 반도체 칩을 부착시킴으로서 열방출 및 접착력을 향상 시킴은 물론, 보이드의 발생을 방지하여 반도체 패키지의 신뢰성을 향상 시키도록 된 솔더볼을 이용한 반도체칩 부착방법이다.

Description

솔더볼(Solder Ball)을 이용한 반도체 칩 부착방법 및 구조
제1도는 종래의 반도체 패키지 구조를 나타낸 단면도.
제2도는 본 발명에 따른 반도체 패키지의 구조를 나타낸 단면도.
제3도는 본 발명에 따른 제 1 실시예를 나타낸 반도체 패키지의 단면도.
제4도는 본 발명에 따른 제 2 실시예를 나타낸 반도체 패키지의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 칩 2 : 히트싱크
21 : 안착홈 22 : 홈
3 : 리드 4 : 와이어
5 : 컴파운드 6 : 접착수단
61 : 솔더볼(Solder Ball) 62 : 접착테이프
본 발명은 솔더볼(Solder Ball)을 이용한 반도체 칩 부착·방법 및 구조에 관한 것으로, 더욱 상세하게는 열방출의 효과가 우수하고, 접착력이 양호한 솔더를 사용하여 간단한 방법에 의해 반도체 칩을 접착시킴으로서 패키지의 신뢰성을 향상 시킬 수 있도록 된 솔더볼을 이용한 반도체 칩 부착방법 및 구조에 관한 것이다.
일반적으로 반도체 패키지의 구조는 제1도에 도시된 바와같이 히트싱크(2)의 상면 외측으로 다수의 리드가 접착되어 있고, 상기 히트싱크(2)의 상면 중심부에는 접착수단(6)에 의해 반도체 칩(1)이 부착되어 있으며, 상기 반도체 칩(1) 상에 구비된 칩 패드와 리드(3)는 와이어(4)로 본딩되어 있고, 그 외부로는 산화 및 부식을 방지하기 위하여 컴파운드(5)로 몰딩하여 반도체 패키지를 구성한다.
이러한 반도체 패키지에서 상기 반도체 칩(1)을 부착하는 접착수단(6)으로는 에폭시, 테이프 또는 솔더를 이용하게 되는데, 이중에서도 간단한 방법에 의해 반도체 칩(1)을 접착시킬수 있는 에폭시의 사용을 가장 많이 이용하고 있다.
또한, 열 방출의 효과가 우수하고, 접착력이 양호한 솔더를 사용하게 되면, 반도체 칩(1)의 접착력 및 열방출의 효과를 극대화 할수 있지만, 이러한 솔더를 사용할 경우애는 보이드(Void) 콘트롤이 어려워 보이드가 다량으로 발생하여 패키지의 불량을 가져오는 요인이 되었을 뿐만 아니라, 이러한 솔더 리본이나, 와이어를 사용하기 위하여는 각각의 패키지에 알맞는여러대의 장비가 추가적으로 구비되어야 하는데, 이러한 장비는 그 가격이 고가이어서 제품의 단가 상승의 요인이 되어 생산성이 떨어지는 문제점을 내포하고 있는 것이다.
따라서, 본 발명은 이와 같이 솔더를 이용하여 반도체칩을 부착시킬 수 없었던 것을 해결하기 위한 것으로, 솔더볼(Solder Ball)을 이용하여 반도체 칩을 부착시킴으로서 생산성을 향상시키고, 솔더볼에 의해 반도체 칩을 부착시킴으로서 보이드(Void)의 콘트를이 양호하여 보이드를 없앨수 있어 패키지지의 신뢰성을 향상시킬 수 있을 뿐만 아니라, 각각의 패키지에 따른 별도의 장비가 필요치 않고 하나의 장비를 이용하므로 단가를 절감 시킬수 있는 솔더볼을 이용한 반도체 칩 부착방법 및 구조을 제공함에 그 목적이 있다.
이러한 본 발명의 목적을 달성하기 위한 방법은, 히트싱크의 상면 외측으로 접착테이프를 이용하여 리트프레임의 리드를 부착하는 단계와, 상기 리드가 부착된 히트싱크의 상면 중심부에 반도체칩을 부착하는 단계와, 상기 리드와 반도체 칩에 구비된 칩패드를 와이어로 본딩하는 단계와, 외부로 부터 산화 및 부식을 방지하기 위하여 그 외부를 컴파운드로 몰딩하는 단계를 포함하여 이루어지는 반도체 패키지의 제조공정에 있어서, 상기한 히트싱크에 반도체칩을 부착하는 단계는, 상기 히트싱크의 상면 중심부에 플럭스(Flux)를 도포한 후, 이 플럭스(Fiux) 위에 솔더볼을 위치시키고, 그 위에 반도체 칩을 위치시킨 다음, 노(爐 : Furnace)에서 상기한 솔더볼을 녹여서 반도체 칩과 히트싱크를 부착하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하며 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 반도체 패키지의 구조를 나타낸 것으로, 도시된 바와 같이 히트싱크(2)의 상면 외측으로 다수의 리드가 접착되어 있고, 상기 히트싱크(2)의 상면 중심부에는 접착수단(6)에 의해 반도체 칩(1)이 부착되어 있으며, 상기 반도체 칩(1) 상에 구비된 칩패드와 리드(3)는 와이어(4)로 본딩되어 있고, 그 외부로는 산화 및 부식을 방지하기 위하여 컴파운드(5)로 몰딩하여 반도체 패키지를 구성한다.
이러한 반도체 패키지에서 상기 반도체 칩(1)을 부착하는 접착수단(6)으로는 솔더볼(61 ; Solder Ball)을 사용하는 것으로 상기 히트싱크(2)의 상면에 솔더볼 안착홈(21)이 형성되어 있고, 이 안착홈(21)에 솔더볼(61)을 안착시킨 다음, 노(爐 ; Furnace)에서 솔더볼(61)을 녹여 반도체 칩(1)을 부착시킨 것이다.
제3도는 본 발명의 제 1 실시예를 나타낸 단면도로서, 제2도와 그 구성은 유사하나, 히트싱크(2)의 상면에 솔더볼 안착홈(21)을 형성하는 대신에 플럭스(Flux)를 도포한 다음, 그 위에 솔더볼(61)을 위치시키고, 노(爐 ; Furnace)에서 솔더 볼(61)을 녹여 반도체 칩(1)을 부착한 것이다.
제4도는 본 발명의 제 2 실시예를 나타낸 단면도로서, 제 1 실시예와 그 구성은 유사하나, 히트싱크(2)의 상면에 반도체 칩(1)의 크기 보다 약간 크게 홈(22)을 형성하고, 상기 홈(22)의 상면에 플럭스(Flux)를 도포한 다음, 그 위에 솔더볼(61)을 위치시키고, 노(爐 ; Furnace)에서 솔더볼(61)을 녹여 반도체 칩(1)을 부착한 것으로, 이와같은 제 2 실시예에서는 솔더볼(61)이 흘러 넘치는 것을 방지할수 있다.
이와같이 솔더볼(61)을 이용하여 반도체 칩(1)을 접착시키기 위한 제조공정을 보다 구체적으로 설명하면, 히트싱크(2)의 상면 외측으로 접착테이프(62)를 이용하여 리드프레임의 리드(3)를 부착하는 단계와, 상기 리드(3)가 부착된 히트싱크(2)의 상면 중심부에 반도체칩(1)을 부착하는 단계와, 상기 리드(3)와 반도체 칩(1)에 구비된 칩패드를 와이어(4)로 본딩하는 단계와, 외부로 부터 산화 및 부식을 방지하기 위하여 그 외부를 컴파운드(5)로 몰딩하는 단계를 포함하여 이루어지는 반도체 패키지의 제조공정에 있어서, 상기한 히트싱크(2)에 반도체칩(1)을 부착하는 단계는, 상기 히트싱크(2)의 상면 중심부에 플럭스(Flux)를 도포한 후, 이 플럭스(Fiux) 위에 솔더볼(61)을 위치시키고, 그 위에 반도체 칩(1)을 위치시킨 다음, 노(爐 ; Furnace)에서 상기한 솔더볼(61)을 녹여서 반도체 칩(1)과 히트싱크(2)를 부착한다.
상기에 있어서, 솔더볼(61)을 위치시킬 때, 상기한 솔더볼(61)의 유동이 발생되지 않도록 하기 위하여 솔더볼(61)이 위치되는 부위에 다수의 안착홈(21)을 형성하여 여기에 솔더볼(61)을 안착시키면 더욱 효과적으로 솔더볼에 의한 반도체 칩(1)을 접착시킬수 있는 것이다.
이와 같이 솔더볼을 이용하여 반도체 칩을 부착하게 되면, 보이드(Void)의 발생을 방지할수 있고, 별도의 제조장비가 필요 없으며, 공정이 간단하여 생산성을 향상 시킬수 있고, 솔더가 지닌 열방출의 효과 및 양호한 접착력에 의해 패키지의 신뢰성을 향상 시킬수 있다.

Claims (3)

  1. 히트싱크의 상면 외측으로 접착테이프를 이용하여 리드프레임의 리드를 부착하는 단계와, 상기 리드가 부착된 히트싱크의 상면 중심부에 반도체칩을 부착하는 단계와, 상기 리드와 반도체 칩에 구비된 칩패드를 와이어로 본딩하는 단계와, 외부로 부터 산화 및 부식을 방지하기 위하여 그 외부를 컴파운드로 몰딩하는 단계를 포함하여 이루어지는 반도체 패키지의 제조공정에 있어서, 상기한 히트싱크에 반도체칩을 부착하는 단계는, 상기 히트싱크의 상면 중심부에 플럭스(Flux)를 도포한 후, 이 플럭스(Fiux) 위에 솔더볼을 위치시키고, 그 위에 반도체 칩을 위치시킨 다음, 노(爐 : Furnace)에서 상기한 솔더볼을 녹여서 반도체 칩과 히트싱크를 부착하는 것을 특징으로 하는 솔더볼을 이용한 반도체 칩 부착방법 .
  2. 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 칩패드가 구비된 반도체칩과, 상기한 반도체칩에서 발생된 열을 외부로 방출시킬 수 있는 히트싱크와, 상기한 히트싱크와 상기한 반도체칩을 부착하는 접착수단과, 상기한 히트싱크의 상면 외측으로 접착되어 상기 반도체칩의 신호를 외부로 인출하도록 된 다수의 리드와, 상기한 반도체칩의 칩패드와 상기 다수의 리드를 전기적으로 연결하도록 본딩된 와이어와, 상기한 반도체칩 및 그 외의 구성부품을 외부의 산화 및 부식으로부터 방지하도록 몰딩된 컴파운드를 포함하여 이루어진 반도체 패키지 구조에 있어서, 상기한 히트싱크의 상면에는 솔더볼 안착홈을 형성하고, 이 솔더볼 안착홈에 솔더볼을 위치시켜 반도체칩을 부착한 것을 특징으로 하는 반도체 패키지 구조.
  3. 제2항에 있어서, 상기한 반도체칩이 부착되는 히트싱크 상면에는 상기 반도체 칩의 크기 보다 큰 홈이 형성된 것을 특징으로 하는 반도체 패키지 구조.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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