KR19990013845A - 반도체 장치의 제조방법 - Google Patents

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KR19990013845A
KR19990013845A KR1019980028367A KR19980028367A KR19990013845A KR 19990013845 A KR19990013845 A KR 19990013845A KR 1019980028367 A KR1019980028367 A KR 1019980028367A KR 19980028367 A KR19980028367 A KR 19980028367A KR 19990013845 A KR19990013845 A KR 19990013845A
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히로히또 와따나베
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

반도체 장치의 제조방법에서, 결정핵은 소정의 조건하의 가스 분위기에 있는 웨이퍼의 비정질 실리콘 표면에서 형성된다. 웨이퍼는 결정핵을 성장시켜 반구상 그레인 (HSG)을 형성하기 위해 소정의 시간동안 어닐링된다. 실리콘 원자의 표면이동을 막는 가스가 어닐링 종료 후 공급되고, 이에 의해 HSG 성장을 정지시킨다.

Description

반도체 장치의 제조방법
본 발명은 표면이 평탄하지 않은 실리콘 막 (silicon film)을 형성하는 방법에 관한 것이다. 최근에, 다이나믹 랜덤 액세스 메모리 (DRAM)와 같이 집적도가 높은 반도체 메모리 장치에 대한 수요가 증가한다. 이러한 수요를 맞추기 위해, 각 메모리 셀에 필요한 면적도 크게 줄었다. 예를 들면, 1-Mbit 또는 4-Mbit DRAM은 최소 설계폭이 0.8㎛인 설계규칙을 채용한다. 16-Mbit DRAM은 최소 설계폭이 0.6㎛ 이하인 설계규칙을 채용한다. 메모리 셀의 면적이 작아지면 메모리 셀의 축적 전하량이 감소한다. 그러므로, 집적도가 증가하므로써, 메모리 셀에 필요한 전하량을 확보하기가 어려워진다.
메모리 셀에 필요한 전하량을 확보하기 위해, 트렌치형 (trench) 또는 적층형 커패시터 (stacked capacitor)를 갖춘 메모리 셀이 제안되어 실용화되어 있다.
이러한 메모리 셀 중에, 적층형 커패시터를 갖춘 것은 트렌치형 커패시터를 갖춘 것보다 소프트 에러 내성 (soft error resistance)이 더 높아 바람직하다. 또한, 이 메모리 셀은 실리콘 기판에 손상을 입히지 않아 차세대 메모리 셀 구조로 기대된다. 또한, 트렌치형 커패시터를 적층형 트렌치 구조로 바꾸므로써 트렌치형에서의 알파선 내성을 높이는 것도 검토된다. 따라서, 적층형 메모리 셀이 유망한 차세대 구조이다.
64-Mbit 이상의 DRAM에 적용가능한 적층형 커패시터로서, HSG (HemiSpherical Grain) 기술을 이용한 것이 제안되어 있다. HSG 기술에 따르면, 커패시터의 축적전극의 표면에 반구상(半球狀)의 그레인 (hemispherical grains) 또는 버섯형상의 그레인 (mushroom-shaped grains)을 다수 형성하여 실질적으로 축적전극의 표면적을 확대하고, 이것에 의해 큰 정전용량을 실현한다.
반구상 그레인이 있는 축적전극을 형성하는 방법이 일본공개특허공보 No. 3-272165 (참고 1)에 개시되어 있다. 참고 (1)에 개시된 방법에서는, 비정질 실리콘 막 (amorphous silicon film)이 폴리실리콘 막 (polysilicon film)으로 전이하는 전이온도에서 LPCVD (Low Pressure Chemical Vapor Deposition)에 의해 실리콘 막이 성장하는 동안에 반구상의 그레인이 형성된다. 이렇게 얻어진 막을 적층형 커패시터의 하부전극에 적용하여 전극 표면적과 축적 전하량을 크게 증가시키는 것이 가능하다.
일본공개특허공보 No. 3-263370 (참고 2)에는, 표면상태는 알려지지 않지만 LPCVD 실리콘 막이 성장하는 동안에, 비정질 실리콘 막이 폴리실리콘 막으로 전이하는 전이온도에서 전극 표면적을 증가하는 방법이 개시되어 있다.
Watanabe 등이 발표한 논문, 반구상 입자 Si에 대한 장치 적용 및 구조 관찰, 1992. 4월 응용물리저널, Vol. 71, No. 7, pp. 3,538-3,543 (참고 3)에는, 반구상 또는 버섯형상 그레인의 성장 메커니즘이 밝혀져 있다. 즉, 비평탄 표면을 형성한 그레인은 CVD 실리콘 막 성장 중에 형성되는 것이 아니라 실리콘 막 성장 직후의 어닐링 (annealing) 중에 형성된다.
더 구체적으로, CVD 성장 중에 비정질 실리콘이 증착(deposition)된다. 증착 후 어닐링처리 중에, 상기 비정질 실리콘 막 표면에서 열적으로 미결정핵 (微結晶核: microcrystal nuclei)이 형성된다. 이 미결정핵이 비정질 실리콘 표면을 이동하는 실리콘 원자를 포획하고, 큰 사이즈로 성장하여 반구상 또는 버섯형상의 그레인을 형성한다.
참고 (3)에 따르면, 비정질 실리콘을 증착한 후, 실리콘 막을 대기에 노출시키면, 비정질 실리콘 표면이 얇은 산화막으로 변화하여 실리콘 원자의 표면이동(surface migration)을 억제하므로 반구상 또는 버섯형상의 그레인이 형성되지 않는다.
최근에, 비평탄 표면을 형성하는 기술이 더욱 개량되었다. 예를 들면, 일본공개특허공보 No. 8-306646 (참고 4)에는 그레인 밀도와 사이즈를 감소시키는 방법이 제안되어 있다. 참고 (4)에 따르면, 미리 전극형상으로 가공된, 자연 산화막이 없는 비정질 실리콘 막의 표면으로 핵으로 될 만한 실리콘 원자를 공급하기 위해 실란 (silane) 등의 가스를 공급한다. 형성된 핵을 센터로 이용하여, 주변의 실리콘 원자를 모아 표면에 큰 그레인, 즉, 반구상 또는 버섯형상의 그레인을 형성한다.
이 방법에서는, 기본적으로 실란 가스의 공급 시간으로 그레인 밀도를 제어하고, 그레인의 사이즈는 어닐링 시간으로 제어한다. 또한 참고 (4)에는 그레인 밀도를 제어하기 위해 실란 가스를 공급한 후 어닐링하는 중에 기판을 산화성 가스에 노출하는 방법도 기재되어 있다. 이 때에, 산화성 가스는 약 0.01 Torr의 압력에서 공급된다. 이 압력에서, 산소의 공급은 비정질 실리콘 막의 표면에서 핵의 형성을 억제한다.
그러나, 실리콘 원자의 이동은 완전히 억제되지 않으므로 그레인은 계속적으로 성장한다. 그레인 사이즈는 기본적으로 어닐링 시간에 의해 제어된다.
전극 표면이 비평탄한 적층형 커패시터는 다음과 같이 제조된다. 먼저, 층간 절연막은 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)과 같은 반도체 소자를 포함하는 기판 위에 형성된다. 이러한 층간 절연막에서, 콘택트 홀 (contact hole)이 형성된다. 이 콘택트 홀을 통해 최종적으로 반도체 소자에 전기적으로 접속되는 실리콘 막이 증착된다. 이 실리콘 막을 패터닝하여 하부전극을 형성한다. 이러한 하부 전극의 비평탄 표면의 형성은 상기 기술 등에 의해 행해진다. 하부 전극을 비평탄하게 형성한 후에는, 커패시터 절연막 및 상부 전극을 순차적으로 적층하여 적층형 커패시터를 얻는다.
상기와 같이, 표면이 평탄하지 않은 반구상 또는 버섯형상의 그레인 사이즈는 어닐링 시간에 의해 제어된다. 그러나, 각 웨이퍼의 어닐링 시간이 변하면, 그레인 사이즈도 각 웨이퍼에 대해 변한다. 그 결과, 커패시터의 축적 전하량이 변하고, 디바이스 특성도 변한다.
이러한 이유로, 어닐링 시간은 그레인 사이즈를 통일시키기 위해 가능한 한 정확하게 제어된다. 그러나, 본 발명자의 실험에 의하면, 최적의 디바이스 특성을 부여하는 그레인 사이즈 및 형상을 어닐링 시간으로만 제어하여 대량으로 DRAM을 제조하는 것은 다음과 같은 이유로 곤란하다는 것이 판명되었다.
예를 들면, 반구상 또는 버섯형상의 그레인이 싱글 웨이퍼 (single wafer)장치에 의해 대량으로 생산되는 경우에는, 비교적 짧은 시간 안에 성장되어야 한다. 짧은 시간 안에 그레인의 성장을 종료하기 위해서는, 550℃이상의 온도가 적당하다. 어닐링도 이 온도에서 행해진다. 싱글 웨이퍼 장치에서, 어닐링된 웨이퍼는 웨이퍼 온도가 어느 정도 내려간 후에 꺼낸다. 웨이퍼 온도의 하강은 웨이퍼에 형성된 막 또는 디바이스 구조의 차이에 의해 영향을 받는다.
실제로, 참고 (4)에는, 실리콘 기판의 열용량 및 히터 등의 열용량의 영향이 크기 때문에, 실란 가스 공급 후에 어닐링의 영향을 없애는 정도로 그렇게 웨이퍼를 급냉시킬 수는 없다고 기재되어 있다. 이렇게, 어닐링 시간을 엄밀히 제어하기는 어렵다.
HSG가 배치식 (batch) 장치에 의해 형성된 때에도, 어닐링 시간을 엄밀히 제어하기가 어렵다. 배치 시스템에서는, 대량으로 웨이퍼가 처리되기 때문에, 어닐링 시간은 비교적 길어도 좋다. 따라서, 웨이퍼 종류 및 막의 질 (film quality)의 차이에 의한 온도 하강속도의 차이는 디바이스 특성에 그다지 영향을 미치지 않는다.
그러나, 배치식 장치에는 다음과 같은 문제가 발생한다. 예를 들면, 로드-록 챔버 (load-lock chamber)를 갖춘 배치식 CVD 시스템을 사용한 성장 방법에서는, 가열된 노(爐)에서 웨이퍼를 꺼내어 냉각하므로 그레인 성장을 위한 어닐링 시간은 변한다.
일반적인 LPCVD 장치에서는, 웨이퍼는 보트 위에 일렬로 정렬되고, 노에 넣어, 처리된다. 처리가 끝난 후에, 웨이퍼를 냉각하기 위해 꺼낸 경우, 노의 안쪽에 있는 웨이퍼는 가열된 지역에 오랫동안 머물고, 노의 출구 근처에 있는 웨이퍼는 가열된 지역에서 머무는 시간이 더 짧다.
로드-록 시스템에서는, 노에 산소 등이 적기 때문에, 그레인은 웨이퍼를 꺼낸 후에도 계속적으로 성장한다. 결과적으로, 웨이퍼를 꺼낸 후의 열적 히스테리시스의 차이에 의해 그레인 사이즈가 변한다.
본 발명의 목적은 재현성이 좋게 하부 전극을 형성하여, 원하는 특성을 갖는 적층형 커패시터를 갖춘 반도체 장치의 제조방법을 제공하는 것이다.
상기 목적을 이루기 위해, 본 발명에 따른 반도체 장치의 제조방법은, 소정의 조건하의 가스 분위기에 있는 웨이퍼의 비정질 실리콘 표면에서 결정핵 (crystal nuclei)을 형성하는 단계, 소정의 시간동안 웨이퍼를 어닐링하므로써 결정핵을 성장하여 반구상 그레인 (HSG)을 형성하는 단계, 그리고 어닐링 종료후 실리콘 원자의 표면이동을 막는 가스를 공급하여 HSG 성장을 정지시키는 단계를 포함한다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 제조장치의 개략적 배치를 도시하는 구성도이다.
도 2 는 도 1 에 도시된 반도체 제조장치의 상세한 구성을 도시하는 구성도이다.
도 3 은 본 발명의 제 2 실시예에 따른 반도체 제조장치의 상세한 구성을 도시하는 구성도이다.
도 4 는 도 3 에 도시된 반도체 제조장치의 동작상태를 도시하는 구성도이다.
도 5 는 도 3 에 도시된 반도체 제조장치를 이용하여 어닐링 시간에 따른 HSG 커패시터의 전극 표면적 증가량, HSG 커패시터의 정전용량 변화량, 그리고 그레인 형상을 도시하는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 웨이퍼
11 : 시료실 (wafer chamber)
12 : 반응실 (reaction chamber)
13 : 웨이퍼 반송실 (wafer transfer chamber)
14 : 도어 (door)
21 : 진공 펌프
22 : 웨이퍼 반송용 로보트 (wafer transfer robot)
23 : 카세트 (cassette)
25 : 주진공펌프 (main vacuum pump)
26 : 건조펌프 (dry pump)
202 : 벨로우즈 (bellows)
203 : 도입관
204 : 설치대 (susceptor)
205 : 웨이퍼 보트 (wafer boat)
206 : 더미 웨이퍼 (dummy wafer)
207 : 히터
본 발명은 첨부도면을 참조하면서 아래에 상세히 설명한다.
제 1 실시예
도 1 은 본 발명의 제 1 실시예에 따른 반도체 제조장치의 개략적 배치를 도시한다. 도 1 을 참조하면, 반도체 제조장치는 웨이퍼가 반입되는 시료실 (11)과 웨이퍼를 처리하여 웨이퍼 표면에 HSG-Si 막을 생성하는 반응실 (12)을 포함한다. 진공상태로 유지된 웨이퍼 반송실 (13)은 시료실 (11)과 반응실 (12) 사이에 배치된다. 웨이퍼는 시료실 (11)로 반입되기 전에 비정질 실리콘으로 형성되고, 비정질 실리콘은 웨이퍼 표면을 형성한다. 부재번호 (14)는 시료실 (11)을 개폐하는 도어를 나타낸다.
더 구체적으로, 시료실 (11)로 반입되는 웨이퍼는 MOSFET과 같은 반도체소자가 형성된 반도체 기판, 반도체 기판에 형성된 콘택트 홀을 갖춘 층간 절연막, 그리고 최종적으로 콘택트 홀을 통해 반도체 장치에 전기적으로 접속되기 위한 패터닝된 비정질 실리콘을 포함한다. 비정질 실리콘의 상면 및 측면은 노출된다. 비정질 실리콘의 상면 및 측면과 층간 절연막의 상면은 웨이퍼 표면을 형성한다. 상기와 같이 처리된 반도체 기판과 비정질 실리콘을 총칭하여 웨이퍼라 한다. 실리콘 막 표면의 반구상 또는 버섯형상의 그레인을 HSG라 한다.
도 1 에서, 웨이퍼는 시료실 (11)에 부착된 도어 (14)를 통해 진공펌프 (후술)에 의해 1×10-6Torr 정도의 수분 분압 이하의 진공도로 유지된 시료실 (11)로 캐리지 (carriage)에 의해 반입된다. 시료실 (11)로 반입된 웨이퍼 표면의 자연 산화막은 HF 수용액에 의해 미리 제거된다.
이러한 배치의 반도체 제조장치에서, 웨이퍼는 게이트 밸브(도시되지 않음)를 통해 시료실 (11)에서 웨이퍼 반송실 (13)로 인도된다. 웨이퍼 반송실 (13)은 반송용 로보트(후술)를 갖추고 있다. 웨이퍼 반송실 (13)의 반송용로보트에 의해 웨이퍼는 웨이퍼 반송실 (13)에서 반응실 (12)로 보내진다.
반응실 (12)은 실리카, SiC 등으로 형성된 챔버부와 챔버부 아래에 배치된 대기 차단용 벨로우즈 (air isolation bellows)를 포함한다. 차단용 벨로우즈는 기체 불순물이 제거된 웨이퍼를 소정의 방향, 예컨대 반송 방향과 수직인 수평방향으로 이동시킬 수 있다.
도 2 는 도 1 에 도시된 반도체 제조장치의 상세한 구조를 도시한다.
도 2 에 도시된대로, 다수의 웨이퍼 (10)를 수용할 수 있는 웨이퍼 보트 (205)는 반응실 (201) 안의 설치대 (204) 위에 배치된다. 실란 (SiH4) 가스와 같은 실리콘 함유 가스 및 N2와 같은 불활성 가스를 도입하기 위한 도입관 (203)이 반응실 (201)에 접속된다. 설치대 (204)와 웨이퍼 보트 (205)는 반응실 (201) 안의 차단용 벨로우즈 (202)에 고정되고, 차단용 벨로우즈 (202)의 신축에 응하여 반응실 (201) 안을 반송 방향에 수직인 수평방향으로 이동시킬 수 있다.
반응실 (12)은 주진공펌프 (25) (그리고 보조진공펌프)에 의해 비워져 진공으로 유지된다. 반응실 (12)은 코일로 형성된 히터 (207)에 의해 둘러싸인다. 부재번호 (21)는 시료실 (11)과 웨이퍼 반송실 (13)을 진공상태로 유지하는 진공 펌프를, 부재번호 (22)는 웨이퍼 반송실 (13)에 배치된 웨이퍼 반송용 로보트를, 부재번호 (23)는 웨이퍼 (10)를 저장하기 위해 시료실 (11)에 배치된 카세트를, 부재번호 (26)는 주진공펌프 (25)에 접속된 건조펌프를, 그리고 부재번호 (206)는 웨이퍼 보트 (205)에 장착된 더미 웨이퍼를 나타낸다.
웨이퍼가 반응실 (201)로 반송되기 전에, 실리콘 함유가스로서 실란 가스가 도입관 (203)을 통해 반응실 (201)로 도입된다. 이때, 반응실 (201)은 주진공펌프 (25)에 의해 1×10-8Torr 정도의 진공도로 유지되고, 실리콘 함유가스의 분해온도 이상의 온도, 예컨대 560℃로 유지된다. HSG 형성온도에서 실리콘 함유가스가 도입되어도 좋다.
이 분위기에서, 웨이퍼 (10)는 웨이퍼 반송실 (13)로부터 반응실 (12)로 인도된다. 웨이퍼 온도가 안정한 후에, 실란 가스가 50 sccm의 유량으로 웨이퍼 (10) 위에 공급된다. 실란 가스는 웨이퍼의 비정질 실리콘 표면에서 분해하여 결정핵을 형성한다. 이 실란 가스의 공급 후에, 각 웨이퍼 (10)를 10분동안 진공상태에서 어닐링하여 비정질 실리콘의 상면 및 측면에서 HSG를 형성한다.
즉, 도 2 에 도시된 캐리어 카세트 (23)에 의해 50매의 웨이퍼를 웨이퍼 보트 (205)의 상측 (가스 도입관 (203) 측)부터 하측 (설치대 (204)측)까지의 모든 슬롯에 설치하고, HSG 성장을 행했다. 그 결과, 보트 (205)의 위에서 아래까지 모든 웨이퍼 (10)에 HSG가 형성되었으나, 그 형상과 사이즈는 보트 (205) 내부의 위치에 따라 달라졌다. 보트 (205)의 상측의 그레인 사이즈는 하측에서보다 더 컸다. 상측의 그레인 형상은 거의 구형이었고, 하부전극과의 접촉면적은 좁았다.
더 구체적으로, 상측의 그레인 사이즈는 약 800Å인 반면에, 하측의 그레인 사이즈는 약 700Å이었다. 그러나, HSG의 밀도 자체에 큰 차는 없었다.
그 원인을 조사하기 위해, HSG 형성 프로세스에서 어닐링 종료후, 보트 (205)의 하강속도를 변화시켰다. 보트 (205)의 하강속도를 10mm/min로 한 경우와 400mm/min로 한 경우를 비교한 결과, 그레인 사이즈의 보트 위치에서의 차이는 하강속도를 느리게 한 경우에 더 컸다. 10mm/min로 하강시킨 경우에는, 보트 (205) 상측의 웨이퍼 (10)의 HSG는 크게 성장하였고, 그레인끼리 서로 연결되어 있는 것이 대부분이었다.
이와는 반대로, 400mm/min로 하강시킨 경우에는, 보트 (205) 상측에서 성장한 웨이퍼 (10)에서의 HSG가 보트 (205) 하측에서 성장한 웨이퍼 (10)에서의 HSG에 비해 그레인 사이즈가 더 컸지만, 그레인끼리 서로 연결되어 있지 않은 것이 대부분이었다.
이 결과로부터, 로드-록 타입의 제조장치에서는, 장치내의 산소농도 및 수분분압이 낮으므로, 보트 (205)가 하강하고 있는 동안에도 HSG의 성장이 계속한다. 보트 (205) 상측의 그레인이 커지는 것은 히터 (207)에 의해 가열된 지역을 상측의 웨이퍼 (10)가 더 오랜시간 걸려서 통과하기 때문이다.
이 문제를 해결하고 보트 (205)의 위치에 상관없이 균일한 HSG를 형성하기 위해서는, HSG의 성장이 적당한 사이즈에서 완전히 정지되고, 이 효과를 보트 (205) 하강시에도 유지시킨다.
이러한 이유로, HSG 형성 프로세스에서 어닐링이 끝난 후에, 산소 가스를 공급하여 웨이퍼 표면을 산화하고 실리콘 원자의 표면이동을 억제하였다.
더 구체적으로, 560℃에서 실란 공급과 어닐링을 행하고, 그리고 나서 산소 가스를 공급하고, 보트 (205) 하강속도 10mm/min로 보트를 하강시켰다. 이때, 산소 가스를 0.005 Torr, 0.01 Torr, 0.1 Torr의 3가지 산소 공급 압력에서 2분 및 5분동안 공급하였다.
그 결과, 0.005 Torr에서는, 산소를 공급하지 않는 경우와 비교해서 보트 (205)의 위치 의존성이 그레인 사이즈에 거의 영향을 미치지 않았다. 그러나, 그레인 성장도는 보트 (205) 하부측의 웨이퍼 (10) (그레인 사이즈: 750Å)에서 보다 보트 (205) 상부측의 웨이퍼 (10) (그레인 사이즈: 850Å)에서 더 높았다. 그레인 사이즈의 차이는 2분동안의 공급에서보다 5분동안의 공급에서 더 작았다.
산소를 0.01 Torr에서 2분 동안 공급한 때에도, 그레인 사이즈는 보트 (205)의 상부와 하부측에서 약간 달랐다. 산소를 5분동안 공급한 후에 보트 (205)를 하강한 경우에는, 그레인 사이즈는 보트 (205)의 위치에 상관없이 700Å이었다. 또한, 그레인 형상도 보트 (205)의 위치와 상관없었다. 산소를 0.1 Torr에서 공급한 경우에는, 균일한 HSG가 공급시간과 보트 위치에 상관없이 얻어졌다. 이 경우에는, 그레인 형상은 0.01 Torr에서 5분동안 산소를 공급한 때 얻어진 것과 거의 같았다.
상기 결과로부터, 적절한 조건하에서 산소를 공급함으로써, 그레인 성장을 억제할 수 있고, 보트 (205) 하강시의 영향을 완전히 제거할 수 있다.
제 2 실시예
본 발명의 제 2 실시예에서는, 로드-록 타입의 장치 대신에 도 3 에 도시된 수직형 LPCVD 장치를 사용하여 참고 (1)에 기술된 방법으로 HSG를 형성한다. 도 3 에 도시된 장치에서는, 도 2 에 도시된 장치로부터 시료실 (11), 웨이퍼 반송실 (13), 진공펌프 (21), 주진공펌프 (25), 그리고 벨로우즈 (202)가 생략된다.
이 프로세스에서는, LPCVD 실리콘 막 성장 중에 비정질 실리콘 막이 폴리실리콘 막으로 바뀌는 전이 온도에서 반구상 그레인이 형성된다. 이렇게 얻어진 막을 적층형 커패시터의 하부 전극에 적용하여 전극의 표면적과 축적 전하량을 크게 증가시킬 수 있다.
도 3 에 도시된 장치에서 HSG 성장온도를 내부 열전쌍으로 측정해 보니 590℃이었다. 한편, 외부 열전쌍에 의한 온도는 550℃였다. 이 온도에서, 실란 가스를 500 sccm으로 1 Torr의 압력으로 흘려, 인(燐)이 첨가된 폴리실리콘막 위에 1,000-Å 두께의 실리콘 막을 증착하였다. 그 합성구조는 반응부에서 10, 12, 14, 16, 18, 20 및 30분 동안 어닐링되었다.
그 후, 커패시터 절연막은 열질화 프로세스 + CVD 질화막 성장 + 질화막 산화에 의해 형성되고, 폴리실리콘 전극은 상부 전극으로서 증착되었다. HSG에서 불순물은 커패시터 막 형성시의 가열처리 중에, HSG 하부의 인이 첨가된 폴리실리콘을 HSG로 열 확산시키므로써 확산되었다.
HSG 성장후의 웨이퍼를 관찰한 결과, HSG가 어닐링 시간에 상관없이 웨이퍼 표면에 형성된다는 것을 알았다. 그러나, HSG의 형상은 어닐링 시간에 따라 변화했고, 이것이 디바이스 특성에도 영향을 미쳤다. 이것은 이 실험에 사용된 일반 LPCVD 장치가 HSG 성장을 위한 어닐링 후 보트 (205) 하강시에 HSG 표면을 산화하기 위해서 대기를 노로 들어가게 했기 때문이다. 따라서, HSG의 형상과 사이즈는 보트 (205)에서의 위치에 거의 의존하지 않았다. 도 4 는 보트 (205) 하강시에 대기가 노로 들어가는 상태를 도시한다.
도 5 는 어닐링 시간에 따른 전극 표면적의 증가량 (HSG 커패시터의 최대 정전용량값/일반 커패시터의 최대 정전용량값) A, 커패시터 공핍층의 확장도에 따른 HSG 커패시터의 정전용량 변화율 (HSG 커패시터의 최소 정전용량값/최대 정전용량값) B, 그리고 그레인 형상 C를 도시한다. 도 5 로부터 분명하듯이, 디바이스 특성에 최적인 공핍층이 확장하지 않은 상태와, 그리고 큰 정전용량을 실현하는 최적의 어닐링 시간은 크게 제한된다. 실제로, 최적 어닐링 시간은 약 14 분이다.
이것은 그레인이 10분 또는 12분의 짧은 어닐링 시간 동안에는 만족스럽게 성장할 수 없고, 정전용량 증가율 A는 낮기 때문이다. 어닐링 시간이 16분 또는 20분으로 증가한다면, 정전용량 증가율 A는 더 커지나, 표면이 평탄하지 않은그레인이 구에 가까운 형상으로 하층(underlayer) 위에 성장한다.
이에 따라, 하층의 폴리실리콘과 HSG가 접촉하는 면적이 감소하므로써, 인이 그레인으로 확산할 수 있는 통로가 좁아지고, 그레인 안의 인 농도를 충분히 크게 할 수 없다. 결과적으로, 공핍층은 확장하여 HSG 커패시터의 정전용량 변화율 B를 감소시킨다.
상기한대로, 14분의 어닐링이 디바이스 특성에 최적인 HSG 형성조건이었다. 그러나, 14분의 어닐링을 채용한 연속적인 HSG 형성 프로세스는 새로운 문제를 일으켰다. 이 문제는 입자의 수가 증가한다는 것이다.
5회 반복된 프로세스로 인해 6의 웨이퍼 위에 약 500개의 입자가 발생하였다. 발생원인을 조사해보니, 실란 가스 공급 후 14분이라는 짧은 소개시간 (evacuation time) 동안에는 노가 만족스럽게 정화될 수 없으므로, 보트 (205)의 하강시에 대기중의 유기물이나 수분이 노로 들어가, 잔류한 실란 가스와 강렬히 반응하여 입자를 발생한다는 것이 밝혀졌다. 특히, 먼지가 배기 배관부에서 현저히 발생되었다. 입자 발생 조건하에서는, 디바이스를 제조하여도, 먼지 때문에 양품을 얻을 확률이 감소한다.
이러한 이유로, 실란 가스를 공급하고, 그 후에 계속하여 14분동안 어닐링한 후에, 산소 가스를 0.1 Torr의 압력에서 2분 동안 반응부 (201)의 노 속으로 도입하였다. 질소가스를 500 sccm 공급하면서, 노를 0.1 Torr에서 20분 동안 정화하고, 보트 (205)를 하강시켰다. 그 결과, 입자의 발생이 억제될 수 있었다. 반응실 (12)의 노에서, 디바이스 특성에 최적인 형상과 사이즈를 갖는 균일한 HSG가 형성될 수 있었다. 입자의 수가 감소한 것은 노가 대기로 개방되기 전에 (보트 (205) 하강시) 만족스럽게 정화될 수 있었기 때문이다. 정화하는 동안에 HSG 형상과 사이즈가 변화하지 않은 것은, 산소 가스의 공급으로 실리콘 막의 표면이 산화되어 그 표면에서 실리콘 막의 이동이 억제될 수 있었기 때문이다.
산소 가스 대신에 N2O 가스나 O3가스로도 동일한 효과를 얻을 수 있다. 또한, 어떤 타입의 가스라도 그 가스가 실리콘 막의 이동을 억제하도록 실리콘 막의 표면과 반응하거나 부착하기만 하면 산소 가스와 대치할 수 있다.
이상 설명한대로, 본 발명에 따르면, 반응실의 노에서 어닐링에 의해 반구상이나 버섯형상의 그레인을 형성할 때, 예컨대, 그레인의 형상과 사이즈가 디바이스에 최적인 때 산소가스가 공급된다. 이에 따라, 실리콘 막의 표면에서의 실리콘 원자의 이동을 억제하여 최적의 형상을 갖는 그레인을 얻을 수 있다.

Claims (11)

  1. 반도체 장치의 제조방법에 있어서,
    소정의 조건하의 가스 분위기에 있는 웨이퍼 (10)의 비정질 실리콘 표면에서 결정핵을 형성하는 단계;
    결정핵을 성장시켜 반구상의 그레인 (HSG)을 형성하기 위해 소정의 시간 동안 상기 웨이퍼를 어닐링하는 단계; 그리고
    어닐링 종료후 실리콘 원자의 표면이동을 막는 가스를 공급하여 HSG의 성장을 정지시키는 단계들로 구성되는 것을 특징으로 하는 제조방법.
  2. 제 1 항에 있어서, 실리콘 원자의 표면이동을 막는 가스는 필수적으로 산소 원자를 함유하는 가스로 구성되는 것을 특징으로 하는 제조방법.
  3. 제 1 항에 있어서, 실리콘 원자의 표면이동을 막는 가스는 결정핵을 성장시키기 위한 어닐링 온도와 동일한 조건하에서 공급되는 것을 특징으로 하는 제조방법.
  4. 제 1 항에 있어서, 실리콘 원자의 표면이동을 막는 가스는 산소 가스, N2O 가스 및 O3가스로 구성되는 그룹에서 선택된 한 가스인 것을 특징으로 하는 제조방법.
  5. 제 1 항에 있어서, HSG 성장을 위한 어닐링은 진공, 불활성 가스 분위기 및 질소 가스 분위기로 구성되는 그룹에서 선택된 한 분위기에서 행해지는 것을 특징으로 하는 제조방법.
  6. 제 1 항에 있어서, 실리콘 원자의 표면이동을 막는 가스는 1×10-2Torr보다 더 높은 압력에서 공급되는 것을 특징으로 하는 제조방법.
  7. 제 1 항에 있어서, 형성된 HSG는 반구상 및 버섯형상 중 어느 하나인 것을 특징으로 하는 제조방법.
  8. 제 1 항에 있어서, HSG의 형상은 어닐링 시간에 따라 제어되고, 이에 의해 그레인으로 확산되는 불순물의 농도를 제어하는 것을 특징으로 하는 제조방법.
  9. 제 1 항에 있어서, 소정의 어닐링 시간은 HSG가 소정의 형상에 이를 때까지의 시간인 것을 특징으로 하는 제조방법.
  10. 제 1 항에 있어서, 결정핵을 형성하는 단계는 실리콘 함유가스 분해온도보다 낮지 않은 온도에서 진공상태로 유지된 반응실 안에 있는 상기 웨이퍼의 표면으로 실리콘 함유가스를 공급하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  11. 어닐링에 의해 비정질 실리콘 표면에서 미결정 그레인을 성장시켜 반구상 그레인 (HSG)을 형성하는 반도체 장치 제조방법에 있어서, 미결정 그레인이 원하는 사이즈에 이를 때 실리콘 원자의 표면이동을 막는 가스를 공급하므로써 HSG의 성장을 정지시키는 단계를 포함하는 것을 특징으로 하는 제조방법.
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