KR100189524B1 - 시그마델타 변조방식의 아날로그/디지탈 변환장치 - Google Patents

시그마델타 변조방식의 아날로그/디지탈 변환장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
시그마델타 변조방식의 아날로그신호를 디지탈신호로 변환하는 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
시그마델타 변조방식의 A/D변환장치에 있어서 보다 간단한 구성인 IIR 데시미네이션필터를 구비한 시그마델타 변조방식의 아날로그/디지탈 변환장치를 제공한다.
3. 발명의 해결 방법의 요지
시그마델타 변조방식으로 아날로그 신호를 디지탈변환된 디지탈신호로 변환하는 아날로그/디지탈변환장치는 제1, 제2쉬프트부 및 제1가산부 및 제1지연부 및 제1출력노드단자를 구비하며, 상기 디지탈 변조된 디지탈데이타를 입력하여 데시메이션하는 제1콤필터부와, 제2가산부 및 제2지연부 및 제3, 제4쉬프트부 및 제2출력노드단자를 구비하며, 상기 제1콤필터부의 출력을 입력하여 데시메이션하는 제2콤필터부와, 제5쉬프트부 및 제3가산부 및 제3지연부 및 제3출력노드단자를 구비하며, 상기 제2콤필터부의 출력을 입력하며, 상기 제4쉬프트부의 출력을 입력하여 데시메이션하는 제3콤필터부와, 상기 제3콤필터의 출력을 입력하여 주파수보상하는 보상필터부로 구성한다.
4. 발명의 중요한 용도
보다 간단한 구성을 가진 시그마델타 변조방식의 아날로그/디지탈 변환장치를 구현한다.

Description

시그마델타 변조방식의 아날로그/디지탈 변환장치
제1도는 일반적인 시그마델타 변조방식의 아날로그/디지탈 변환장치의 블럭구성도.
제2도는 본 발명에 따른 시그마델타 변조장식의 아날로그/디지탈 변환장치에서 IIR 데시메이션필터의 콤필터 블럭구성도.
제3도는 본 발명에 따른 시그마델타 변조방식의 아날로그/디지탈 변환장치에서 IIR 데시메이션필터를 도시한 도면.
본 발명은 아날로그신호를 디지탈신호로 변환하는 아날로그/디지탈(Analog-to-digital : 이하 A/D라 함) 변환장치에 관한 것으로, 특히 시그마델타 변조방식에 이용되는 IIR 데시메이션필터에 대한 시그마델타 변조방식의 A/D 변환장치에 관한 것이다.
일반적으로 시그마델타 변조를 이용한 A/D변환장치는 아날로그 시그마델타 변조기와 데시메이터(decimator)와 저역통과필터와 누산 및 덤프(accumulate and dump)회로로 구성된다.
일반적인 시그마델타 변조방식의 아날로그/디지탈 변환장치의 블럭도가 제1도에 도시되어 있다.
이하 상기 제1도를 참조하여 살펴보기로 한다.
시그마델타 변조부(112)는 아날로그 신호를 입력하여 변조한다. 상기 시그마델타 변조부(112)는 A/D변환장치를 사용하는 목적에 따라 2차, 3차, 4차 시그마델타 변조기를 사용하고 있다. 상기 시그마델타 변조부(112)의 출력된 데이타는 1비트로 구성된다. 상기 출력된 데이타는 FIR 콤필터부(Fintc Impulse Response comb filter)(114)에 입력된다. 그리고 데시메이터와 저역통과필터와 누산 및 덤프회로는 상기 FIR 콤필터부(114)로 구현하여 고주파 잡음을 제거한다. 이때 신호 대 잡음비를 높여 A/D변환에 대한 다이내믹 레인지(dynamic range), 즉 비트 레졸루선(bit resolution)을 높이기 위해서는 콤필터를 다수개 사용하며, 상기 데시메이터는 고주파 잡음을 줄이기 위해 동작 주파수를 낮추어 여러단의 콤필터를 통과할때마다 밴드내에서의 잡음을 줄여나가도록 한다. 이러한 콤필터를 이용한 데시메이터의 전달함수 H(Z)는 데시메이션 비를 D라 할 때 하기 식(1)과 같다.
H(z)=(1-Z-D)÷(1-Z-1) ··········· 식(1)
상기 식(1)과 같은 전달함수를 가지는 콤필터를 이용한 데시메이터는 위상에 대한 선형특성을 가지지 못하고 여러단의 콤필터를 이용하기 때문에 앞단의 콤필터를 통과할때마다 비트 레졸루션을 높이고 데시메이션을 하여야 하므로 통상적인 데시메이터는 4단정도의 콤필터를 이용하고 있다. 상기와 같은 특성으로 상기 FIR 콤필터부(114)는 D:1로 데시메이션되어 출력한다. 이때 출력되는 데이타비트는 특정한 비트로 출력된다. 상기 FIR 콤필터부(114)의 출력은 FIR 컴퍼세이션필터부(116)에 의해 컴퍼세이션되어 출력한다. 이때 출력된 신호는 디지탈로 변환된 디지탈신호이다.
여기서 상기 데시메이터는 4단의 콤필터링과정을 수행하는데 다수의 덤프 및 누산회로를 사용하므로써 그만큼 많은 수의 레지스터가 필요하게 된다. 이에 A/D변환장치의 구성이 복잡하게 되는 단점이 있다.
따라서 본 발명의 목적은 시그마델타 변조방식의 A/D변환장치에 있어서 보다 간단한 구성인 IIR 데시미네이션필터를 구비한 시그마델타 변조 방식의 A/D변환장치를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 시그마델타 변조방식으로 아날로그 신호를 디지탈변환된 디지탈신호로 변환하는 아날로그/디지탈변환장치에 있어서, 제1, 제2쉬프트 및 제1가산부 및 제1지연부 및 제1출력노드단자를 구비하여, 상기 디지탈 변조된 디지탈데이타를 입력하여 데시메이션하는 제1콤필터부와, 제2가산부 및 제2지연부 및 제3, 제4쉬프트부 및 제2출력노드단자를 구비하며, 상기 제1콤필터부의 출력을 입력하여 데시메이션하는 제2콤필터부와, 제5쉬프트부 및 제3가산부 및 제3지연부 및 제3출력노드단자를 구비하며, 상기 제2콤필터부의 출력을 입력하며, 상기 제4쉬프트부의 출력을 입력하여 데시메이션하는 제3콤필터부와, 상기 제3콤필터의 출력을 입력하여 주파수보상하는 보상필터부로 구성되는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 구성들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
본 발명의 시그마델타 변조방식의 A/D변환방식에서 IIR 데시메이션필터의 콤필터 블럭구성도가 제2도에 도시되어 있다. 상기 제2도를 참조하여 구성을 살펴보기로 한다.
입력데이타(Din)는 제1가산기(212)에 입력된다. 상기 제1가산기(212) 및 제1지연기(214) 및 제1출력노드단자(N1)와 직렬로 연결되어 있다. 상기 제1가산기(212)는 상기 제1출력노드단자(N1)의 출력과 상기 제1쉬푸트부(213)의 출력을 가산한다. 이때 상기 제1쉬프트부(213)는 상기 제1출력 노드단자(N1)의 데이타를 7비트 쉬프트시킨다. 또한 상기 제1지연기(214)는 제1가산기(212)로부터 인가되는 데이타를 1주기동안 지연시켜 상기 제1출력노드단자(N1)에 인가한다. 제2쉬프트부(215)는 상기 제1출력노드단자(N1)의 데이타를 7비트 쉬프트시킨다. 상기 제2쉬프트부(215)의 데이타는 제2가산기(216)에 인가된다. 상기 제2가산기(216)는 상기 제2쉬프트부(215)의 출력 및 제2출력노드단자(N2) 및 상기 제4쉬프트부(231)의 출력을 가산한다. 상기 제2가산기(216)의 출력된 데이타는 제2지연기(217)에 입력된다. 이때 상기 제4쉬프트부(221)는 제3출력노드단자(N3)의 데이타를 7비트 쉬프트시킨다. 또한 상기 제2지연기(217)는 제2가산기(216)로부터 인가되는 데이타를 1주기동안 지연시켜 상기 제2출력노드단자(N2)에 인가한다. 제3쉬프트부(218)는 상기 제2출력노드단자(N2)의 데이타를 6비트 쉬프트시킨다. 상기 제3쉬프트부(218)의 데이타는 제3가산기(219)에 인가된다. 상기 제3가산기(219)는 상기 제4쉬프트부(221)의 출력 및 제3출력노드단자(N3) 및 상기 제3쉬프트부(218)의 출력을 가산한다. 상기 제3가산기(219)의 출력된 데이타는 제3지연기(220)에 입력된다. 이때 상기 제3지연기(219)는 제3가산기(218)로부터 인가되는 데이타를 1주기동안 지연시켜 상기 제3출력노드단자(N3)에 인가한다. 제5쉬프트부(222)는 상기 제3출력노드단자(N3)의 데이타를 쉬프트시킨다. 그리하여 상기 제5쉬프트부(222)는 출력데이타(Dout)를 출력한다.
상기한 바와 같이 IIR 필터를 이용하여 데시메이션을 할시 종래에 비해 구성요소가 줄어든 하드웨어를 구성할 수 있다.
상기 제2도의 하드웨어적인 구성이 제3도에 도시되어 있다.
이하 상기 제3도를 참조하여 시그마델타 변조방식에서 A/D변환장치의 IIR 데시메이션필터를 살펴보기로 한다.
제1클럭펄스(CK1)주파수는 제2클럭펄스(CK2)주파수의 두배이다. 즉, 상기 제1클럭펄스(CK1)의 상승에지가 두번 발생할시 상기 제2클럭펄스(CK2)는 한번의 상승에지가 발생된다. 또한 제1, 제2, 제3, 제4데이타셀렉터(312, 313, 319, 323)는 상기 제2클럭펄스(CK2)의 상승에지일시 제1데이타단자(D1)가 선택되어 출력되며, 상기 제2클럭펄스(CK2)의 하강에지일시 제2데이타단자(D2)가 선택되어 출력된다. 그리고 315, 321, 325는 상기 제1클럭펄스(CK1)의 상승에지에 동기되어 출력한다.
먼저, 제2클럭펄스(CK2)가 상승에지이며, 동시에 제1클럭펄스(CK1)도 상승에지가 발생되는 동작을 살펴보기로 한다. 입력데이타(Din)는 1비트의 데이타이며, 제2클럭펄스(CK1)의 상승에지에 동기되어 출력된다. 그러면 데이타 1를 제1데이타단자(D1)에 입력하며, 데이타 0를 제2데이타단자(D2)에 입력한 제1데이타셀렉터(312)는 상기 제1데이타단자(D1)의 데이타 1을 선택하여 출력한다. 이때 상기 제2데이타셀렉터(313)의 제1데이타단자(D1)에는 제1쉬프트부(317)에 의한 출력이 인가되며, 제2데이타단자(D2)에는 상기 312의 출력이 인가된다. 이때 제2데이타셀렉터(313)의 세트단(S)에는 상기 제2클럭펄스(CK2)가 상승에지가 입력되므로 제1쉬프트부(317)의 출력이 선택되어 제1가산기(314)에 인가된다. 그리고 제1가산기(314)에 의해 제1출력노드단자(D1)와 상기 313의 출력된 데이타를 가산한다. 가산되어 출력된 데이타는 315에 인가되며, 제1클럭펄스(CK1)의 상승에지에 의해 동기되어 상기 제1출력노드단자(D1)로 출력된다. 상기 제1출력노드단자(D1)의 데이타는 인버터(316)에 의해 인버터되어 상기 제1쉬프트부(317)에 인가된다. 상기 제1쉬프트부(317)는 7비트 쉬프트시키며, 상기 쉬프트된 데이타를 상기 제2데이타셀렉터(313)의 제1데이타단자(D1)에 인가한다. 그리고 상기 제1출력노드단자(N1)의 데이타는 제2쉬프트부(215)에 의해 7비트 쉬프트되어 제3데이타셀렉터(319)의 제2데이타단자(D2)에 인가된다. 또한 상기 제3데이타셀렉터(319)의 제1데이타단자(D1)에는 제3출력노드단자(N3)의 출력을 인버터(326)에 의해 인버터되며, 제4쉬프트부(327)에 의해 7비트 쉬프트한 데이타가 인가된다. 상기 제2클럭펄스(CK2)의 상승에지가 동기되어 상기 제1데이타단자(D1)의 데이타가 제2가산기(320)에 인가된다. 상기 제2가산기(320)는 상기 제2출력노드단자(N2)의 데이타와 상기 제3데이타셀렉터(319)의 데이타를 가산한다. 상기 가산된 데이타는 321에서 제1클럭펄스(CK1)의 상승에지에 동기되어 제2출력노드단자(N2)에 인가된다. 상기 제2출력노드단자(N2)의 데이타는 제3쉬프트부(218)에 인가되어 6비트 쉬프트된다. 상기 쉬프트된 상기 데이타는 제4데이타셀렉터(323)의 제2출력노드단자(N2)에 인가된다. 상기 제4데이타셀렉터(323)의 제1출력노드단자(N1)에는 상기 제4쉬프트부(327)의 데이타가 인가된다. 상기 제2클럭펄스(CK2)의 상승에지에 동기되어 제4데이타셀렉터(323)는 상기 제1출력노드단자(N1)의 데이타를 선택하여 출력한다. 제3가산기(324)는 상기 제4데이타셀렉터(323)의 데이타 및 상기 제3출력노드단자(N3)의 데이타를 가산하여 325에 인가한다. 상기 325는 상기 제1클럭펄스(CK1)의 상승에지에 동기되어 상기 제3출력노드단자(N3)로 데이타를 출력한다. 그리하여 출력된 데이타(Dout)는 328에 인가된다. 그리고 상기 328은 제3클럭펄스(CK3)에 의해 동기되어 329 및 제1버퍼부(340)로 출력한다. 이에 상기 329는 상기 제3클럭펄스(CK3)에 의해 동기되어 제2버퍼부(341)로 출력한다. 그리하여 데이타버스부(342)에는 상기 제1버퍼부(340) 및 상기 제2버퍼부(341)의 출력을 입력하여 디지탈데이타로 출력된다.
두 번째로, 제2클럭펄스(CK2)가 하강에지이고, 그러나 이때 제1클럭펄스(CK1)는 상승에지가 발생되는 동작을 살펴보기로 한다. 311의 제2클럭펄스(CK2)가 하강에지이므로 제1데이타셀렉터(312)의 세트단(S)에는 상기 하강에지가 입력된다. 이에 제1데이타셀렉터(312)는 제2데이타단자(D2)의 데이타 0을 선택하여 출력한다. 그러면 제2데이타셀렉터(313)는 제2클럭펄스(CK2)의 하강에지에 동기되어 제2데이타단자(D2)의 데이타 0를 선택하여 출력한다. 그리고 제1가산기(314)에 의해 데이타 0와 제1출력노드단자(N1)의 데이타를 가산한다. 이때 상기 제1출력노드단자(N1)의 데이타는 상기한 동작에 의한 출력데이타이다. 이에 상기 제1가산기(314)의 가산된 데이타는 315에 인가되며, 제1클럭펄스(CK1)의 상승에지에 의해 동기되어 상기 제1출력노드단자(N1)로 출력된다. 그러므로 상기 제1출력노드단자(N1)에 인가되는 데이타는 상기 제1클럭펄스(CK1)에 1주기 지연된 데이타가 인가된다. 상기 제1출력노드단자(N1)의 데이타는 제2쉬프트부(215)에 의해 7비트 쉬프트되어 제3데이타셀렉터(319)의 제2데이타단자(D2)에 인가된다. 이에 상기 제2클럭펄스(CK2)가 하강에지이므로 상기 제3데이타단자(D2)의 데이타가 제2가산기(320)에 인가된다. 상기 제2가산기(320)는 상기 제2출력노드단자(N2)의 데이타와 상기 제3데이타셀렉터(319)의 데이타를 가산한다. 이때 상기 제2출력노드단자(N2)의 데이타는 상기한 동작에 의한 출력데이타이다. 상기 가산된 데이타는 321에서 제1클럭펄스(CK1)의 상승에지에 동기되어 제2출력노드단자(N2)에 인가된다. 상기 제2출력노드단자(N2)의 데이타는 제3쉬프트부(218)에 인가되어 6비트 쉬프트된다. 상기 쉬프트된 상기 데이타는 제4데이타셀렉터(323)의 제2출력노드단자(N2)에 인가된다. 상기 제4데이타셀렉터(323)의 제1출력노드단자(N1)에는 상기 제4쉬프트부(327)의 데이타가 인가된다. 상기 제2클럭펄스(CK2)의 하강에지에 동기되어 제4데이타셀렉터(323)는 상기 제2출력노드단자(N2)의 데이타를 선택하여 출력한다. 제3가산기(324)는 상기 제4데이타셀렉터(323)의 데이타 및 상기 제3출력노드단자(N3)의 데이타를 가산하여 325에 인가한다. 상기 325는 상기 제1클럭펄스(CK1)의 상승에지에 동기되어 상기 제3출력노드단자(N3)로 데이타를 출력한다. 그리하여 출력된 데이타(Dout)는 328에 인가된다. 그리고 상기 328은 제3클럭펄스(CK3)에 의해 동기되어 329 및 제1버퍼부(340)로 출력한다. 이에 상기 329는 상기 제3클럭펄스(CK3)에 의해 동기되어 제2버퍼부(341)로 출력한다. 그리하여 데이타버스부(342)에는 상기 제1버퍼부(340) 및 상기 제2버퍼부(341)의 출력을 입력하여 디지탈데이타로 출력된다.
상기한 바와 같이 본 발명은 보다 간단한 구성으로서 시그마델타 변조방식의 A/D변환장치를 구현할 수 있는 잇점이 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명했으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할것이 아니고 특허 청구의 범위와 특허 청구의 범위의 균등한 것에 의해 정하여져야 한다.

Claims (6)

  1. 시그마델타 변조방식으로 아날로그신호를 디지털변환된 디지탈신호로 변환하는 아날로그/디지탈변환장치에 있어서, 제1, 제2쉬프트수단 및 제1가산수단 및 제1지연수단 및 제1출력노드단자를 구비하며, 상기 디지탈 변조된 디지탈데이타를 입력하여 데시메이션하는 제1콤필터수단과, 제2가산수단 및 제2지연수단 및 제3, 제4쉬프트수단 및 제2출력노드단자를 구비하며, 상기 제1콤필터수단의 출력을 입력하여 데시메이션하는 제2콤필터수단과, 제5쉬프트수단 및 제3가산수단 및 제3지연수단 및 제3출력노드단자를 구비하며, 상기 제2콤필터수단의 출력을 입력하며, 상기 제4쉬프트수단의 출력을 입력하여 데시메이션하는 제3콤필터수단과, 상기 제3콤필터의 출력을 입력하여 주파수보상하는 보상필터수단으로 구성됨을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치
  2. 제1항에 있어서, 상기 제1콤필터수단이, 상기 제1가산수단은 상기 디지탈데이타 및 상기 제1출력노드단자의 출력을 감쇠한 상기 제1쉬프트수단의 출력 및 상기 제1출력노드단자를 가산하며, 상기 제1가산수단 및 상기 제1지연수단 및 상기 제1출력노드단자 및 상기 제2쉬프트수단이 직렬로 연결되어 있음을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.
  3. 제1항에 있어서, 상기 제2콤필터수단이, 상기 제2가산수단은 상기 제2쉬프트수단의 출력 및 상기 제2출력노드단자 및 제3출력노드단자의 출력을 감쇠한 상기 제4쉬프트수단의 출력을 가산하며, 상기 제2가산수단 및 상기 제2지연수단 및 상기 제2출력노드단자 및 상기 제3쉬프트수단이 직렬로 연결되어 있음을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.
  4. 제1항에 있어서, 상기 제3콤필터수단이, 상기 제3가산수단이 상기 제3쉬프트수단의 출력 및 상기 제4쉬프트수단의 출력 및 상기 제3출력노드단자의 출력을 가산하며, 상기 제3가산수단 및 상기 제3지연수단 및 상기 제3출력노드단자 및 상기 제5쉬프트수단이 직렬로 연결되어 있음을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.
  5. 제1항에 있어서, 클럭펄스 수단이 더 포함되어 있으며, 상기 제1, 제2, 제3지연수단이 한번의 클럭펄스에 의해 한번 딜레이됨을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.
  6. 시그마델타 변조방식으로 아날로그신호를 디지탈변환된 디지탈신호로 변환하는 아날로그/디지탈변환장치에 있어서, 제2클럭펄스의 제1에지에 동기되며, 제2에지에 비동기하여 디지탈 변환된 데이타를 출력하는 수단과, 상기 디지탈로 변환된 데이타에 의거하여 데이타 1 혹은 데이타 0를 입력하여 선택출력하는 제1데이타셀렉터수단과, 제1출력노드단자를 인버터하여 제1쉬프트수단에 의해 쉬프트하는 수단을 구비하며, 상기 제2클럭펄스에 의거하여 상기 제1데이타셀렉터수단의 출력 및 상기 제1쉬프트수단의 출력을 입력하여 선택출력하는 제2데이타셀렉터수단과, 상기 제2데이타셀렉터수단의 출력 및 상기 제1출력노드단자의 데이타를 가산하는 제1가산수단과, 상기 제1가산수단의 출력을 상기 제2클럭펄스주파수의 두배되는 제1클럭펄스에 의거하여 상기 제1출력노드단자로 출력하는 수단과, 상기 제1출력노드단자의 데이타를 감쇠하는 제2쉬프트수단과, 제3출력노드단자를 인버터하여 제4쉬푸트수단에 의해 쉬프트하는 수단을 구비하며, 상기 제2클럭펄스에 의거하여 상기 제1출력노드단자의 데이타 및 상기 제4쉬프트수단의 출력을 입력하여 선택출력하는 제3데이타셀렉터수단과, 상기 제3데이타셀렉터수단의 출력 및 제2출력노드단자의 데이타를 가산하는 제2가산수단과, 상기 제2가산수단의 출력을 상기 제1클럭펄스에 의거하여 상기 제2 출력노드단자로 출력하는 수단과, 상기 제2출력노드단자의 데이타를 감쇠하는 제3쉬프트수단과, 상기 제2클럭펄스에 의거하여 상기 제3쉬프트수단의 출력 및 상기 제4쉬프트수단의 출력을 입력하여 선택출력하는 제4데이타셀렉터수단과, 상기 제4데이타셀렉터수단의 출력 및 상기 제3출력노드단자의 데이타를 가산하는 제3가산수단과, 상기 제3가산수단의 출력을 상기 제1클럭펄스에 의거하여 상기 제3출력노드단자로 출력하는 수단과, 상기 제3출력노드단자의 데이타를 입력하여 제3클럭펄스에 의거하여 출력한 데이타를 제1버퍼수단 및 상기 제3클럭펄스에 의거하여 출력하는 수단에 출력하며, 상기 제1버퍼수단 및 상기 제3클럭펄스에 의거하여 출력하는 수단의 출력을 입력한 제2버퍼수단을 데이타버스에 출력하는 수단으로 구성됨을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.
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