KR100189524B1 - A/d converter of sigma/delta modem - Google Patents

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KR100189524B1
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이광용
전필성
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윤종용
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    • H—ELECTRICITY
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

시그마델타 변조방식의 아날로그신호를 디지탈신호로 변환하는 장치에 관한 것이다.The present invention relates to an apparatus for converting an analog signal of a sigma delta modulation method into a digital signal.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

시그마델타 변조방식의 A/D변환장치에 있어서 보다 간단한 구성인 IIR 데시미네이션필터를 구비한 시그마델타 변조방식의 아날로그/디지탈 변환장치를 제공한다.A sigma delta modulation type analog / digital conversion device having an IIR decimation filter, which is a simpler structure, is provided in an sigma delta modulation type A / D conversion device.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

시그마델타 변조방식으로 아날로그 신호를 디지탈변환된 디지탈신호로 변환하는 아날로그/디지탈변환장치는 제1, 제2쉬프트부 및 제1가산부 및 제1지연부 및 제1출력노드단자를 구비하며, 상기 디지탈 변조된 디지탈데이타를 입력하여 데시메이션하는 제1콤필터부와, 제2가산부 및 제2지연부 및 제3, 제4쉬프트부 및 제2출력노드단자를 구비하며, 상기 제1콤필터부의 출력을 입력하여 데시메이션하는 제2콤필터부와, 제5쉬프트부 및 제3가산부 및 제3지연부 및 제3출력노드단자를 구비하며, 상기 제2콤필터부의 출력을 입력하며, 상기 제4쉬프트부의 출력을 입력하여 데시메이션하는 제3콤필터부와, 상기 제3콤필터의 출력을 입력하여 주파수보상하는 보상필터부로 구성한다.An analog / digital conversion device for converting an analog signal into a digital signal digitally converted by a sigma delta modulation method includes a first shifting unit, a first shifting unit and a first delaying unit, and a first output node terminal. A first comb filter part for inputting and decimating digitally modulated digital data, a second adder part, a second delay part, and a third, fourth shift part, and a second output node terminal; A second comb filter unit for inputting and decimating a negative output, a fifth shift unit, a third addition unit, a third delay unit, and a third output node terminal, inputting the output of the second comb filter unit, And a third comb filter unit for inputting and decimating the output of the fourth shift unit, and a compensation filter unit for compensating for frequency by inputting the output of the third comb filter.

4. 발명의 중요한 용도4. Important uses of the invention

보다 간단한 구성을 가진 시그마델타 변조방식의 아날로그/디지탈 변환장치를 구현한다.It implements analog / digital converter of sigma delta modulation method with simpler configuration.

Description

시그마델타 변조방식의 아날로그/디지탈 변환장치Sigma-delta modulation type analog / digital converter

제1도는 일반적인 시그마델타 변조방식의 아날로그/디지탈 변환장치의 블럭구성도.1 is a block diagram of a typical sigma delta modulation analog / digital converter.

제2도는 본 발명에 따른 시그마델타 변조장식의 아날로그/디지탈 변환장치에서 IIR 데시메이션필터의 콤필터 블럭구성도.2 is a block diagram of a comb filter of an IIR decimation filter in an analog / digital conversion apparatus having a sigma delta modulation according to the present invention.

제3도는 본 발명에 따른 시그마델타 변조방식의 아날로그/디지탈 변환장치에서 IIR 데시메이션필터를 도시한 도면.3 is a diagram illustrating an IIR decimation filter in a sigma delta modulation type analog / digital conversion device according to the present invention.

본 발명은 아날로그신호를 디지탈신호로 변환하는 아날로그/디지탈(Analog-to-digital : 이하 A/D라 함) 변환장치에 관한 것으로, 특히 시그마델타 변조방식에 이용되는 IIR 데시메이션필터에 대한 시그마델타 변조방식의 A/D 변환장치에 관한 것이다.The present invention relates to an analog-to-digital (A / D) conversion apparatus for converting an analog signal into a digital signal, and in particular, a sigma delta for an IIR decimation filter used in a sigma delta modulation method. A modulator type A / D converter.

일반적으로 시그마델타 변조를 이용한 A/D변환장치는 아날로그 시그마델타 변조기와 데시메이터(decimator)와 저역통과필터와 누산 및 덤프(accumulate and dump)회로로 구성된다.In general, an A / D converter using sigma delta modulation consists of an analog sigma delta modulator, a decimator, a low pass filter, and an accumulate and dump circuit.

일반적인 시그마델타 변조방식의 아날로그/디지탈 변환장치의 블럭도가 제1도에 도시되어 있다.A block diagram of a typical sigma delta modulation analog / digital converter is shown in FIG.

이하 상기 제1도를 참조하여 살펴보기로 한다.Hereinafter, a description will be given with reference to FIG. 1.

시그마델타 변조부(112)는 아날로그 신호를 입력하여 변조한다. 상기 시그마델타 변조부(112)는 A/D변환장치를 사용하는 목적에 따라 2차, 3차, 4차 시그마델타 변조기를 사용하고 있다. 상기 시그마델타 변조부(112)의 출력된 데이타는 1비트로 구성된다. 상기 출력된 데이타는 FIR 콤필터부(Fintc Impulse Response comb filter)(114)에 입력된다. 그리고 데시메이터와 저역통과필터와 누산 및 덤프회로는 상기 FIR 콤필터부(114)로 구현하여 고주파 잡음을 제거한다. 이때 신호 대 잡음비를 높여 A/D변환에 대한 다이내믹 레인지(dynamic range), 즉 비트 레졸루선(bit resolution)을 높이기 위해서는 콤필터를 다수개 사용하며, 상기 데시메이터는 고주파 잡음을 줄이기 위해 동작 주파수를 낮추어 여러단의 콤필터를 통과할때마다 밴드내에서의 잡음을 줄여나가도록 한다. 이러한 콤필터를 이용한 데시메이터의 전달함수 H(Z)는 데시메이션 비를 D라 할 때 하기 식(1)과 같다.The sigma delta modulator 112 inputs and modulates an analog signal. The sigma delta modulator 112 uses secondary, tertiary and quaternary sigma delta modulators according to the purpose of using the A / D converter. The output data of the sigma delta modulator 112 is composed of 1 bit. The output data is input to a FIRC Impulse Response comb filter 114. The decimator, the low pass filter, the accumulation and the dump circuit are implemented by the FIR comb filter unit 114 to remove high frequency noise. In this case, a plurality of comb filters are used to increase the signal-to-noise ratio to increase the dynamic range of the A / D conversion, that is, the bit resolution, and the decimator uses an operating frequency to reduce high frequency noise. Reduce the noise in the band each time through the multiple stages of the comb filter. The transfer function H (Z) of the decimator using such a comb filter is represented by the following equation (1) when the decimation ratio is D.

H(z)=(1-Z-D)÷(1-Z-1) ··········· 식(1)H (z) = (1-Z -D ) ÷ (1-Z -1 ) ········ Equation (1)

상기 식(1)과 같은 전달함수를 가지는 콤필터를 이용한 데시메이터는 위상에 대한 선형특성을 가지지 못하고 여러단의 콤필터를 이용하기 때문에 앞단의 콤필터를 통과할때마다 비트 레졸루션을 높이고 데시메이션을 하여야 하므로 통상적인 데시메이터는 4단정도의 콤필터를 이용하고 있다. 상기와 같은 특성으로 상기 FIR 콤필터부(114)는 D:1로 데시메이션되어 출력한다. 이때 출력되는 데이타비트는 특정한 비트로 출력된다. 상기 FIR 콤필터부(114)의 출력은 FIR 컴퍼세이션필터부(116)에 의해 컴퍼세이션되어 출력한다. 이때 출력된 신호는 디지탈로 변환된 디지탈신호이다.Since the decimator using the comb filter having the transfer function as shown in Equation (1) does not have a linear characteristic with respect to the phase and uses multiple stages of the comb filter, the bit resolution is increased and decimated each time the front comb filter passes. In general, the decimator uses a comb filter of about four stages. With the above characteristics, the FIR comb filter unit 114 is decimated to D: 1 and outputs the same. At this time, the output data bit is output as a specific bit. The output of the FIR comb filter unit 114 is combined and output by the FIR combination filter unit 116. At this time, the output signal is a digital signal converted into digital.

여기서 상기 데시메이터는 4단의 콤필터링과정을 수행하는데 다수의 덤프 및 누산회로를 사용하므로써 그만큼 많은 수의 레지스터가 필요하게 된다. 이에 A/D변환장치의 구성이 복잡하게 되는 단점이 있다.Here, the decimator uses a large number of dump and accumulator circuits to perform the four-stage comb filtering process, so that a large number of registers are required. This has a disadvantage in that the configuration of the A / D converter is complicated.

따라서 본 발명의 목적은 시그마델타 변조방식의 A/D변환장치에 있어서 보다 간단한 구성인 IIR 데시미네이션필터를 구비한 시그마델타 변조 방식의 A/D변환장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a sigma delta modulation A / D conversion device having an IIR decimation filter, which is a simpler configuration in the sigma delta modulation A / D conversion device.

이러한 본 발명의 목적들을 달성하기 위하여 시그마델타 변조방식으로 아날로그 신호를 디지탈변환된 디지탈신호로 변환하는 아날로그/디지탈변환장치에 있어서, 제1, 제2쉬프트 및 제1가산부 및 제1지연부 및 제1출력노드단자를 구비하여, 상기 디지탈 변조된 디지탈데이타를 입력하여 데시메이션하는 제1콤필터부와, 제2가산부 및 제2지연부 및 제3, 제4쉬프트부 및 제2출력노드단자를 구비하며, 상기 제1콤필터부의 출력을 입력하여 데시메이션하는 제2콤필터부와, 제5쉬프트부 및 제3가산부 및 제3지연부 및 제3출력노드단자를 구비하며, 상기 제2콤필터부의 출력을 입력하며, 상기 제4쉬프트부의 출력을 입력하여 데시메이션하는 제3콤필터부와, 상기 제3콤필터의 출력을 입력하여 주파수보상하는 보상필터부로 구성되는 것을 특징으로 한다.In order to achieve the object of the present invention, in the analog / digital conversion apparatus for converting an analog signal into a digital signal by the sigma delta modulation method, the first, second shift and the first addition unit and the first delay unit and A first comb filter unit having a first output node terminal for inputting and decimating the digitally modulated digital data, a second adder, a second delay unit, and a third, fourth shift unit, and a second output node; And a second comb filter part for inputting and decimating an output of the first comb filter part, a fifth shift part, a third adding part, a third delay part, and a third output node terminal. A third comb filter unit configured to input an output of the second comb filter unit, decimating the output of the fourth shift unit, and a compensation filter unit configured to compensate for the frequency by inputting the output of the third comb filter; do.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 구성들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same components in the drawings represent the same numerals wherever possible.

본 발명의 시그마델타 변조방식의 A/D변환방식에서 IIR 데시메이션필터의 콤필터 블럭구성도가 제2도에 도시되어 있다. 상기 제2도를 참조하여 구성을 살펴보기로 한다.FIG. 2 shows a comb filter block diagram of an IIR decimation filter in the A / D conversion method of the sigma delta modulation method of the present invention. The configuration will be described with reference to FIG. 2.

입력데이타(Din)는 제1가산기(212)에 입력된다. 상기 제1가산기(212) 및 제1지연기(214) 및 제1출력노드단자(N1)와 직렬로 연결되어 있다. 상기 제1가산기(212)는 상기 제1출력노드단자(N1)의 출력과 상기 제1쉬푸트부(213)의 출력을 가산한다. 이때 상기 제1쉬프트부(213)는 상기 제1출력 노드단자(N1)의 데이타를 7비트 쉬프트시킨다. 또한 상기 제1지연기(214)는 제1가산기(212)로부터 인가되는 데이타를 1주기동안 지연시켜 상기 제1출력노드단자(N1)에 인가한다. 제2쉬프트부(215)는 상기 제1출력노드단자(N1)의 데이타를 7비트 쉬프트시킨다. 상기 제2쉬프트부(215)의 데이타는 제2가산기(216)에 인가된다. 상기 제2가산기(216)는 상기 제2쉬프트부(215)의 출력 및 제2출력노드단자(N2) 및 상기 제4쉬프트부(231)의 출력을 가산한다. 상기 제2가산기(216)의 출력된 데이타는 제2지연기(217)에 입력된다. 이때 상기 제4쉬프트부(221)는 제3출력노드단자(N3)의 데이타를 7비트 쉬프트시킨다. 또한 상기 제2지연기(217)는 제2가산기(216)로부터 인가되는 데이타를 1주기동안 지연시켜 상기 제2출력노드단자(N2)에 인가한다. 제3쉬프트부(218)는 상기 제2출력노드단자(N2)의 데이타를 6비트 쉬프트시킨다. 상기 제3쉬프트부(218)의 데이타는 제3가산기(219)에 인가된다. 상기 제3가산기(219)는 상기 제4쉬프트부(221)의 출력 및 제3출력노드단자(N3) 및 상기 제3쉬프트부(218)의 출력을 가산한다. 상기 제3가산기(219)의 출력된 데이타는 제3지연기(220)에 입력된다. 이때 상기 제3지연기(219)는 제3가산기(218)로부터 인가되는 데이타를 1주기동안 지연시켜 상기 제3출력노드단자(N3)에 인가한다. 제5쉬프트부(222)는 상기 제3출력노드단자(N3)의 데이타를 쉬프트시킨다. 그리하여 상기 제5쉬프트부(222)는 출력데이타(Dout)를 출력한다.The input data Din is input to the first adder 212. The first adder 212, the first delay unit 214, and the first output node terminal N1 are connected in series. The first adder 212 adds an output of the first output node terminal N1 and an output of the first sheath portion 213. In this case, the first shift unit 213 shifts the data of the first output node terminal N1 by 7 bits. In addition, the first delay unit 214 delays the data applied from the first adder 212 for one period and applies it to the first output node terminal N1. The second shift unit 215 shifts the data of the first output node terminal N1 by 7 bits. The data of the second shift unit 215 is applied to the second adder 216. The second adder 216 adds the output of the second shift unit 215 and the output of the second output node terminal N2 and the fourth shift unit 231. The output data of the second adder 216 is input to the second delay unit 217. In this case, the fourth shift unit 221 shifts the data of the third output node terminal N3 by 7 bits. In addition, the second delay unit 217 delays the data applied from the second adder 216 for one period to the second output node terminal N2. The third shift unit 218 shifts the data of the second output node terminal N2 by 6 bits. The data of the third shift unit 218 is applied to the third adder 219. The third adder 219 adds the output of the fourth shift unit 221 and the output of the third output node terminal N3 and the third shift unit 218. The output data of the third adder 219 is input to the third delayer 220. In this case, the third delay unit 219 delays the data applied from the third adder 218 for one period and applies the delayed data to the third output node terminal N3. The fifth shift unit 222 shifts the data of the third output node terminal N3. Thus, the fifth shift unit 222 outputs output data Dout.

상기한 바와 같이 IIR 필터를 이용하여 데시메이션을 할시 종래에 비해 구성요소가 줄어든 하드웨어를 구성할 수 있다.As described above, when the decimation is performed using the IIR filter, hardware having fewer components as compared with the related art can be configured.

상기 제2도의 하드웨어적인 구성이 제3도에 도시되어 있다.The hardware configuration of FIG. 2 is shown in FIG.

이하 상기 제3도를 참조하여 시그마델타 변조방식에서 A/D변환장치의 IIR 데시메이션필터를 살펴보기로 한다.Hereinafter, the IIR decimation filter of the A / D converter in the sigma delta modulation method will be described with reference to FIG. 3.

제1클럭펄스(CK1)주파수는 제2클럭펄스(CK2)주파수의 두배이다. 즉, 상기 제1클럭펄스(CK1)의 상승에지가 두번 발생할시 상기 제2클럭펄스(CK2)는 한번의 상승에지가 발생된다. 또한 제1, 제2, 제3, 제4데이타셀렉터(312, 313, 319, 323)는 상기 제2클럭펄스(CK2)의 상승에지일시 제1데이타단자(D1)가 선택되어 출력되며, 상기 제2클럭펄스(CK2)의 하강에지일시 제2데이타단자(D2)가 선택되어 출력된다. 그리고 315, 321, 325는 상기 제1클럭펄스(CK1)의 상승에지에 동기되어 출력한다.The first clock pulse CK1 frequency is twice the frequency of the second clock pulse CK2. That is, when the rising edge of the first clock pulse CK1 occurs twice, the rising edge of the second clock pulse CK2 is generated once. In addition, the first, second, third, and fourth data selectors 312, 313, 319, and 323 select and output the first data terminal D1 at the rising edge of the second clock pulse CK2. The second data terminal D2 at the falling edge of the second clock pulse CK2 is selected and output. 315, 321, and 325 are output in synchronization with the rising edge of the first clock pulse CK1.

먼저, 제2클럭펄스(CK2)가 상승에지이며, 동시에 제1클럭펄스(CK1)도 상승에지가 발생되는 동작을 살펴보기로 한다. 입력데이타(Din)는 1비트의 데이타이며, 제2클럭펄스(CK1)의 상승에지에 동기되어 출력된다. 그러면 데이타 1를 제1데이타단자(D1)에 입력하며, 데이타 0를 제2데이타단자(D2)에 입력한 제1데이타셀렉터(312)는 상기 제1데이타단자(D1)의 데이타 1을 선택하여 출력한다. 이때 상기 제2데이타셀렉터(313)의 제1데이타단자(D1)에는 제1쉬프트부(317)에 의한 출력이 인가되며, 제2데이타단자(D2)에는 상기 312의 출력이 인가된다. 이때 제2데이타셀렉터(313)의 세트단(S)에는 상기 제2클럭펄스(CK2)가 상승에지가 입력되므로 제1쉬프트부(317)의 출력이 선택되어 제1가산기(314)에 인가된다. 그리고 제1가산기(314)에 의해 제1출력노드단자(D1)와 상기 313의 출력된 데이타를 가산한다. 가산되어 출력된 데이타는 315에 인가되며, 제1클럭펄스(CK1)의 상승에지에 의해 동기되어 상기 제1출력노드단자(D1)로 출력된다. 상기 제1출력노드단자(D1)의 데이타는 인버터(316)에 의해 인버터되어 상기 제1쉬프트부(317)에 인가된다. 상기 제1쉬프트부(317)는 7비트 쉬프트시키며, 상기 쉬프트된 데이타를 상기 제2데이타셀렉터(313)의 제1데이타단자(D1)에 인가한다. 그리고 상기 제1출력노드단자(N1)의 데이타는 제2쉬프트부(215)에 의해 7비트 쉬프트되어 제3데이타셀렉터(319)의 제2데이타단자(D2)에 인가된다. 또한 상기 제3데이타셀렉터(319)의 제1데이타단자(D1)에는 제3출력노드단자(N3)의 출력을 인버터(326)에 의해 인버터되며, 제4쉬프트부(327)에 의해 7비트 쉬프트한 데이타가 인가된다. 상기 제2클럭펄스(CK2)의 상승에지가 동기되어 상기 제1데이타단자(D1)의 데이타가 제2가산기(320)에 인가된다. 상기 제2가산기(320)는 상기 제2출력노드단자(N2)의 데이타와 상기 제3데이타셀렉터(319)의 데이타를 가산한다. 상기 가산된 데이타는 321에서 제1클럭펄스(CK1)의 상승에지에 동기되어 제2출력노드단자(N2)에 인가된다. 상기 제2출력노드단자(N2)의 데이타는 제3쉬프트부(218)에 인가되어 6비트 쉬프트된다. 상기 쉬프트된 상기 데이타는 제4데이타셀렉터(323)의 제2출력노드단자(N2)에 인가된다. 상기 제4데이타셀렉터(323)의 제1출력노드단자(N1)에는 상기 제4쉬프트부(327)의 데이타가 인가된다. 상기 제2클럭펄스(CK2)의 상승에지에 동기되어 제4데이타셀렉터(323)는 상기 제1출력노드단자(N1)의 데이타를 선택하여 출력한다. 제3가산기(324)는 상기 제4데이타셀렉터(323)의 데이타 및 상기 제3출력노드단자(N3)의 데이타를 가산하여 325에 인가한다. 상기 325는 상기 제1클럭펄스(CK1)의 상승에지에 동기되어 상기 제3출력노드단자(N3)로 데이타를 출력한다. 그리하여 출력된 데이타(Dout)는 328에 인가된다. 그리고 상기 328은 제3클럭펄스(CK3)에 의해 동기되어 329 및 제1버퍼부(340)로 출력한다. 이에 상기 329는 상기 제3클럭펄스(CK3)에 의해 동기되어 제2버퍼부(341)로 출력한다. 그리하여 데이타버스부(342)에는 상기 제1버퍼부(340) 및 상기 제2버퍼부(341)의 출력을 입력하여 디지탈데이타로 출력된다.First, an operation in which the second clock pulse CK2 is the rising edge and the first clock pulse CK1 is also generated will be described. The input data Din is one bit of data and is output in synchronization with the rising edge of the second clock pulse CK1. Then, data 1 is inputted to the first data terminal D1, and the first data selector 312 which inputs data 0 to the second data terminal D2 selects data 1 of the first data terminal D1. Output At this time, the output by the first shift unit 317 is applied to the first data terminal D1 of the second data selector 313, and the output of 312 is applied to the second data terminal D2. At this time, the rising edge of the second clock pulse CK2 is input to the set terminal S of the second data selector 313, so that the output of the first shift unit 317 is selected and applied to the first adder 314. . The first adder 314 adds the first output node terminal D1 and the output data of the 313. The added data is applied to 315, and is output to the first output node terminal D1 in synchronization with the rising edge of the first clock pulse CK1. The data of the first output node terminal D1 is inverted by the inverter 316 and applied to the first shift unit 317. The first shift unit 317 shifts 7 bits and applies the shifted data to the first data terminal D1 of the second data selector 313. The data of the first output node N1 is shifted 7 bits by the second shift unit 215 and applied to the second data terminal D2 of the third data selector 319. In addition, an output of the third output node terminal N3 is inverted by the inverter 326 to the first data terminal D1 of the third data selector 319, and the 7-bit shift is performed by the fourth shift unit 327. One data is applied. The rising edge of the second clock pulse CK2 is synchronized to apply the data of the first data terminal D1 to the second adder 320. The second adder 320 adds data of the second output node terminal N2 and data of the third data selector 319. The added data is applied to the second output node terminal N2 in synchronization with the rising edge of the first clock pulse CK1 at 321. The data of the second output node terminal N2 is applied to the third shift unit 218 to be shifted 6 bits. The shifted data is applied to the second output node terminal N2 of the fourth data selector 323. Data of the fourth shift unit 327 is applied to the first output node terminal N1 of the fourth data selector 323. In synchronization with the rising edge of the second clock pulse CK2, the fourth data selector 323 selects and outputs data of the first output node terminal N1. The third adder 324 adds the data of the fourth data selector 323 and the data of the third output node terminal N3 and applies it to 325. The 325 outputs data to the third output node terminal N3 in synchronization with the rising edge of the first clock pulse CK1. Thus, the output data Dout is applied to 328. The 328 is synchronized with the third clock pulse CK3 and outputs to the 329 and the first buffer unit 340. Accordingly, the 329 is synchronized with the third clock pulse CK3 and output to the second buffer unit 341. Thus, the data bus unit 342 receives the outputs of the first buffer unit 340 and the second buffer unit 341 and outputs them as digital data.

두 번째로, 제2클럭펄스(CK2)가 하강에지이고, 그러나 이때 제1클럭펄스(CK1)는 상승에지가 발생되는 동작을 살펴보기로 한다. 311의 제2클럭펄스(CK2)가 하강에지이므로 제1데이타셀렉터(312)의 세트단(S)에는 상기 하강에지가 입력된다. 이에 제1데이타셀렉터(312)는 제2데이타단자(D2)의 데이타 0을 선택하여 출력한다. 그러면 제2데이타셀렉터(313)는 제2클럭펄스(CK2)의 하강에지에 동기되어 제2데이타단자(D2)의 데이타 0를 선택하여 출력한다. 그리고 제1가산기(314)에 의해 데이타 0와 제1출력노드단자(N1)의 데이타를 가산한다. 이때 상기 제1출력노드단자(N1)의 데이타는 상기한 동작에 의한 출력데이타이다. 이에 상기 제1가산기(314)의 가산된 데이타는 315에 인가되며, 제1클럭펄스(CK1)의 상승에지에 의해 동기되어 상기 제1출력노드단자(N1)로 출력된다. 그러므로 상기 제1출력노드단자(N1)에 인가되는 데이타는 상기 제1클럭펄스(CK1)에 1주기 지연된 데이타가 인가된다. 상기 제1출력노드단자(N1)의 데이타는 제2쉬프트부(215)에 의해 7비트 쉬프트되어 제3데이타셀렉터(319)의 제2데이타단자(D2)에 인가된다. 이에 상기 제2클럭펄스(CK2)가 하강에지이므로 상기 제3데이타단자(D2)의 데이타가 제2가산기(320)에 인가된다. 상기 제2가산기(320)는 상기 제2출력노드단자(N2)의 데이타와 상기 제3데이타셀렉터(319)의 데이타를 가산한다. 이때 상기 제2출력노드단자(N2)의 데이타는 상기한 동작에 의한 출력데이타이다. 상기 가산된 데이타는 321에서 제1클럭펄스(CK1)의 상승에지에 동기되어 제2출력노드단자(N2)에 인가된다. 상기 제2출력노드단자(N2)의 데이타는 제3쉬프트부(218)에 인가되어 6비트 쉬프트된다. 상기 쉬프트된 상기 데이타는 제4데이타셀렉터(323)의 제2출력노드단자(N2)에 인가된다. 상기 제4데이타셀렉터(323)의 제1출력노드단자(N1)에는 상기 제4쉬프트부(327)의 데이타가 인가된다. 상기 제2클럭펄스(CK2)의 하강에지에 동기되어 제4데이타셀렉터(323)는 상기 제2출력노드단자(N2)의 데이타를 선택하여 출력한다. 제3가산기(324)는 상기 제4데이타셀렉터(323)의 데이타 및 상기 제3출력노드단자(N3)의 데이타를 가산하여 325에 인가한다. 상기 325는 상기 제1클럭펄스(CK1)의 상승에지에 동기되어 상기 제3출력노드단자(N3)로 데이타를 출력한다. 그리하여 출력된 데이타(Dout)는 328에 인가된다. 그리고 상기 328은 제3클럭펄스(CK3)에 의해 동기되어 329 및 제1버퍼부(340)로 출력한다. 이에 상기 329는 상기 제3클럭펄스(CK3)에 의해 동기되어 제2버퍼부(341)로 출력한다. 그리하여 데이타버스부(342)에는 상기 제1버퍼부(340) 및 상기 제2버퍼부(341)의 출력을 입력하여 디지탈데이타로 출력된다.Secondly, the second clock pulse CK2 is the falling edge, but at this time, the first clock pulse CK1 will be described in which the rising edge is generated. Since the second clock pulse CK2 of 311 is the falling edge, the falling edge is input to the set end S of the first data selector 312. Accordingly, the first data selector 312 selects and outputs data 0 of the second data terminal D2. Then, the second data selector 313 selects and outputs data 0 of the second data terminal D2 in synchronization with the falling edge of the second clock pulse CK2. The first adder 314 adds the data 0 and the data of the first output node terminal N1. At this time, the data of the first output node terminal (N1) is the output data by the above operation. Accordingly, the added data of the first adder 314 is applied to 315, and is output to the first output node terminal N1 in synchronization with the rising edge of the first clock pulse CK1. Therefore, data delayed by one cycle is applied to the first clock pulse CK1 as the data applied to the first output node terminal N1. The data of the first output node N1 is shifted 7 bits by the second shift unit 215 and applied to the second data terminal D2 of the third data selector 319. Accordingly, since the second clock pulse CK2 is the falling edge, the data of the third data terminal D2 is applied to the second adder 320. The second adder 320 adds data of the second output node terminal N2 and data of the third data selector 319. At this time, the data of the second output node terminal (N2) is the output data by the above operation. The added data is applied to the second output node terminal N2 in synchronization with the rising edge of the first clock pulse CK1 at 321. The data of the second output node terminal N2 is applied to the third shift unit 218 to be shifted 6 bits. The shifted data is applied to the second output node terminal N2 of the fourth data selector 323. Data of the fourth shift unit 327 is applied to the first output node terminal N1 of the fourth data selector 323. In synchronization with the falling edge of the second clock pulse CK2, the fourth data selector 323 selects and outputs data of the second output node terminal N2. The third adder 324 adds the data of the fourth data selector 323 and the data of the third output node terminal N3 and applies it to 325. The 325 outputs data to the third output node terminal N3 in synchronization with the rising edge of the first clock pulse CK1. Thus, the output data Dout is applied to 328. The 328 is synchronized with the third clock pulse CK3 and outputs to the 329 and the first buffer unit 340. Accordingly, the 329 is synchronized with the third clock pulse CK3 and output to the second buffer unit 341. Thus, the data bus unit 342 receives the outputs of the first buffer unit 340 and the second buffer unit 341 and outputs them as digital data.

상기한 바와 같이 본 발명은 보다 간단한 구성으로서 시그마델타 변조방식의 A/D변환장치를 구현할 수 있는 잇점이 있다.As described above, the present invention has an advantage of implementing a sigma delta modulation A / D conversion device as a simpler configuration.

한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명했으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할것이 아니고 특허 청구의 범위와 특허 청구의 범위의 균등한 것에 의해 정하여져야 한다.In the above description of the present invention, specific embodiments have been described, but various modifications can be made without departing from the scope of the present invention. Therefore, the scope of the invention should not be defined by the described embodiments, but should be defined by the equivalents of the claims and the claims.

Claims (6)

시그마델타 변조방식으로 아날로그신호를 디지털변환된 디지탈신호로 변환하는 아날로그/디지탈변환장치에 있어서, 제1, 제2쉬프트수단 및 제1가산수단 및 제1지연수단 및 제1출력노드단자를 구비하며, 상기 디지탈 변조된 디지탈데이타를 입력하여 데시메이션하는 제1콤필터수단과, 제2가산수단 및 제2지연수단 및 제3, 제4쉬프트수단 및 제2출력노드단자를 구비하며, 상기 제1콤필터수단의 출력을 입력하여 데시메이션하는 제2콤필터수단과, 제5쉬프트수단 및 제3가산수단 및 제3지연수단 및 제3출력노드단자를 구비하며, 상기 제2콤필터수단의 출력을 입력하며, 상기 제4쉬프트수단의 출력을 입력하여 데시메이션하는 제3콤필터수단과, 상기 제3콤필터의 출력을 입력하여 주파수보상하는 보상필터수단으로 구성됨을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치An analog / digital conversion device for converting an analog signal into a digitally converted digital signal using a sigma delta modulation method, comprising: first, second shifting means and first adding means, first delaying means, and first output node terminals; And a first comb filter means for inputting and decimating the digitally modulated digital data, a second addition means, a second delay means, and third, fourth shift means, and a second output node terminal. A second comb filter means for inputting and decimating the output of the comb filter means, a fifth shift means, a third adding means, a third delay means and a third output node terminal, and outputting the second comb filter means And a third comb filter means for inputting and decimating the output of the fourth shift means, and a compensation filter means for inputting the output of the third comb filter to compensate for the frequency. In the analog / digital converter 제1항에 있어서, 상기 제1콤필터수단이, 상기 제1가산수단은 상기 디지탈데이타 및 상기 제1출력노드단자의 출력을 감쇠한 상기 제1쉬프트수단의 출력 및 상기 제1출력노드단자를 가산하며, 상기 제1가산수단 및 상기 제1지연수단 및 상기 제1출력노드단자 및 상기 제2쉬프트수단이 직렬로 연결되어 있음을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.2. The output of the first shift means and the first output node terminal of claim 1, wherein the first comb filter means comprises: the first adding means attenuates the output of the digital data and the first output node terminal. And the first adding means, the first delaying means, the first output node terminal, and the second shifting means are connected in series. 제1항에 있어서, 상기 제2콤필터수단이, 상기 제2가산수단은 상기 제2쉬프트수단의 출력 및 상기 제2출력노드단자 및 제3출력노드단자의 출력을 감쇠한 상기 제4쉬프트수단의 출력을 가산하며, 상기 제2가산수단 및 상기 제2지연수단 및 상기 제2출력노드단자 및 상기 제3쉬프트수단이 직렬로 연결되어 있음을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.The fourth shift means according to claim 1, wherein the second comb filter means attenuates the output of the second shift means and the outputs of the second output node terminal and the third output node terminal. And the second adding means, the second delay means, the second output node terminal, and the third shift means are connected in series. The analog / digital converting apparatus according to the sigma delta modulation method . 제1항에 있어서, 상기 제3콤필터수단이, 상기 제3가산수단이 상기 제3쉬프트수단의 출력 및 상기 제4쉬프트수단의 출력 및 상기 제3출력노드단자의 출력을 가산하며, 상기 제3가산수단 및 상기 제3지연수단 및 상기 제3출력노드단자 및 상기 제5쉬프트수단이 직렬로 연결되어 있음을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.The method of claim 1, wherein the third comb filter means, wherein the third adding means adds the output of the third shift means and the output of the fourth shift means and the output of the third output node terminal, And said third adding means, said third delaying means, said third output node terminal and said fifth shifting means are connected in series. 제1항에 있어서, 클럭펄스 수단이 더 포함되어 있으며, 상기 제1, 제2, 제3지연수단이 한번의 클럭펄스에 의해 한번 딜레이됨을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.The apparatus of claim 1, further comprising a clock pulse means, wherein the first, second, and third delay means are delayed once by one clock pulse. 시그마델타 변조방식으로 아날로그신호를 디지탈변환된 디지탈신호로 변환하는 아날로그/디지탈변환장치에 있어서, 제2클럭펄스의 제1에지에 동기되며, 제2에지에 비동기하여 디지탈 변환된 데이타를 출력하는 수단과, 상기 디지탈로 변환된 데이타에 의거하여 데이타 1 혹은 데이타 0를 입력하여 선택출력하는 제1데이타셀렉터수단과, 제1출력노드단자를 인버터하여 제1쉬프트수단에 의해 쉬프트하는 수단을 구비하며, 상기 제2클럭펄스에 의거하여 상기 제1데이타셀렉터수단의 출력 및 상기 제1쉬프트수단의 출력을 입력하여 선택출력하는 제2데이타셀렉터수단과, 상기 제2데이타셀렉터수단의 출력 및 상기 제1출력노드단자의 데이타를 가산하는 제1가산수단과, 상기 제1가산수단의 출력을 상기 제2클럭펄스주파수의 두배되는 제1클럭펄스에 의거하여 상기 제1출력노드단자로 출력하는 수단과, 상기 제1출력노드단자의 데이타를 감쇠하는 제2쉬프트수단과, 제3출력노드단자를 인버터하여 제4쉬푸트수단에 의해 쉬프트하는 수단을 구비하며, 상기 제2클럭펄스에 의거하여 상기 제1출력노드단자의 데이타 및 상기 제4쉬프트수단의 출력을 입력하여 선택출력하는 제3데이타셀렉터수단과, 상기 제3데이타셀렉터수단의 출력 및 제2출력노드단자의 데이타를 가산하는 제2가산수단과, 상기 제2가산수단의 출력을 상기 제1클럭펄스에 의거하여 상기 제2 출력노드단자로 출력하는 수단과, 상기 제2출력노드단자의 데이타를 감쇠하는 제3쉬프트수단과, 상기 제2클럭펄스에 의거하여 상기 제3쉬프트수단의 출력 및 상기 제4쉬프트수단의 출력을 입력하여 선택출력하는 제4데이타셀렉터수단과, 상기 제4데이타셀렉터수단의 출력 및 상기 제3출력노드단자의 데이타를 가산하는 제3가산수단과, 상기 제3가산수단의 출력을 상기 제1클럭펄스에 의거하여 상기 제3출력노드단자로 출력하는 수단과, 상기 제3출력노드단자의 데이타를 입력하여 제3클럭펄스에 의거하여 출력한 데이타를 제1버퍼수단 및 상기 제3클럭펄스에 의거하여 출력하는 수단에 출력하며, 상기 제1버퍼수단 및 상기 제3클럭펄스에 의거하여 출력하는 수단의 출력을 입력한 제2버퍼수단을 데이타버스에 출력하는 수단으로 구성됨을 특징으로 하는 시그마델타 변조방식에서 아날로그/디지탈 변환장치.An analog / digital conversion device for converting an analog signal into a digitally converted digital signal using a sigma delta modulation method, comprising: means for outputting digitally converted data synchronized with a first edge of a second clock pulse and asynchronous to a second edge; And first data selector means for inputting and selectively outputting data 1 or data 0 based on the digitally converted data, and means for inverting the first output node terminal by the first shift means, Second data selector means for inputting and selectively outputting the output of the first data selector means and the output of the first shift means based on the second clock pulse, the output of the second data selector means and the first output A first adding means for adding data of the node terminals, and an output of the first adding means based on a first clock pulse that is twice the second clock pulse frequency; Means for outputting to the first output node terminal, second shift means for attenuating data of the first output node terminal, and means for inverting the third output node terminal by the fourth shift means; A third data selector means for inputting and selectively outputting data of the first output node terminal and an output of the fourth shift means based on the second clock pulse, an output and a second output of the third data selector means; Second adding means for adding data of the node terminal, means for outputting the output of the second adding means to the second output node terminal based on the first clock pulse, and data of the second output node terminal. A third data shifting means for attenuating, a fourth data selector for inputting and selectively outputting the output of the third shifting means and the output of the fourth shifting means based on the second clock pulse, and the fourth data selection Third adding means for adding an output of the terminating means and data of the third output node terminal, means for outputting the output of the third adding means to the third output node terminal based on the first clock pulse; Inputs the data of the third output node terminal and outputs the data output based on the third clock pulse to the first buffer means and the means for outputting the data based on the third clock pulse; An analog / digital conversion device in a sigma-delta modulation method, characterized in that it comprises a means for outputting a second buffer means on which the output of the means for outputting based on three clock pulses is input to a data bus.
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