JPH0865107A - ディジタル補間フィルタ回路 - Google Patents
ディジタル補間フィルタ回路Info
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- JPH0865107A JPH0865107A JP20033194A JP20033194A JPH0865107A JP H0865107 A JPH0865107 A JP H0865107A JP 20033194 A JP20033194 A JP 20033194A JP 20033194 A JP20033194 A JP 20033194A JP H0865107 A JPH0865107 A JP H0865107A
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Abstract
(57)【要約】
【目的】標本化周波数変換を行なうディジタル補間フィ
ルタ回路において、ディジタルフィルタに使用されてい
る加算器の少なくとも１個をスイッチ回路に置き換え、
また、フィルタ係数を２のべき乗倍にして乗算器を使用
しないことで全体のゲート数を最小限にし、高速動作を
行なうディジタル補間フィルタ回路を提供する。 【構成】リセットパルスで切換え補間するスイッチ回路
とディジタルフィルタとを有するディジタル補間フィル
タ回路において、ｎ個の遅延レジスタと、ｎ＋１個の乗
算器と、複数のスイッチ回路と、複数の加算器とを備え
たディジタルフィルタを有する。
ルタ回路において、ディジタルフィルタに使用されてい
る加算器の少なくとも１個をスイッチ回路に置き換え、
また、フィルタ係数を２のべき乗倍にして乗算器を使用
しないことで全体のゲート数を最小限にし、高速動作を
行なうディジタル補間フィルタ回路を提供する。 【構成】リセットパルスで切換え補間するスイッチ回路
とディジタルフィルタとを有するディジタル補間フィル
タ回路において、ｎ個の遅延レジスタと、ｎ＋１個の乗
算器と、複数のスイッチ回路と、複数の加算器とを備え
たディジタルフィルタを有する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル化された通
信機器、放送機器、伝送機器等ディジタル化機器に使用
するディジタル補間フィルタ回路に関するものである。
信機器、放送機器、伝送機器等ディジタル化機器に使用
するディジタル補間フィルタ回路に関するものである。
【０００２】
【従来の技術】従来技術によるディジタル補間フィルタ
回路として、図３の概略図で示すようなＮ倍のディジタ
ル補間フィルタ回路がある。このＮ倍のディジタル補間
フィルタ回路について、図３〜図８を使用して説明をす
る。図３において、３１はディジタル信号入力端子、３
２は繰返し周期１／（ｆ×Ｎ）のリセットパルスを発生
するリセットパルス発生器、３９は、リセットパルス発
生器３２で発生したリセットパルスで切り換えられるス
イッチ回路、３４はディジタルフィルタ、３７はディジ
タル信号出力端子を示す。
回路として、図３の概略図で示すようなＮ倍のディジタ
ル補間フィルタ回路がある。このＮ倍のディジタル補間
フィルタ回路について、図３〜図８を使用して説明をす
る。図３において、３１はディジタル信号入力端子、３
２は繰返し周期１／（ｆ×Ｎ）のリセットパルスを発生
するリセットパルス発生器、３９は、リセットパルス発
生器３２で発生したリセットパルスで切り換えられるス
イッチ回路、３４はディジタルフィルタ、３７はディジ
タル信号出力端子を示す。
【０００３】ディジタル信号入力端子３１には、標本化
周波数ｆｓで標本化され図４に示すような周波数特性を
持つｎビットのディジタル信号が入力され、スイッチ回
路３９の一方の端子に印加される。スイッチ回路３９の
他方の端子は、接地されており、０レベルが印加されて
いる。このスイッチ回路３９を、リセットパルス発生器
３２で発生した繰返し周期１／（ｆ×Ｎ）のリセットパ
ルスで０レベルが印加されている端子側へ切換え、０挿
入を行ない標本化周波数を変換すると、周波数変換され
た周波数特性は図５に示すものとなる。しかし、図５に
示す周波数特性の中で必要とする信号は斜線部のみであ
り、その他の標本化周波数ｆｓ毎に繰り返される折り返
し成分は雑音となるため、これを除去するようなディジ
タルフィルタ３４を使用しなければならない。このディ
ジタルフィルタ３４の従来技術による回路構成には、図
６および図７に示すものがある。まず図６に示すディジ
タルフィルタを、サンプリング周波数ｆｓを２倍の２ｆ
ｓに標本化周波数変換した場合について、図６、図８を
使用して説明をする。
周波数ｆｓで標本化され図４に示すような周波数特性を
持つｎビットのディジタル信号が入力され、スイッチ回
路３９の一方の端子に印加される。スイッチ回路３９の
他方の端子は、接地されており、０レベルが印加されて
いる。このスイッチ回路３９を、リセットパルス発生器
３２で発生した繰返し周期１／（ｆ×Ｎ）のリセットパ
ルスで０レベルが印加されている端子側へ切換え、０挿
入を行ない標本化周波数を変換すると、周波数変換され
た周波数特性は図５に示すものとなる。しかし、図５に
示す周波数特性の中で必要とする信号は斜線部のみであ
り、その他の標本化周波数ｆｓ毎に繰り返される折り返
し成分は雑音となるため、これを除去するようなディジ
タルフィルタ３４を使用しなければならない。このディ
ジタルフィルタ３４の従来技術による回路構成には、図
６および図７に示すものがある。まず図６に示すディジ
タルフィルタを、サンプリング周波数ｆｓを２倍の２ｆ
ｓに標本化周波数変換した場合について、図６、図８を
使用して説明をする。
【０００４】図６は、従来のディジタルフィルタを示す
第１のブロック図、図８は、ディジタル補間フィルタ回
路に入力したディジタル信号の変化を説明する図であ
る。図３に示すディジタル補間フィルタ回路のディジタ
ル信号入力端子３１に入力した入力信号を、図８のに
示すようにデータをｘ［Ｔ］、１サンプル前の入力信号
のデータをｘ［Ｔ−１］、２サンプル前の入力信号のデ
ータをｘ［Ｔ−２］とすると、スイッチ回路３９をリセ
ットパルスで切り換えて、標本化周波数変換により０挿
入された信号は、図８のに示すようにデータと０が交
互に並ぶ形となる。このデータと０が交互に並ぶ図８
の信号がディジタルフィルタ入力端子６１から入力さ
れ、遅延レジスタ３-1と乗算器８-1に入力する。遅延レ
ジスタ３-1により１サンプル遅延した図８のに示す信
号に乗算器８-2で係数ａ2 を掛けた信号と、図８の信
号が入力した乗算器８-1で係数ａ1 を掛けた信号とが加
算器５-1で加算される。この加算結果は、図８のに示
すものとなる。
第１のブロック図、図８は、ディジタル補間フィルタ回
路に入力したディジタル信号の変化を説明する図であ
る。図３に示すディジタル補間フィルタ回路のディジタ
ル信号入力端子３１に入力した入力信号を、図８のに
示すようにデータをｘ［Ｔ］、１サンプル前の入力信号
のデータをｘ［Ｔ−１］、２サンプル前の入力信号のデ
ータをｘ［Ｔ−２］とすると、スイッチ回路３９をリセ
ットパルスで切り換えて、標本化周波数変換により０挿
入された信号は、図８のに示すようにデータと０が交
互に並ぶ形となる。このデータと０が交互に並ぶ図８
の信号がディジタルフィルタ入力端子６１から入力さ
れ、遅延レジスタ３-1と乗算器８-1に入力する。遅延レ
ジスタ３-1により１サンプル遅延した図８のに示す信
号に乗算器８-2で係数ａ2 を掛けた信号と、図８の信
号が入力した乗算器８-1で係数ａ1 を掛けた信号とが加
算器５-1で加算される。この加算結果は、図８のに示
すものとなる。
【０００５】さらにこの加算器５-1の加算出力に、ディ
ジタルフィルタ入力端子６１からの入力信号を遅延レジ
スタ３-1、３-2により計２サンプル遅延した信号に乗算
器８-3で係数ａ3 を掛けたものを加算器５-2で加算す
る、というように遅延、乗算、加算した信号をｎ回加算
してその結果をディジタルフィルタ出力端子６７から出
力する。この図６に示したディジタルフィルタは、使用
している加算器が２入力であり、乗算器８-1、８-2、・
・・８-n+1の出力を同時にすべて加算するということは
できないので、加算器５-1、５-2、・・・５-nと順に加
算していくことになる。したがって、タップ数が増える
と最大遅延時間が増加する。
ジタルフィルタ入力端子６１からの入力信号を遅延レジ
スタ３-1、３-2により計２サンプル遅延した信号に乗算
器８-3で係数ａ3 を掛けたものを加算器５-2で加算す
る、というように遅延、乗算、加算した信号をｎ回加算
してその結果をディジタルフィルタ出力端子６７から出
力する。この図６に示したディジタルフィルタは、使用
している加算器が２入力であり、乗算器８-1、８-2、・
・・８-n+1の出力を同時にすべて加算するということは
できないので、加算器５-1、５-2、・・・５-nと順に加
算していくことになる。したがって、タップ数が増える
と最大遅延時間が増加する。
【０００６】つぎに、図７に示す従来の他のディジタル
フィルタの第２のブロック図について説明する。図７に
おいて、ディジタルフィルタ入力端子７１は、複数の乗
算器８-n+1、・・・８-1に接続され、乗算器８-n+1の出
力は遅延レジスタ３-nに接続されている。また、乗算器
８-nの出力と遅延レジスタ３-nの出力は、それぞれ加算
器５-nに接続され、加算器５-nの出力は遅延レジスタ３
-n-1に接続されている。同様に、乗算器８-n-1の出力と
遅延レジスタ３-n-1の出力は、それぞれ加算器５-n-1に
接続され、加算器５-n-1の出力は遅延レジスタ３-n-2に
接続されており、（以後、同様に接続した後）、乗算器
８-2の出力と遅延レジスタ３-n-2からの出力はそれぞれ
加算器５-2に接続され、加算器５-2の出力は遅延レジス
タ３-1に接続されている。さらに、乗算器８-1の出力と
遅延レジスタ３-1の出力は加算器５-1に接続され、加算
器５-1の出力は、ディジタルフィルタ出力端子７７と接
続されている。
フィルタの第２のブロック図について説明する。図７に
おいて、ディジタルフィルタ入力端子７１は、複数の乗
算器８-n+1、・・・８-1に接続され、乗算器８-n+1の出
力は遅延レジスタ３-nに接続されている。また、乗算器
８-nの出力と遅延レジスタ３-nの出力は、それぞれ加算
器５-nに接続され、加算器５-nの出力は遅延レジスタ３
-n-1に接続されている。同様に、乗算器８-n-1の出力と
遅延レジスタ３-n-1の出力は、それぞれ加算器５-n-1に
接続され、加算器５-n-1の出力は遅延レジスタ３-n-2に
接続されており、（以後、同様に接続した後）、乗算器
８-2の出力と遅延レジスタ３-n-2からの出力はそれぞれ
加算器５-2に接続され、加算器５-2の出力は遅延レジス
タ３-1に接続されている。さらに、乗算器８-1の出力と
遅延レジスタ３-1の出力は加算器５-1に接続され、加算
器５-1の出力は、ディジタルフィルタ出力端子７７と接
続されている。
【０００７】上記図６の説明と同様、サンプリング周波
数ｆｓを２倍の２ｆｓに標本化周波数変換した場合につ
いて、図７を使用して説明をする。図３に示すディジタ
ル補間フィルタ回路のディジタル信号入力端子３１に入
力した標本化周波数ｆｓのディジタル入力信号を、０挿
入により標本化周波数変換した信号をディジタルフィル
タ入力端子７１から入力すると、乗算器８-n+1、８-n、
・・・８-1のそれぞれに入力する。つぎに、ディジタル
フィルタ入力端子７１からの０挿入した入力信号に乗算
器８-n+1で係数ａn+1 を掛けた信号を遅延レジスタ３-n
により１サンプル遅延させた信号と、０挿入した入力信
号に乗算器８-nで係数ａn を掛けた信号とが加算器５-n
で加算され、遅延レジスタ３-n-1に入力される。さら
に、この遅延レジスタ３-n-1の出力と、０挿入した入力
信号に乗算器８-n -1で係数ａn-1 を掛けた信号とが加算
器５-n-1で加算され、遅延レジスタ３-n-2に入力され
る、というように遅延レジスタからの出力信号と、ディ
ジタルフィルタ入力端子１からの入力信号に乗算器で係
数を掛けた信号の加算をｎ回行なって、その結果をディ
ジタルフィルタ出力端子７７から出力する。
数ｆｓを２倍の２ｆｓに標本化周波数変換した場合につ
いて、図７を使用して説明をする。図３に示すディジタ
ル補間フィルタ回路のディジタル信号入力端子３１に入
力した標本化周波数ｆｓのディジタル入力信号を、０挿
入により標本化周波数変換した信号をディジタルフィル
タ入力端子７１から入力すると、乗算器８-n+1、８-n、
・・・８-1のそれぞれに入力する。つぎに、ディジタル
フィルタ入力端子７１からの０挿入した入力信号に乗算
器８-n+1で係数ａn+1 を掛けた信号を遅延レジスタ３-n
により１サンプル遅延させた信号と、０挿入した入力信
号に乗算器８-nで係数ａn を掛けた信号とが加算器５-n
で加算され、遅延レジスタ３-n-1に入力される。さら
に、この遅延レジスタ３-n-1の出力と、０挿入した入力
信号に乗算器８-n -1で係数ａn-1 を掛けた信号とが加算
器５-n-1で加算され、遅延レジスタ３-n-2に入力され
る、というように遅延レジスタからの出力信号と、ディ
ジタルフィルタ入力端子１からの入力信号に乗算器で係
数を掛けた信号の加算をｎ回行なって、その結果をディ
ジタルフィルタ出力端子７７から出力する。
【０００８】この図７に示したフィルタ構成は、図６に
示してフィルタと機能的には変わらないが、乗算器、加
算器の後に遅延レジスタを置く構成となっている。この
フィルタ構成では、加算した後に遅延レジスタで出力の
タイミングを合わせることができるため、最大遅延時間
は加算器と乗算器の遅延時間の和となり、タップ数が増
加しても変わらない。したがって、図６のフィルタ構成
に比べて高速動作可能なフィルタを構成することができ
る。
示してフィルタと機能的には変わらないが、乗算器、加
算器の後に遅延レジスタを置く構成となっている。この
フィルタ構成では、加算した後に遅延レジスタで出力の
タイミングを合わせることができるため、最大遅延時間
は加算器と乗算器の遅延時間の和となり、タップ数が増
加しても変わらない。したがって、図６のフィルタ構成
に比べて高速動作可能なフィルタを構成することができ
る。
【０００９】
【発明が解決しようとする課題】上記第１の従来例で
は、加算器内部でのゲートによる遅延が伝搬のつど蓄積
していき、フィルタ全体の動作速度が制限されてしまう
という問題がある。また、上記第１、第２の従来例とも
にフィルタにおける演算語長を上げるためにビット数を
増加すると、並列接続した加算器の間でキャリー伝搬遅
延が生じ、これにより加算器の遅延時間が増加するた
め、フィルタ全体の処理速度が制限されてしまうという
問題がある。フィルタの遅延時間は、前記したように乗
算器と加算器の遅延時間の和であり、乗算器はフィルタ
係数を２のべき乗倍に選ぶことにより省略したり、ある
いは加算器に置き換えることが可能であるが、加算器は
ディジタルフィルタに不可欠の要素であり省略すること
ができない。本発明は、標本化周波数変換を行なうディ
ジタル補間フィルタ回路において、ディジタルフィルタ
に使用されている加算器の少なくとも１つをスイッチ回
路に置き換え、また、フィルタ係数を２のべき乗倍にし
て乗算器を使用しないことで全体のゲート数を最小限に
し、高速動作を行なうディジタル補間フィルタ回路を提
供することを目的とする。
は、加算器内部でのゲートによる遅延が伝搬のつど蓄積
していき、フィルタ全体の動作速度が制限されてしまう
という問題がある。また、上記第１、第２の従来例とも
にフィルタにおける演算語長を上げるためにビット数を
増加すると、並列接続した加算器の間でキャリー伝搬遅
延が生じ、これにより加算器の遅延時間が増加するた
め、フィルタ全体の処理速度が制限されてしまうという
問題がある。フィルタの遅延時間は、前記したように乗
算器と加算器の遅延時間の和であり、乗算器はフィルタ
係数を２のべき乗倍に選ぶことにより省略したり、ある
いは加算器に置き換えることが可能であるが、加算器は
ディジタルフィルタに不可欠の要素であり省略すること
ができない。本発明は、標本化周波数変換を行なうディ
ジタル補間フィルタ回路において、ディジタルフィルタ
に使用されている加算器の少なくとも１つをスイッチ回
路に置き換え、また、フィルタ係数を２のべき乗倍にし
て乗算器を使用しないことで全体のゲート数を最小限に
し、高速動作を行なうディジタル補間フィルタ回路を提
供することを目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明のディジタル補間フィルタ回路は、標本化周
波数ｆのディジタル信号を繰返し周期１／（ｆ×Ｎ）
（ただし、Ｎは整数）のリセットパルスで切換えＮ倍に
補間するスイッチ回路と、標本化周波数Ｎ・ｆのディジ
タルフィルタとを有するディジタル補間フィルタ回路に
おいて、入力に直列に接続されたｎ（ただし、ｎはフィ
ルタ次数）個の遅延レジスタと、該ｎ個の遅延レジスタ
の第１番目の入力側とそれぞれの出力側に接続され所定
のフィルタ係数を乗算するｎ＋１個の乗算器と、該ｎ＋
１個の乗算器のＮ個ずつの乗算器を組とし、各組の乗算
器出力のうち１個を選択する複数のスイッチ回路と、該
複数のスイッチ回路の出力を加算する複数の加算器とを
備えたディジタルフィルタを有するものである。
に、本発明のディジタル補間フィルタ回路は、標本化周
波数ｆのディジタル信号を繰返し周期１／（ｆ×Ｎ）
（ただし、Ｎは整数）のリセットパルスで切換えＮ倍に
補間するスイッチ回路と、標本化周波数Ｎ・ｆのディジ
タルフィルタとを有するディジタル補間フィルタ回路に
おいて、入力に直列に接続されたｎ（ただし、ｎはフィ
ルタ次数）個の遅延レジスタと、該ｎ個の遅延レジスタ
の第１番目の入力側とそれぞれの出力側に接続され所定
のフィルタ係数を乗算するｎ＋１個の乗算器と、該ｎ＋
１個の乗算器のＮ個ずつの乗算器を組とし、各組の乗算
器出力のうち１個を選択する複数のスイッチ回路と、該
複数のスイッチ回路の出力を加算する複数の加算器とを
備えたディジタルフィルタを有するものである。
【００１１】また、本発明のディジタル補間フィルタ回
路は、標本化周波数ｆのディジタル信号を繰返し周期１
／（ｆ×Ｎ）（ただし、Ｎは整数）のリセットパルスで
切換えＮ倍に補間するスイッチ回路と、標本化周波数Ｎ
・ｆのディジタルフィルタとを有するディジタル補間フ
ィルタ回路において、入力に並列に接続され所定のフィ
ルタ係数を乗算するｎ＋１個の乗算器と、該ｎ＋１個の
乗算器の第２番目以後第Ｎ−１番目までの出力に接続さ
れたＮ−１個のスイッチ回路と、前記ｎ＋１個の乗算器
の第Ｎ＋１番目以後第ｎ＋１番目までの出力に接続され
た加算器と、第１番目の前記乗算器の出力と前記スイッ
チ回路の出力と前記加算器の出力に接続されたｎ個の遅
延レジスタとを備えたディジタルフィルタを有するもの
である。
路は、標本化周波数ｆのディジタル信号を繰返し周期１
／（ｆ×Ｎ）（ただし、Ｎは整数）のリセットパルスで
切換えＮ倍に補間するスイッチ回路と、標本化周波数Ｎ
・ｆのディジタルフィルタとを有するディジタル補間フ
ィルタ回路において、入力に並列に接続され所定のフィ
ルタ係数を乗算するｎ＋１個の乗算器と、該ｎ＋１個の
乗算器の第２番目以後第Ｎ−１番目までの出力に接続さ
れたＮ−１個のスイッチ回路と、前記ｎ＋１個の乗算器
の第Ｎ＋１番目以後第ｎ＋１番目までの出力に接続され
た加算器と、第１番目の前記乗算器の出力と前記スイッ
チ回路の出力と前記加算器の出力に接続されたｎ個の遅
延レジスタとを備えたディジタルフィルタを有するもの
である。
【００１２】また、本発明のディジタル補間フィルタ回
路は、標本化周波数ｆのディジタル信号を繰返し周期１
／（ｆ×Ｎ）（ただし、Ｎは整数）のリセットパルスで
切換えＮ倍に補間するスイッチ回路と、標本化周波数Ｎ
・ｆのディジタルフィルタとを有するディジタル補間フ
ィルタ回路において、入力に直列に接続されたｎ（ただ
し、ｎはフィルタ次数）個の遅延レジスタと、該ｎ個の
遅延レジスタの第１番目の入力側とそれぞれの出力側に
接続され２のべき乗倍のフィルタ係数に応じてデータを
ビットシフトして加算するｎ＋１個の加算器と、該ｎ＋
１個の加算器のＮ個ずつの加算器を組とし、各組の加算
器出力のうち１個を選択する複数のスイッチ回路と、該
複数のスイッチ回路の２個のスイッチ回路を組とするそ
れぞれの出力を加算する複数の加算器とを備えたディジ
タルフィルタを有するものである。
路は、標本化周波数ｆのディジタル信号を繰返し周期１
／（ｆ×Ｎ）（ただし、Ｎは整数）のリセットパルスで
切換えＮ倍に補間するスイッチ回路と、標本化周波数Ｎ
・ｆのディジタルフィルタとを有するディジタル補間フ
ィルタ回路において、入力に直列に接続されたｎ（ただ
し、ｎはフィルタ次数）個の遅延レジスタと、該ｎ個の
遅延レジスタの第１番目の入力側とそれぞれの出力側に
接続され２のべき乗倍のフィルタ係数に応じてデータを
ビットシフトして加算するｎ＋１個の加算器と、該ｎ＋
１個の加算器のＮ個ずつの加算器を組とし、各組の加算
器出力のうち１個を選択する複数のスイッチ回路と、該
複数のスイッチ回路の２個のスイッチ回路を組とするそ
れぞれの出力を加算する複数の加算器とを備えたディジ
タルフィルタを有するものである。
【００１３】また、本発明のディジタルＦＭ通信装置
は、前記ディジタル補間フィルタ回路と、該ディジタル
補間フィルタ回路から入力した変調データを別途入力し
た搬送波に加算して位相変調した変調波を出力する加算
器と、該加算器から入力した変調波を積算してＦＭ変調
波信号を出力するダイレクト・ディジタル・シンセサイ
ザとを有するものである。
は、前記ディジタル補間フィルタ回路と、該ディジタル
補間フィルタ回路から入力した変調データを別途入力し
た搬送波に加算して位相変調した変調波を出力する加算
器と、該加算器から入力した変調波を積算してＦＭ変調
波信号を出力するダイレクト・ディジタル・シンセサイ
ザとを有するものである。
【００１４】
【作用】本発明のディジタル補間フィルタ回路は、標本
化周波数ｆのディジタル信号を繰返し周期１／（ｆ×
Ｎ）（ただし、Ｎは整数）のリセットパルスで切換えＮ
倍に補間するスイッチ回路と、標本化周波数Ｎ・ｆのデ
ィジタルフィルタとを有するディジタル補間フィルタ回
路であって、該ディジタル補間フィルタ回路が有する、
入力に直列に接続されたｎ（ただし、ｎはフィルタ次
数）個の遅延レジスタと、該ｎ個の遅延レジスタの第１
番目の入力側とそれぞれの出力側に接続され所定のフィ
ルタ係数を乗算するｎ＋１個の乗算器と、該ｎ＋１個の
乗算器のＮ個ずつの乗算器を組とし、各組の乗算器出力
のうち１個を選択する複数のスイッチ回路と、該複数の
スイッチ回路の出力を加算する複数の加算器とを備えた
ディジタルフィルタは、Ｎ倍に補間されたディジタル信
号から所要のディジタル信号を出力する。
化周波数ｆのディジタル信号を繰返し周期１／（ｆ×
Ｎ）（ただし、Ｎは整数）のリセットパルスで切換えＮ
倍に補間するスイッチ回路と、標本化周波数Ｎ・ｆのデ
ィジタルフィルタとを有するディジタル補間フィルタ回
路であって、該ディジタル補間フィルタ回路が有する、
入力に直列に接続されたｎ（ただし、ｎはフィルタ次
数）個の遅延レジスタと、該ｎ個の遅延レジスタの第１
番目の入力側とそれぞれの出力側に接続され所定のフィ
ルタ係数を乗算するｎ＋１個の乗算器と、該ｎ＋１個の
乗算器のＮ個ずつの乗算器を組とし、各組の乗算器出力
のうち１個を選択する複数のスイッチ回路と、該複数の
スイッチ回路の出力を加算する複数の加算器とを備えた
ディジタルフィルタは、Ｎ倍に補間されたディジタル信
号から所要のディジタル信号を出力する。
【００１５】本発明のディジタル補間フィルタ回路は、
標本化周波数ｆのディジタル信号を繰返し周期１／（ｆ
×Ｎ）（ただし、Ｎは整数）のリセットパルスで切換え
Ｎ倍に補間するスイッチ回路と、標本化周波数Ｎ・ｆの
ディジタルフィルタとを有するディジタル補間フィルタ
回路であって、該ディジタル補間フィルタ回路が有す
る、入力に直列に接続されたｎ（ただし、ｎはフィルタ
次数）個の遅延レジスタと、該ｎ個の遅延レジスタの第
１番目の入力側とそれぞれの出力側に接続され２のべき
乗倍のフィルタ係数に応じてデータをビットシフトして
加算するｎ＋１個の加算器と、該ｎ＋１個の加算器のＮ
個ずつの加算器を組とし、各組の加算器出力のうち１個
を選択する複数のスイッチ回路と、該複数のスイッチ回
路の出力を加算する複数の加算器とを備えたディジタル
フィルタは、Ｎ倍に補間されたディジタル信号から所要
のディジタル信号を出力する。
標本化周波数ｆのディジタル信号を繰返し周期１／（ｆ
×Ｎ）（ただし、Ｎは整数）のリセットパルスで切換え
Ｎ倍に補間するスイッチ回路と、標本化周波数Ｎ・ｆの
ディジタルフィルタとを有するディジタル補間フィルタ
回路であって、該ディジタル補間フィルタ回路が有す
る、入力に直列に接続されたｎ（ただし、ｎはフィルタ
次数）個の遅延レジスタと、該ｎ個の遅延レジスタの第
１番目の入力側とそれぞれの出力側に接続され２のべき
乗倍のフィルタ係数に応じてデータをビットシフトして
加算するｎ＋１個の加算器と、該ｎ＋１個の加算器のＮ
個ずつの加算器を組とし、各組の加算器出力のうち１個
を選択する複数のスイッチ回路と、該複数のスイッチ回
路の出力を加算する複数の加算器とを備えたディジタル
フィルタは、Ｎ倍に補間されたディジタル信号から所要
のディジタル信号を出力する。
【００１６】
【実施例】本発明の第１の実施例を図１を使用して説明
する。なお、説明は、サンプリング周波数ｆｓを２倍の
２ｆｓに標本化周波数変換した場合について行なう。図
１において、ディジタルフィルタ入力端子１は、遅延レ
ジスタ３-1に接続されており、以後遅延レジスタ３-2、
・・・３-n-1、そして遅延レジスタ３-nと連続して接続
されている。また、ディジタルフィルタ入力端子１は、
乗算器８-1に接続され、遅延レジスタ３-i（ｉ＝１・・
・ｎ、以下同様）の出力は乗算器８-i+1に接続されてい
る。
する。なお、説明は、サンプリング周波数ｆｓを２倍の
２ｆｓに標本化周波数変換した場合について行なう。図
１において、ディジタルフィルタ入力端子１は、遅延レ
ジスタ３-1に接続されており、以後遅延レジスタ３-2、
・・・３-n-1、そして遅延レジスタ３-nと連続して接続
されている。また、ディジタルフィルタ入力端子１は、
乗算器８-1に接続され、遅延レジスタ３-i（ｉ＝１・・
・ｎ、以下同様）の出力は乗算器８-i+1に接続されてい
る。
【００１７】さらに、乗算器８-1と乗算器８-2の出力は
それぞれスイッチ回路９-1に接続され、乗算器８-3と乗
算器８-4の出力はそれぞれスイッチ回路９-2に接続さ
れ、スイッチ回路９-1、９-2はそれぞれの信号が加算器
５-1へ接続されている。以後、同様に、乗算器を２つを
組にしてそれぞれの出力をスイッチ回路に接続し、スイ
ッチ回路の出力を加算器に接続している。ただし、フィ
ルタ次数ｎが偶数の場合は、乗算器８-n+1はスイッチ回
路を使用せずに出力を加算器５-Pへ接続する。そして加
算器５-1は、その出力を加算器５-2へ、加算器５-2はそ
の出力を加算器５-3へ、・・・と加算器５-Pの出力をフ
ィルタ出力端子７へ接続する。
それぞれスイッチ回路９-1に接続され、乗算器８-3と乗
算器８-4の出力はそれぞれスイッチ回路９-2に接続さ
れ、スイッチ回路９-1、９-2はそれぞれの信号が加算器
５-1へ接続されている。以後、同様に、乗算器を２つを
組にしてそれぞれの出力をスイッチ回路に接続し、スイ
ッチ回路の出力を加算器に接続している。ただし、フィ
ルタ次数ｎが偶数の場合は、乗算器８-n+1はスイッチ回
路を使用せずに出力を加算器５-Pへ接続する。そして加
算器５-1は、その出力を加算器５-2へ、加算器５-2はそ
の出力を加算器５-3へ、・・・と加算器５-Pの出力をフ
ィルタ出力端子７へ接続する。
【００１８】つぎに、図１に示すディジタルフィルタの
動作を、図８も使用しながら説明をする。ディジタルフ
ィルタ入力端子１より、０挿入を行ない標本化周波数変
換した図８の信号のデータｘ［Ｔ］が入力されると、
このデータｘ［Ｔ］が遅延レジスタ３-1と乗算器８-1に
入力される。乗算器８-1で係数ａ1 を掛けられたデータ
ａ1 ｘ［Ｔ］は、スイッチ回路９-1に入力される。この
ときスイッチ回路９-1は、乗算器８-1側と接続されるよ
うに切り換えられる。
動作を、図８も使用しながら説明をする。ディジタルフ
ィルタ入力端子１より、０挿入を行ない標本化周波数変
換した図８の信号のデータｘ［Ｔ］が入力されると、
このデータｘ［Ｔ］が遅延レジスタ３-1と乗算器８-1に
入力される。乗算器８-1で係数ａ1 を掛けられたデータ
ａ1 ｘ［Ｔ］は、スイッチ回路９-1に入力される。この
ときスイッチ回路９-1は、乗算器８-1側と接続されるよ
うに切り換えられる。
【００１９】また、データｘ［Ｔ］が入力した遅延レジ
スタ３-1からは、１サンプル遅延されてデータｘ［Ｔ］
が出力され、乗算器８-2で係数ａ2 が掛けられてスイッ
チ回路９-1に入力される。このとき乗算器８-1では次の
データが入力されるが、このデータは０であるため、ス
イッチ回路９-1は乗算器８-2側と接続されるように切り
換えられる。このスイッチ回路９-1の出力は、図６に示
した従来技術による加算器を使用した回路における加算
器５-1の出力を示す図８と同一である。以下同様に、
乗算器８-3と乗算器８-4の出力信号のうちデータのある
方を交互に切り換え選択するというように、乗算器２つ
の組のうちデータのある方をそれぞれのスイッチ回路で
切り換える。それぞれのスイッチ回路で切り換え選択さ
れたデータを加算していき、すべて加算したデータがデ
ィジタルフィルタ出力端子７から出力される。
スタ３-1からは、１サンプル遅延されてデータｘ［Ｔ］
が出力され、乗算器８-2で係数ａ2 が掛けられてスイッ
チ回路９-1に入力される。このとき乗算器８-1では次の
データが入力されるが、このデータは０であるため、ス
イッチ回路９-1は乗算器８-2側と接続されるように切り
換えられる。このスイッチ回路９-1の出力は、図６に示
した従来技術による加算器を使用した回路における加算
器５-1の出力を示す図８と同一である。以下同様に、
乗算器８-3と乗算器８-4の出力信号のうちデータのある
方を交互に切り換え選択するというように、乗算器２つ
の組のうちデータのある方をそれぞれのスイッチ回路で
切り換える。それぞれのスイッチ回路で切り換え選択さ
れたデータを加算していき、すべて加算したデータがデ
ィジタルフィルタ出力端子７から出力される。
【００２０】この図１に示す回路構成において、入力に
ｆｓ×Ｎ倍補間された信号を入力すると、フィルタ次数
ｎが奇数の場合は、（（ｎ＋１）／Ｎ）個のスイッチ回
路と（ｍ−１）個の加算器で構成することができ、フィ
ルタ次数ｎが偶数の場合は、（ｎ／Ｎ）個のスイッチ回
路とｍ個の加算器で構成することができる。ただし、ｍ
はスイッチ回路数とする。
ｆｓ×Ｎ倍補間された信号を入力すると、フィルタ次数
ｎが奇数の場合は、（（ｎ＋１）／Ｎ）個のスイッチ回
路と（ｍ−１）個の加算器で構成することができ、フィ
ルタ次数ｎが偶数の場合は、（ｎ／Ｎ）個のスイッチ回
路とｍ個の加算器で構成することができる。ただし、ｍ
はスイッチ回路数とする。
【００２１】本発明の第２の実施例を図２を使用して説
明する。このディジタルフィルタの回路構成は、図７に
示した従来技術によるディジタルフィルタの回路構成に
おいて、加算器５-nから加算器５-n-m+1までの加算器を
スイッチ回路に変更した回路構成である。このディジタ
ルフィルタで使用するスイッチ回路も前記図１の回路と
同様にデータのある方をそれぞれのスイッチ回路で切り
換え選択する。
明する。このディジタルフィルタの回路構成は、図７に
示した従来技術によるディジタルフィルタの回路構成に
おいて、加算器５-nから加算器５-n-m+1までの加算器を
スイッチ回路に変更した回路構成である。このディジタ
ルフィルタで使用するスイッチ回路も前記図１の回路と
同様にデータのある方をそれぞれのスイッチ回路で切り
換え選択する。
【００２２】この図２に示すディジタルフィルタの回路
構成は、ディジタルフィルタ入力端子１にｆｓ×Ｎ倍補
間された信号を入力するとした場合、（Ｎ−１）個のス
イッチ回路と（ｎ−ｍ）個の加算器で構成することがで
きる。また、前記した第１、第２の実施例において、フ
ィルタ係数ａ1 〜ａn+1 を２のべき乗倍の値にすれば、
乗算器は使用しなくても良い。これは、あるデータに対
して乗数が・・・、２~1、２0 、２1 、・・・であれ
ば、ビットシフトの操作だけで済むためである。これに
より、ディジタル補間フィルタの遅延時間をさらに短縮
することが可能である。
構成は、ディジタルフィルタ入力端子１にｆｓ×Ｎ倍補
間された信号を入力するとした場合、（Ｎ−１）個のス
イッチ回路と（ｎ−ｍ）個の加算器で構成することがで
きる。また、前記した第１、第２の実施例において、フ
ィルタ係数ａ1 〜ａn+1 を２のべき乗倍の値にすれば、
乗算器は使用しなくても良い。これは、あるデータに対
して乗数が・・・、２~1、２0 、２1 、・・・であれ
ば、ビットシフトの操作だけで済むためである。これに
より、ディジタル補間フィルタの遅延時間をさらに短縮
することが可能である。
【００２３】図９に、本発明をディジタルＦＭ通信装置
に適用した一実施例のブロック図を示す。ディジタル信
号入力端子９１より入力されたｎビットのディジタル信
号は、リセットパルス発生器９２で発生されたリセット
パルスにより、遅延レジスタ３-0で０挿入され標本化周
波数変換をして、図１あるいは図２に示したフィルタ９
４に入力される。このフィルタ９４の出力信号を加算器
５-0へ出力し、加算器５-0で搬送波を加算することによ
り位相変調し、ＤＤＳ（ダイレクト・ディジタル・シン
セサイザ）９６で積算して所要周波数のＦＭ変調波信号
が得られる。一般に、入力信号に較べて搬送波信号は周
波数が２〜３桁程度高いため、図９のフィルタ９４はデ
ィジタル的に補間動作を行なうことになる。そこで、こ
のフィルタ９４に本発明のディジタル補間フィルタを適
用すると、ハードウェア量の小さい高速動作可能なディ
ジタルＦＭ通信装置が実現できる。
に適用した一実施例のブロック図を示す。ディジタル信
号入力端子９１より入力されたｎビットのディジタル信
号は、リセットパルス発生器９２で発生されたリセット
パルスにより、遅延レジスタ３-0で０挿入され標本化周
波数変換をして、図１あるいは図２に示したフィルタ９
４に入力される。このフィルタ９４の出力信号を加算器
５-0へ出力し、加算器５-0で搬送波を加算することによ
り位相変調し、ＤＤＳ（ダイレクト・ディジタル・シン
セサイザ）９６で積算して所要周波数のＦＭ変調波信号
が得られる。一般に、入力信号に較べて搬送波信号は周
波数が２〜３桁程度高いため、図９のフィルタ９４はデ
ィジタル的に補間動作を行なうことになる。そこで、こ
のフィルタ９４に本発明のディジタル補間フィルタを適
用すると、ハードウェア量の小さい高速動作可能なディ
ジタルＦＭ通信装置が実現できる。
【００２４】
【発明の効果】本発明によれば、標本化周波数変換を行
なうディジタル補間フィルタ回路において、フィルタに
使用されている加算器の少なくとも１つをスイッチ回路
に置き換え、また、フィルタ係数を２のべき乗倍にして
乗算器を使用しないことで全体のゲート数を最小限に
し、高速動作を行なうディジタル補間フィルタ回路を提
供することができる。また、本発明によれば、高速かつ
高安定なディジタルＦＭ通信装置が構成できる。さらに
本発明のディジタル補間フィルタ回路は、ディジタル通
信装置、放送機器、伝送機器、ＣＤやＤＡＴなどのディ
ジタル音響装置、映像機器、測定機器など、ディジタル
フィルタが使用される広い分野のディジタル補間フィル
タに適用できる。
なうディジタル補間フィルタ回路において、フィルタに
使用されている加算器の少なくとも１つをスイッチ回路
に置き換え、また、フィルタ係数を２のべき乗倍にして
乗算器を使用しないことで全体のゲート数を最小限に
し、高速動作を行なうディジタル補間フィルタ回路を提
供することができる。また、本発明によれば、高速かつ
高安定なディジタルＦＭ通信装置が構成できる。さらに
本発明のディジタル補間フィルタ回路は、ディジタル通
信装置、放送機器、伝送機器、ＣＤやＤＡＴなどのディ
ジタル音響装置、映像機器、測定機器など、ディジタル
フィルタが使用される広い分野のディジタル補間フィル
タに適用できる。
【図１】本発明によるディジタルフィルタの第１の実施
例を示すブロック図。
例を示すブロック図。
【図２】本発明によるディジタルフィルタの第２の実施
例を示すブロック図。
例を示すブロック図。
【図３】ディジタル補間フィルタ回路を示すブロック
図。
図。
【図４】ディジタル入力信号の標本化周波数変換前の周
波数特性。
波数特性。
【図５】ディジタル入力信号の標本化周波数変換後の周
波数特性。
波数特性。
【図６】従来のディジタルフィルタを示す第１のブロッ
ク図。
ク図。
【図７】従来のディジタルフィルタを示す第２のブロッ
ク図。
ク図。
【図８】ディジタル補間フィルタ回路に入力したディジ
タル信号の変化を説明する図。
タル信号の変化を説明する図。
【図９】本発明によるディジタル補間フィルタ回路を使
用したディジタルＦＭ通信装置の一実施例を示すブロッ
ク図。
用したディジタルＦＭ通信装置の一実施例を示すブロッ
ク図。
１、６１、７１…ディジタルフィルタ入力端子、３…遅
延レジスタ、５…加算器、７、６７、７７…ディジタル
フィルタ出力端子、８…乗算器、９…スイッチ回路、３
１、９１…ディジタル信号入力端子、３２、９２…リセ
ットパルス発生器、３４、９４…ディジタルフィルタ、
９６…ダイレクト・ディジタル・シンセサイザ（ＤＤ
Ｓ）、３７、…ディジタル信号出力端子、３９…スイッ
チ回路、９７…ＦＭ変調波信号出力端子。
延レジスタ、５…加算器、７、６７、７７…ディジタル
フィルタ出力端子、８…乗算器、９…スイッチ回路、３
１、９１…ディジタル信号入力端子、３２、９２…リセ
ットパルス発生器、３４、９４…ディジタルフィルタ、
９６…ダイレクト・ディジタル・シンセサイザ（ＤＤ
Ｓ）、３７、…ディジタル信号出力端子、３９…スイッ
チ回路、９７…ＦＭ変調波信号出力端子。
Claims (4)
- 【請求項１】 標本化周波数ｆのディジタル信号を繰返
し周期１／（ｆ×Ｎ）（ただし、Ｎは整数）のリセット
パルスで切換えＮ倍に補間するスイッチ回路と、 標本化周波数Ｎ・ｆのディジタルフィルタとを有するデ
ィジタル補間フィルタ回路において、 入力に直列に接続されたｎ（ただし、ｎはフィルタ次
数）個の遅延レジスタと、 該ｎ個の遅延レジスタの第１番目の入力側とそれぞれの
出力側に接続され所定のフィルタ係数を乗算するｎ＋１
個の乗算器と、 該ｎ＋１個の乗算器のＮ個ずつの乗算器を組とし、各組
の乗算器出力のうち１個を選択する複数のスイッチ回路
と、 該複数のスイッチ回路の出力を加算する複数の加算器と
を備えたディジタルフィルタを有することを特徴とする
ディジタル補間フィルタ回路。 - 【請求項２】 標本化周波数ｆのディジタル信号を繰返
し周期１／（ｆ×Ｎ）（ただし、Ｎは整数）のリセット
パルスで切換えＮ倍に補間するスイッチ回路と、 標本化周波数Ｎ・ｆのディジタルフィルタとを有するデ
ィジタル補間フィルタ回路において、 入力に並列に接続され所定のフィルタ係数を乗算するｎ
＋１個の乗算器と、 該ｎ＋１個の乗算器の第２番目以後第Ｎ−１番目までの
出力に接続されたＮ−１個のスイッチ回路と、 前記ｎ＋１個の乗算器の第Ｎ＋１番目以後第ｎ＋１番目
までの出力に接続された加算器と、 第１番目の前記乗算器の出力と前記スイッチ回路の出力
と前記加算器の出力に接続されたｎ個の遅延レジスタと
を備えたディジタルフィルタを有することを特徴とする
ディジタル補間フィルタ回路。 - 【請求項３】 標本化周波数ｆのディジタル信号を繰返
し周期１／（ｆ×Ｎ）（ただし、Ｎは整数）のリセット
パルスで切換えＮ倍に補間するスイッチ回路と、 標本化周波数Ｎ・ｆのディジタルフィルタとを有するデ
ィジタル補間フィルタ回路において、 入力に直列に接続されたｎ（ただし、ｎはフィルタ次
数）個の遅延レジスタと、 該ｎ個の遅延レジスタの第１番目の入力側とそれぞれの
出力側に接続され２のべき乗倍のフィルタ係数に応じて
データをビットシフトして加算するｎ＋１個の加算器
と、 該ｎ＋１個の加算器のＮ個ずつの加算器を組とし、各組
の加算器出力のうち１個を選択する複数のスイッチ回路
と、 該複数のスイッチ回路の出力を加算する複数の加算器と
を備えたディジタルフィルタを有することを特徴とする
ディジタル補間フィルタ回路。 - 【請求項４】 請求項１から請求項３記載のいずれかの
ディジタル補間フィルタ回路と、該ディジタル補間フィ
ルタ回路から入力した変調データを別途入力した搬送波
に加算して位相変調した変調波を出力する加算器と、該
加算器から入力した変調波を積算してＦＭ変調波信号を
出力するダイレクト・ディジタル・シンセサイザとを有
することを特徴とするディジタルＦＭ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20033194A JPH0865107A (ja) | 1994-08-25 | 1994-08-25 | ディジタル補間フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20033194A JPH0865107A (ja) | 1994-08-25 | 1994-08-25 | ディジタル補間フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865107A true JPH0865107A (ja) | 1996-03-08 |
Family
ID=16422524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20033194A Pending JPH0865107A (ja) | 1994-08-25 | 1994-08-25 | ディジタル補間フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865107A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6003055A (en) * | 1996-06-03 | 1999-12-14 | Nec Corporation | Digital filter interpolation circuit |
| JP2002533004A (ja) * | 1998-12-14 | 2002-10-02 | クゥアルコム・インコーポレイテッド | 低電力のプログラム可能なデジタルフィルタ |
| JP2002368584A (ja) * | 2001-06-06 | 2002-12-20 | Sony Corp | ディジタルフィルタおよびそれを用いたディジタルビデオエンコーダ |
| KR100587309B1 (ko) * | 2004-08-13 | 2006-06-08 | 엘지전자 주식회사 | 디지털 보간 필터 |
| KR100611702B1 (ko) * | 2004-04-20 | 2006-08-11 | 산요덴키가부시키가이샤 | 디지털 필터 장치 및 그 필터 처리 방법 |
| JP2012514909A (ja) * | 2009-01-27 | 2012-06-28 | ザイリンクス インコーポレイテッド | 前置加算器段を備えたデジタル信号処理ブロック |
| CN109831182A (zh) * | 2019-01-18 | 2019-05-31 | 广州全盛威信息技术有限公司 | 一种重采样滤波器及滤波方法 |
| CN111384926A (zh) * | 2018-12-29 | 2020-07-07 | 广州开信通讯***有限公司 | 数字滤波电路、***、方法及数字滤波电路重构方法 |
-
1994
- 1994-08-25 JP JP20033194A patent/JPH0865107A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6003055A (en) * | 1996-06-03 | 1999-12-14 | Nec Corporation | Digital filter interpolation circuit |
| JP2002533004A (ja) * | 1998-12-14 | 2002-10-02 | クゥアルコム・インコーポレイテッド | 低電力のプログラム可能なデジタルフィルタ |
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| KR100611702B1 (ko) * | 2004-04-20 | 2006-08-11 | 산요덴키가부시키가이샤 | 디지털 필터 장치 및 그 필터 처리 방법 |
| KR100587309B1 (ko) * | 2004-08-13 | 2006-06-08 | 엘지전자 주식회사 | 디지털 보간 필터 |
| JP2012514909A (ja) * | 2009-01-27 | 2012-06-28 | ザイリンクス インコーポレイテッド | 前置加算器段を備えたデジタル信号処理ブロック |
| CN111384926A (zh) * | 2018-12-29 | 2020-07-07 | 广州开信通讯***有限公司 | 数字滤波电路、***、方法及数字滤波电路重构方法 |
| CN111384926B (zh) * | 2018-12-29 | 2024-03-19 | 广州开信通讯***有限公司 | 数字滤波电路、***、方法及数字滤波电路重构方法 |
| CN109831182A (zh) * | 2019-01-18 | 2019-05-31 | 广州全盛威信息技术有限公司 | 一种重采样滤波器及滤波方法 |
| CN109831182B (zh) * | 2019-01-18 | 2023-02-10 | 广州全盛威信息技术有限公司 | 一种重采样滤波器及滤波方法 |
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