KR100188620B1 - 전자적 패키지 - Google Patents

전자적 패키지 Download PDF

Info

Publication number
KR100188620B1
KR100188620B1 KR1019950067684A KR19950067684A KR100188620B1 KR 100188620 B1 KR100188620 B1 KR 100188620B1 KR 1019950067684 A KR1019950067684 A KR 1019950067684A KR 19950067684 A KR19950067684 A KR 19950067684A KR 100188620 B1 KR100188620 B1 KR 100188620B1
Authority
KR
South Korea
Prior art keywords
region
electrical circuit
circuit
layer
electronic package
Prior art date
Application number
KR1019950067684A
Other languages
English (en)
Other versions
KR960030391A (ko
Inventor
허만 레언 에릭
워렌 윌슨 제임스
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR960030391A publication Critical patent/KR960030391A/ko
Application granted granted Critical
Publication of KR100188620B1 publication Critical patent/KR100188620B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

열 전도성 재료 예를 들어 구리와, 최소한 하나의 표면 위에 유전 박층을 갖는 부재 예를 들어 폴리이미드를 포함하는 전자적 패키지가 제공된다. 소울더 또는 와이어본드를 사용하여 반도체 칩의 개별 접촉 부위에 전기적 접속된 소망 고밀도 회로 패턴이 폴리이미드 위에 제공된다. 와이어본드가 사용될 때, 구리 부재는 양호하게는 그 내에 인덴테이션을 포함하고 칩은 인덴테이션 내에서 접착제를 사용하여 고착된다. 칩을 결합시키기 위해 소울더가 사용된다면, 다수의 작은 지름을 갖는 소울더 소자가, 개별 칩의 접촉 부위 및 제공된 회로 패턴의 패드 그리고/또는 라인의 개별적인 것들에게 접속된다. 중요한 점은, 패턴이 고밀도를 갖는 한 영역 내의 라인과/또는 패드와 저밀도를 갖는 또다른 영역 내의 라인과/또는 패드를 소유한다는 점이다. 칩은 회로의 고밀도 영역에 결합되는데, 이 고밀도 영역은 회로의 다른 영역의 더 작은 (그리고 더 큰)밀도의 라인 그리고/또는 패드로 "팬 아웃"한다. 귀결 패키지는 얇은 프로파일 구성을 갖고 특히 그 위에 컨덕터를 갖는 PCB 또는 그와 유사한 기판에 배치되고 전기적 결합되는데에 적합화된다.

Description

전자적 패키지
제1도는 본 발명의 한 실시예에 따라서 전자적 패키지(및 그 위에 패키지가 배치된 전자적 구조의 한 예)를 크게 확대하여 단면의 부분을 도시한 입면도.
제2도는 본 발명의 또 다른 실시예를 제1도처럼 도시한 입면도.
제3도는 본 발명의 한 실시예에 따라서 전자적 패키지를 제조하는 공정의 흐름도.
* 도면의 주요부분에 대한 부호의 설명
10 : 전자적 패키지 11 : 평면부재
13 : 반도체 디바이스 15 : 인쇄 회로 기판
17 : 금속 박층 19 : 유전 박층
21 : 회로 23, 24 : 컨덕터
24 : 패드 또는 라인 25 : 소울더 볼
31 : 폴리이미드
본 발명은 전자적 패키지에 관한 것인데, 특정하게는 패키지의 부분이 되는 최소한 하나의 반도체 디바이스(칩)를 유용화하는 패키지에 관한 것이다.
상기 설명한 유형의 반도체 패키지, 특히 정보 처리 시스템(컴퓨터)에서 사용하는데에 적합화된 전자적 패키지가 기술계에 잘 알려져 있다. 전형적으로 이런 패키지는 그쪽으로 전기적으로 결합된 반도체 칩을 갖는 몇몇 유형의 기판(예를 들어 세라믹 또는 유리 섬유 강화된 에폭시)을 포함된다. 그런 결합의 보통 형태는 와이어 본딩 형(Witebonding)(기판 위의 개별 컨덕터들에 대한, 칩 상의 다수의 금배선 상호접속부 접촉 사이트를 가짐), 열압축 본딩 형(thermocompression bonding)(예를 들어 박막 유연 회로에서 돌출된 리드와 개별적인 칩 접속 사이트가 되는 두 소자를 본드하기 위해 열과 압력이 가해져서, 공통 인터페이스를 따라 이런 소자들 사이의 상호 확산 본드를 형성하게 됨) 및 소울더 형(soldering)(칩의 접촉 사이트를 기판의 컨덕터에게 직접 결합시키거나 전기적으로 이후 기판에 결합될 인테림(interim) 박막 유연 회로 상의 리드에 결합시키기 위해 예를 들어 구형 볼인 소울더 소자가 사용된다) 등이 된다.
모든 전자적 패키지 제조자의 주요 목적은 물론, 이전 구조를 능가하는 향상된 능력을 나타낼수 있으면서도 점점 더 미소한(고밀도) 패키지를 만드는 것이다. 그런 소형화를 시도하고자 할 때, 특히 반도체 칩과 같은 디바이스의 작동 능력에 대해 증가된 요구는 그런 칩들이 점점 더 높은 온도에서 작동하도록 만든다는 것을 고려할 때, 최소한 두가지 문제가 발생한다. 첫째 관심사는 발생가능한 칩 작동 실패의 결과로 패키지 파손이 일어나는 것을 방지하기 위해 칩에 대해서 적합하고, 효율적인 열 배출부를 제공하는 것이 절대적으로 필요하다는 것이다. 둘째 관심사는 회로 밀도와 특히 그런 밀도를 제공하면서도 패키지의 전기적 회로의 일부를 형성하는 (기판과 칩 위의) 모든 컨덕터 사이의 효율적 접속을 제공해 줄 수 있는 능력과 관련된다.
전기적 회로의 일부를 결과적으로 형성하게 될 금속부를 제공하기 위해 사용되는 기지의 수용된 한 공정은 스퍼터링 법(sputtering)인데, 이 스퍼터링 법에서 플라즈마의 이온이 "소스" 즉 구리판에 충돌하여 소스로부터 분리된 원자가 기판 기반 재료 즉 세라믹 기반 층 위에 배치된 박막 폴리이미드(polyimide) 층 위쪽으로 증착되도록 한다. 보통, 인테림(interim) 금속 예를 들어 크롬이 초기에 증착되고 이후 그 위에 구리가 스퍼터식으로 증착된다. 이 크롬은 구리 접착력을 향상시키기 위해 주로 쓰이는 데, 양호하게는 스퍼터된다. 제2크롬 층이 또한 양호하게는 스퍼터링 기법을 사용하여 증착된 구리 위쪽으로 증착된다. 전기적 회로를 형성하는 제조 공정으로서는 스퍼터링이 고밀도의 아주 얇고 균일한 라인과 패드를 형성할 수 있는 능력 때문에 특히 바람직스럽다. 여기 사용된 밀도라는 용어는, 회로 라인에 대해서는 선형 인치당 기판 표면 위의 라인 개수를 의미하고 그리고 컨덕터 패드 또는 사이트에 대해서는 패드의 개별 지름 또는 폭 및 그런 패드 사이의 중심 거리 간격을 의미하는 것으로 이해해야 한다. 알려져 있듯이 스퍼터링 공정을 오늘날의 컴퓨터업계에서 요구하는 대량 생산 체제에서 쓰려고 하면, 스퍼터된 원자를 수용하는 기반부재로부터 비교적 많은 양의 열이 발생하는 결과를 낳는다. 따라서 기판재료가 그런 온도를 견뎌낼 수 있어야만 한다. 그런 기판으로서 쓰일 만한 재료는 주로, 세라믹과 같은 것이 되는데, 반면에 유리 섬유 강화된 에폭시(산업계에서 FR4로 알려짐)는 전형적인 대량 생산율에서 때때로 400℃를 초과하는 상승된 온도를 감내할 수 없기 때문에 쓸만한 것이 아니다. 자신의 위쪽에 박막 폴리이미드 층(폴리이미드 박층은 높은 제조 온도를 견딜수 있음)과 폴리이미드 층 위에 형성된 회로를 갖는 세라믹 기판을 사용하여 기지 패키지를 제조할 때 스퍼터링은 수용가능한 공정이 되는데, 귀결 패키지는 다중 층 세라믹 패키지(MCPs)로 알려져 있다.
여러 가지 전자적 패키지가 다음의 U.S. 특허에 예시되었다 : 4,396,936(McIver 등); 4,574,330(CoHen 등); 4,941,067(Craft); 5,019,941(Craft); 5,280,409(Selna 등); 및 5,285,352(Pastore 등). 이런 패키지는 다음의 IBM's Technical Disclosure Bulletin(TDB) articles에 또한 예시되었다 : (1) vol. 19, no. 11, April 1977, page 4165와 4166 (2) vol. 31, no. 6, Novemverl 1988, page 372와 373 (3) vol. 34, no. 4B, September 1991, page 408와 409. 또한 German Offenlegungsschrift DE 31 15017(November 1982)에도 주의를 기울여야 한다. 그러나 이러한 공개된 내용에서 서술된 패키지는 효율적인 열 제거(배출)가 보장되는 세라믹 또는 유사한 비유기 재료를 사용하지 않는 기반 기판 위에서 고밀도의 회로를 적합하게 제공하는 것 같지는 않다. 가장 특정하게는 그 어느 것도 회로가 스퍼터링과 같은 공온 기법을 사용하여 형성되는 그런 패키지를 시사하고 있지 않다. 또한 그 어느 것도 기판이 그 위에 배치되는 회로 부재 즉 인쇄 회로 기판(PCB)의 열팽창계수(CTE)와 근사적으로 일치하는 값을 갖는 재료를 포함한 기판의 사용을 시사하지 않는다. 서로 비슷한 CTE를 갖는 기판과 PCB를 제조하게 되면, 열을 인터페이스에 가하게 될 때 (즉 소울더 리플로우(reflow)를 효율화하기 위해) 나타내고, 이 두 부재 사이의 인터페이스에서 발생하는 스트레스를 크게 감소시키게 된다. 쉽게 알 수 있듯이 패키지의 이런 위치에서 CTE가 크게 다르게 되면, 소울더 또는 유사 유형 접속부를 손상시킬 수 있고 패키지가 작동하지 않도록 만들 수 있다.
고밀도 회로를 가지며 효율적인 열 제거를 제공하는 패키지 및 이를 제조하기 위한 공정은 본 기술 분야에서 중요한 진전이 될 것으로 믿고 있다. 쉽게 대량생산에 적용될 수 있고 이에 따라 기존의 이런 유형의 여러 가지 생산물과 비교하여 비교적 저렴한 최종 생산물을 산출하는 그런 공정이 시사될 수 있다면, 그런 진전이 목전에 와있는 것으로 믿고 있다.
따라서 본 발명의 주 목적은 여기 설명되거나 다음의 설명된 것으로부터 분별가능한 몇가지 특유한 이점을 갖는 패키지(및 이를 제조하는 방법)를 제공하여 전자적 패키지화 기술을 향상시키는 것이다.
세라믹을 쓰지 않는 기반 부재를 사용하면서도 비교적 고온이 발생되는 스퍼터링과 같은 공정을 사용하여 대량 생산될 수 있는 패키지를 제공하는 것이 본 발명의 더 특정한 목적이다.
다음의 설명에서 알 수 있듯이 고밀도 회로를 가질 뿐만 아니라 융통성 있는 기판 즉 PCB 위에 배치되고 그것에 전기적으로 결합된 박막 프로화일(두께)(profile)을 소유한 패키지를 제공하는 것이 본 발명의 또다른 목적이다.
소울더 부재를 사용하여 융통성 있는 기판의 회로와 전기적으로 쉽게 접속될 수 있는 전자적 패키지를 제공하는 것이 본 발명의 더 특정한 목적이다.
본 발명의 한 국면에 따라서 전자적 기판 즉 PCB에 전기적으로 결합되는데에 적합화된 전자적 패키지가 제공된다. 이 전자적 패키지는 열 전도성(熱 傳導性) 부재, 열 전도성 부재위에 배치된 유기 재료 유전(dielectric) 박층(薄層) 유전 박층위에 배치되고 제1회로 밀도를 갖는 제1영역과 제1회로 밀도보다 작은 제2회로 밀도를 갖는 제2영역을 포함한 최소한 하나의 전기적 회로 층, 전기적 회로의 제1영역에 대해 상대 위치에 배치되고, 제1영역에 전기적 결합된 반도체 디바이스, 및 전기적회로의 제2영역에 대해 미리 결정된 패턴으로 배치되고 제2영역에 전기적 결합된 다수의 전기적 도전성(導電性) 부재를 포함한다. 전기적 도전성 부재는 전기적 패키지가 구조위에 배치되었을 때 전자적 구조에 전기적 결합되는데에 적합하다.
본 발명의 또다른 국면에 따라서 전자적 패키지 어셈블 리가 제공되는데, 이 어셈블리는 열 전도성 부재, 열 전도성 부재위에 배치된 유기 재료 유전 박층, 유전 박층 위에 배치되고 제1회로밀도를 갖는 제1영역과 제1밀도보다 작은 제2밀도를 갖는 제2영역을 포함한 최소한 하나의 전기적 회로 층, 전기적 회로의 제1영역에 대해 상대 위치에 배치되고 제1영역에 전기적으로 결합된 반도체 디바이스, 전기적회로의 제2영역에 대해 미리 결정된 패턴으로 배치되고 제2영역에 전기적으로 결합된 다수의 전기적 도전성 부재, 및 다수의 컨덕터를 갖는 전자적 구조를 포함하고, 여기서 전기적 도전성 부재 중 선택된 것들이 개별 컨덕터들에게 전기적으로 결합된다.
본 발명의 또다른 국면에 따라서 전자적 패키지를 제조하는 방법이 제공되는데, 이 방법은 열 전도성 부재를 제공하는 단계, 열 전도성 부재 위에 유기 재료 유전 박층을 제공하는 단계, 유전 박층 위에 제1회로 밀도를 갖는 제1영역과 제1회로 밀도보다 작은 제2회로 밀도를 갖는 제2영역을 포함한 전기적 회로 층을 제공하는 단계, 반도체 디바이스를 전기적 회로의 제1영역에 전기적 결합시키는 단계, 및 다수의 전기적 도전성 부재를 전기적 회로의 제2영역에 전기적 결합시키는 단계를 포함한다.
그리고 또다른 본 발명의 목적, 이점 및 능력을 알고 본 발명을 잘 이해할 수 있도록 하기 위해 상기 설명한 도면과 연관해서 다음의 개시 및 청구 범위를 근거하여 설명할 것이다.
제1도에 본 발명의 한 실시예에 따라서 전자적 패키지(10)이 도시 되었다. 패키지(10)은 열 전도성이고 평면인 부재(11)를 포함하는데, 이 평면부재는 양호한 실시예에서 구리 또는 알루미늄 또는 이것들의 합금으로 구성된다. 부재(11)은 본 발명의 반도체 디바이스(칩)(13)(제2도에서는 13')을 본 발명의 도전성 회로(아래에 정의된)에 결합시키기 위해 선택된 접근법에 따라서 최소한 두가지의 구성을 가질 수 있다. 그 각각이 하나의 칩(13)(또는 13')을 포함하는 몇가지(예를 들어 12개) 패키지가 동시 방식으로 제조될 수 있도록 하기 위해, 부재(11)은 제1도 및 제2도에 일부 도시된 칩보다 훨씬 큰 크기를 갖도록 양호하게는 제공된다. 이 특성은 이런 유형의 패키지와 관련하여 특히 증요하고 물론 각각의 최종 패키지의 전체 가격을 감소 시키는데에 기여한다. 한 예에서, 약 0.64㎝의 두께와 측면 길이 9.10㎝, 주방향 길이 12.70㎝를 갖는 사각형 구리 박판(sheet)이 제공될 수 있어서 그로부터 상기 언급한 대로 12개의 패키지(10)과 같은 단일 패키지들을 제조할 수 있게 된다. 그 위에 배치된 모든 칩(및 회로와 아래에 설명된 또다른 소자들)을 갖고 개별 회로에 전기적 결합된 박판은, 그 각각이 측면 길이가 2.70㎝이고 주방향 길이가 2.90㎝인 직사각형 모양을 갖는 개별 패키지 구조가 되도록 이후 분할될 수 있다. 각각의 그런 구조는 특이한 단일 칩에만 한정되지 않고, 여기 개시된 설명에 따라 패키지당 더 큰 칩 개수를 갖도록 하기 위해 사용될 수 있다.
패키지(10)은 인쇄 회로 기판(15)와 같은 전자적 구조 위에 탑재되고 그것에 전기적으로 결합되도록 디자인되어 더 큰 전자적 패키지 어셈블리를 형성하게 된다. 그런 탑재 형태를 가질 때 패키지(10)은 인쇄 회로 기판의 상부 표면위에서 단지 약 0.15㎝의 높이를 갖게 되어 기판(15) 위에서 얇고 낮은 프로파일을 나타내게 된다. 잘 이해할 수 있듯이 그런 특성은 패키지를 소형화하는 노력에 크게 기여한다.
부재(11)은 패키지(10)의 스티프너(stiffner)로 가능하며 소망한다면 부유(flouting) 또는 결합된 접지 평면으로 기능할 수 있다. 추가 설명이 아래에 제공될 것이다. 중요한 것은 구리가 부재(11)에 사용된다면 이 재료가 (15)와 같은 다중 층 인쇄 회로 기판의 CTE에 근사되는 CTE값을 가질 것이라는 점이다. 전형적으로는 대부분의 PCB는 그 내에서 보드에 대해 신호, 전력 및/또는 접지 평면으로 기능하는 몇몇 도전성(예로 구리) 층을 포함한다. 구리가 많은 부분을 점하기 때문에, 보드는 전형적으로는 구리의 CTE와 비슷한 CTE 값을 갖게 된다. 따라서 본 발명은 부재(11)의 CTE와 패키지(10)이 그 위에 배치되고 그것에 전기적 결합되는 상응 구조(PCB(15))의 CTE가 실질적으로 정합되도록 보장해 준다. 이는 패키지와 PCB 사이의 본드(bond) 지점에서 비교적 높게 나타나는 스트레스의 발생을 실질적으로 감소시키도록 작용하므로 본 발명의 중요한 특성이 된다. 본 발명의 경우 그런 본드 지점은 전기적 도전성 부재(25)를 사용하는 곳과 관련된 지점인데, 이 도전성 부재는 양호한 실시예에서 소울더 볼이 된다. 부재(25)의 양호한 소울더는 패키지 기술에 잘 알려진 대로 소울더 재료인 (10 : 90) 비율의 (주석 : 납) 소울더가 된다. 쉽게 알 수 있듯이 부재(11)과 보드(15) 사이의 유사한 CTE는 패키지 작동 그리고/또는 어셈블리(여기서 열은 보통 여러 가지 소울더 구조를 리플로우 하도록 가해진다) 동안 소울더 볼(25)에게 가해지는 스트레스를 크게 감소시킨다.
양호한 실시예에서, 부재(11)은 자신의 마주보는 표면들 위에 금속 박층(17)을 포함한다(이는 제2도의 실시예에서도 도시되었다). 양호하게는 크롬이 이 층의 금속이 되고 양호하게는 전기 플레이팅법을 사용하여 증착된다. 한 실시예에서 층(17) 각각은 약 0.20mils의 두께를 갖는다.(1mil은thch가 됨).
제1도와 2도에서 볼 수 있듯이 유기재료 유전 박층(19)는 부재(11)의 아래 표면을 따라 크롬 층(17) 위쪽으로 가해진다. 양호한 실시예에서 유전 층(19)는 폴리이미드가 되고 스프레이(spray)법을 사용하여 가해진다. 폴리이미드 두께는 0.30mils 밖에 안된다. 스프레이 후에 재료는 100℃에서 15분동안 건조된다. 본 재료는 이후 몇시간 동안 365℃에서 경화된다.
유전 박층(19)는, 알 수 있는 바와 같이 본 발명의 회로의 단일 층이 그 위에 제공되는 기반 층으로 기능한다. 제1도와 제2도에서 참조 번호(21)로 표지된 이 회로는 초기에는 크롬-구리-크롬으로 구성되고, 상기 설명한 기지의 스퍼터링 공정을 사용하여 층(19) 위에 증착된다. 이 공정에서, 금속으로 된 세 개의 층은 한 진공 상태에서 순차적으로 가해진다. 전형적 두께는 크롬이 800Å, 구리가 80,000Å 그리고 크롬이 800Å이 된다.
제1도의 실시예에서, 회로(21)은 칩(13)에 인접한 회로(21)의 일부에서 다수의 비교적 작은 컨덕터(23)을 포함하고, 그리고 제1도에 도시된 패키지의 비교적 극좌측과 극우측에서 더 넓은 컨덕터(24)를 포함하는 것으로 도시되었다.
중요한 것은, 제1도와 제2도의 실시예 모두에서 회로(21)이 제1회로 밀도를 갖는 제1영역과 제1회로 밀도보다 작은 밀도인 제2밀도를 갖는 제2영역을 갖는다는 것이다. 제1도의 실시예에서 고밀도의 제1영역은 도시된 대로 소울더 소자(27)의 인테림 어레이를 사용하여 칩(13)에 직접 결합되도록 디자인된 컨덕터(23)을 포함한다. 그에 비교하여 회로(21)층의 바깥 영역에 배치된 컨덕터(24)는 컨덕터(23)보다 어느 정도 더 넓은 것으로 도시되었다. 이런 컨덕터들은 비슷한 두께로 회로(21)의 다른 영역(컨덕터(23))과 동시에 제공되면서, 더 밀집 배치된 컨덕터(23)을 가진 회로의 영역보다 더 작은 회로 밀도를 갖는다. 한 예로서 회로(21)의 제1영역 내의 컨덕터(23)은 패드 그룹을 포함하고 약 3.5mils의 지름을 갖는 실린더형 모양을 갖는다. 이런 패드 컨덕터는 약 9mils의 (중심거리) 평균거리 간격만큼 서로 떨어져 배치된다. 비교하여 회로(21)의 외곽 영역에 배치된 관련 패드(24)는 실린더형 모양이 되고 각각이 약 16mils의 지름을 갖는다. 이런 컨덕터의 소망 피치(중심 거리 간격)는 약 50mils가 된다. 컨덕터(23)을 갖는 회로의 제1영역이 패드가 아니라 라인으로 구성되었다면 이 밀도가 인치당 500에서 600라인이 되는 것이 바람직스럽다. 즉 각각의 라인이 약 0.7mils의 폭을 갖고 라인들은 1.80mils의 중심거리 간격을 갖고 떨어져 배치된다. 라인이 회로(21)의 외곽 저 밀도 영역에 대해서도 유용화되려면, 그런 라인들은 인치당 50에서 100라인의 밀도를 가져야 한다. 그러나 이런 소자를 대형 소울더 도전성 부재(25)에 전기적 결합시켜야 할 필요성 때문에 패드(직사각형 또는 실린더형)를 회로의 외곽 영역에 제공하는 것이 양호하다.
제1도에서 칩(13)은 예시된 소울더 소자(27)을 사용하여 개별 컨덕터(23)(또는 공통 컨덕터, 즉 접지)에 각각 전기적 결합된 다수의 접속 부위(site)(도시 안됨)를 포함한다. 양호한 실시예에서, 소울더 소자(27)은 구형 볼 모양을 갖고 (3 : 97) 비율의 (주석 : 납) 소울더를 포함한다. 칩과 회로 사이의 결합을 제공하기 위한 양호한 과정은 패키지(배치된 칩(13)을 갖는 부재(11))가 약 5분동안 약 350℃의 온도로 오븐 내에 배치되는 소울더 리플로우 작동 과정이 된다.
그러나 상기 과정이 일어나기 전에 최외곽의 대형 소울더 볼 부재(25)를 먼저 부착시키는 것이 좋다. 그런 부재들을 결합시키기 전에, 회로(21)의 선택된 영역 위쪽으로 유기 재료(31)의 연속적인 제2유전 박층을 가하는 것이 양호한데, 이때 회로의 선택된 영역은 제1도의 실시예에서 더 작은 회로 밀도를 갖는 최외곽 회로 영역에만 있다. 재료(31)을 가하는 양호한 기법은 층(19)에 대해 설명한 것과 마찬가지로 스프레이한 후에 경화시키는 공정이 된다. 층(19)의 재료와 같이 제2유전 박층의 양호한 재료는 폴리이미드가 된다. 제2폴리이미드가 배치되고 경화되었을 때 소울더 볼 부재(25)를 끼워 맞추기 위해 선택된 구멍(33)이 유기 재료(31)층 내에서 소망하는 접촉 부위에 제공된다. 그런 구멍(33)을 제공하는 양호한 기법은 레이저 침식(ablation)을 사용하는 것이다. 한 실시예에서 각각의 구멍은 실린더형 모양을 가지며 단지 약 17mils의 지름을 갖는다. 제1도 구조의 양호한 실시예에서 유기 재료(31)의 제2층은 회로(21)의 전체 상부 표면에 걸쳐서 가해진다. 이는 물론 회로의 회로 패턴이 형성된 후에 이뤄진다. 양호하게는 내측의 고밀도의 회로 영역과 외측의 저밀도 회로 영역을 포함하는 이 패턴은 기지의 포토리소그래피 공정을 사용하여 성취된다. 이 공정 동안 포토레지스트 재료(도시 안됨)가 증착되고, 노출되고 (패턴을 노출시키기 위해), 현상되고 구워진다. 회로 패턴은 노출된 재료를 에치하여 없앰으로써(etch away) 형성된다. 이제 회로 패턴을 구성한 금속을 보호하는 잔여 포토레지스트가 이후 제거되어 개별 회로 소자(예 23,24)들이 노출되도록 한다. 대형 소울더 볼 부재(25)와 훨씬 작은 소울더 볼 부재(27)이 그 위에서 결합되는 소망 패드가 이후 상기 언급한 레이저 침식 공정을 사용하여 노출된다. 쉽게 알 수 있는 것처럼 레이저 침식법은 폴리이미드와 같은 유기 재료 내에서 아주 작은 지름의 개구를 만들어 낼 수 있다. 예를 들어, 작은 소울덕 부재(27)이 그 내로 배치되는 컨덕터(23)에 제공된 개구는 그 각각이 단지 약 5mils의 지름을 갖는 다. 제1도에서 예시적 목적으로 재료(31)이 칩(13)의 바로 아래 있지는 않은 것으로 도시되었음을 주의하라.
개별 소울더 볼 부재(25)(및 작은 소울더 볼 부재(27))를 끼워 맞추기 위해 폴리이미드 층(31)내에 개구들을 만든 후에, 그런 제거의 결과로 노출된 회로는 이제 상부 크롬이 제거되어 그 밑에 깔린 구리를 노출시키는 에치 공정을 겪에 된다. 제1도의 소울더 부재가 직접 결합된 곳이 이 구리가 된다.
다음 단계의 작동에서 더 넓은 소울더 볼 부재(25)가 개별 패드 또는 라인(24)에 결합된다. 일련의 패키지가 넓은 열 전도성 부재(11)과 몇가지 부가 칩 부위와 각각의 패키지 위의 외곽 리드 부위를 동시에 제공받았다면, 제1도의 패키지를 제조하는 다음의 양호한 단계는 미리 결정된 경계부 라인을 따라 더 넓은 구리 부재(11)를 짤라내어 개별 패키지 부재의 일정량만큼 산출하는 것이다. 각각의 패키지 부재는 소울더 볼 부재(25)와 그 위에서 컨덕터(23)과 (24)를 갖는 회로를 갖는다. 이 단계에서 칩(13)이 아직 제공되지 않았음을 인지해야 한다.
상기 설명한 대로 측면 길이 9.10㎝와 주방향길이 12.70㎝를 갖는 직사각형 모양의 구리 박판이 한 예에서 쓰인다. 그위에 동시에 형성된 개별 회로 패턴과 각각의 개별 회로들의 선택된 부분에 전기적으로 결합된 더 넓은 소울더 볼 부재의 선택된 일정량을 갖는 전도성 구리 박판은 전체 12개의 소망하는 개별 패키지(10)들로 이제 분할된다. 각각의 그런 패키지(10)은 양호하게는 단일 칩을 감당하도록 디자인된 다수의(예로 432개) 더 넓은(10 : 90) 비율의(주석 : 납) 소울더 부재(25)를 양호하게는 포함한다. 이 예에서, 소울더 부재(25)는 지름 약 30mils를 갖는 반면 상응 소울더 부재(27)은 지름 약 4mils를 갖는다.
제1도의 패키지를 제조하기 위한 다음의 양호한 단계에서, 그 위에서 표지된 다수의 더 작은 소울더 부재(27)을 포함한 칩(13)은 본 발명 회로의 내측의 제1영역에서 개별, 고밀도 컨덕터(23)과 정렬되고 (소울더 리플로우를 사용하여)그에 전기적으로 결합된다. 이 소울더 리플로우는 약 315℃의 온도에서 일어나며 이미 소울더된 부재(25)에 역효과를 끼치지 않는다.
소울더 소자(27)의 리플로우 후에 형성된 소울더 접속부를 둘러싸기 위해 칩의 아래 부분을 포함하여 칩(13) 주위에 인캡슐런트(35)(encapsulant)의 일정량을 가하는 것이 좋다. 제1도에 도시된 것처럼, 인캡슐런트(35)는 칩의 측면과 바닥 표면(접촉 부위를 가짐)과만 관계된다. 인캡슐런트(35)는 칩(13)의 노출된 외곽 표면(37)에 입혀지지 않는다. 양호한 인캡슐런트 재료는 Hysol Electronic Chemicals, Olean, New York에서 구득가능한 Hysol 4511이다(Hysol은 Hysol Electronic Chemicals의 상표임).
패키지(10)은 이후 완비되고 상응 전자적 구조(PCB 15) 위에 배치되고 그것에 전기적 결합되는데에 적합화된다. 이 접속은 패키지(10)이 PCB(15)와 정렬되도록 정확하게 배치시켜서 소울더 볼 부재(25)가 PCB(15)의 상부 표면(43) 위에 배치된 개별 컨덕터 패드(41)(예로 구리 패드)에 대해 정확히 정렬되도록 만들어 주는 픽 앤플레이스(pick and place) 장비를 사용하여 간단히 이루어진다. 본 발명의 한 실시예에서 상기 언급한 전체 432개의 소울더 볼 부재(25)는 상응하는 비슷한 개수의 컨덕터 패드(41)과 정합되도록 사용되었다. PCB(15) 위쪽에서 조립되었을 때 패키지(10)은 PCB의 상부 표면(43)으로부터 약 0.15cm만큼의 높이를 갖게되어 낮은 프로파일 패키지 구조를 보장해 준다.
제1도의 패키지를 제조하기 위한 상기 단계는 인테림 검사와 조사 과정을 또한 포함할 수 있는데, 이 과정은 잘 알려져 있기 때문에 더 자세히 여기서 설명하지 않는다. 그런 검사와 조사를 수행하는 한 특정 시기는 소울더 부래(25)와 소자(27)과 같은 외부 전도성 부재를 수용해야 하는 본 발명의 단일 회로 층의 모든 소망 배치가 충분히 노출되도록 보장해 주기 위해 크롬을 에칭한 후가 될 수 있다.
제2도의 실시예에서 칩(13') 위에서 패키지 회로와 접촉 부위(도시 안됨)사이의 전기적 결합은 다수의 도전성 배선(45)를 사용하여 제공된다. 양호한 실시예에서 이런 배선들은 금이 되고 약 1.30mils의 작은 지름과 약 0.25cm의 길이를 갖는다. 제2도에서 돌출 배선이 전형적으로는 칩(13')의 상응 표면 위에서 연장되므로(제2도의 아랫부분) 칩이 도시된 대로 그 내에 배치될 수 있도록 하기 위해 구리로된 열 전도성 부재(11) 내에 인덴테이션(indentation) 또는 리세스(recess)(51)을 제공하는 것이 바람직스럽다. 따라서 낮은 프로파일 패키지 구조가 여기서도 귀결된다.
제2도에서 구리로 된 열 전도성 부재(11)은 바닥 표면을 따라 있는 초기 크롬 층(17)과 제1도에 제공된 것과 같은 유기 재료로 된 유전 박층(19)을 포함한다. 두 개의 층(17)과 (19)의 증착은 부재(11)에서 인덴테이션(51)의 형성위에 일어난다. 대안으로 양층을 가한후에 인덴테이션을 제공하는 것이 가능하다. 그러나 전자의 과정이 재료를 절약하는데에 도움이 된다.
제1도의 실시예와 같은 유사한 도전성 부재(24)를 포함하는 회로 층은 최외곽 컨덕터(24)가 점유한 영역보다 더 큰 밀도를 갖는 제2영역을 또한 포함한다. 이런 고밀도 내부 컨덕터는 제2도에서 참조 번호(23')으로 대표된다.
본 발명의 한 실시예에서 내측 도전성 부재(23')(칩13')에 인접 배치됨)은 그 각각이 4mils의 폭을 갖는 다수의 개별 패드들을 포함한다. 이렇게 내측에 배치된 직사각형 패드는 8mils의 피치로 공간 배치된다. 각각의 패드(23')은 그에 본드된(예로 열 압축 본딩을 사용하여) 개별 금배선(45) 중 하나를 갖도록 디자인된다. 제1도 뿐만아니라 제2도에서 개별 내측 컨덕터(23')(제2도)와 (23)(제1도)가 외곽의 더 큰 컨덕터(24)쪽으로 "팬 아웃(fan out)"한다. 제2도 구조의 한 실시예에서 예를 들어, 내측 컨덕터(23')의 배열(208)은 소망 배선(45)를 수용하기 위해 칩(13')에 대해 인덴테이션(51)의 외곽 벽을 따라 공간 배치되었다. 각각의 컨덕터(23')은 이후 개별 외곽 컨덕터(24) 중 하나에게 결합되는데, 이 외곽 컨덕터는 내측의 상응하는 세미한 컨덕터보다 크기가 비교적 크고 훨씬 작은 밀도를 갖는다. 상기 제공된 동일 예에 대해, 전체 208개의 외곽 컨덕터(24)가 제공되는데, 각각의 컨덕터가 그에 전기적 결합된 개별 소울더 부재(25)를 갖도록 디자인되었다.
이미 설명한 것처럼 제2도의 패키지는 컨덕터(24)와 (23')을 포함하는 그 밑에 깔린 회로의 선택된 영역 위에서 유기 재료 층(31)을 포함한다. 이 층은 그 내로 개별 소울더 볼 부재(25)가 위치되고 그 개별 도전성 부재(24)에 결합되기 위해 리플로우되는 예시된 개구부(33)가 (제1도의 실시예처럼 레이저 침식법을 사용하여) 제공된다. 컨덕터(24)의 외곽 패턴은 개수와 모양(직사각형)에 있어서 제1도의 컨덕터(24)패턴과 비슷하다.
제2도의 패키지(10)을 형성하는 양호한 방법은 인덴테이션(51)(몇개의 패키지가 동시에 형성되고 있다면 몇 개의 인덴테이션이 된다)을 갖는 열 전도성 부재(11)을 제공하는 단계를 포함한다. 크롬층(17)과 차순의 유기 재료 층(19)가 가해진 후 컨덕터(24)와 (23')을 포함하는 본 발명의 회로 단일 층이 이루는 회로화가 제공된다.
유전 유기 재료(31)로 만들어진 제2층이 제1도와 마찬가지로 이후 부가된다. 이 공정 후에 레이저 침식법을 사용하여 개별 개구부(33)을 정하여 주게 된다. 소울더 볼 부재(25)가 이후 제 위치에 고정되고 개별 컨덕터(24)에게 결합된다. 이후 하나 이상의 패키지(10)가 공통 부재(11) 위에서 동시에 형성되는 경우라면 상기 언급한 부재(11)을 절단하게 된다. 칩(13')이 이후 적합 접착제(도시 안됨)를 사용하여 부재(11)에 본드된다. 한 예에서 사용된 접착제는 Ablestick Laboratories of Rancho Dominquez, CA.에서 제조한 965IL 에폭시가 된다. 이 접착제는 이후 제 위치에서 경화된다. 이후 인캡슐런트(59)의 일정량이 제2도에 도시된 대로 칩(13')의 측면을 따라 인덴테이션(51)내에 가해진다. 와이어 본딩을 사용하여 개별 금배선(45)를 개별 칩 접속 부위 및 개별 내부 컨덕터(23')으로 본드시킨다. 그런 와이어본딩은 기술계에 알려진 장치와 공정을 사용하여 성취되고 부가 설명은 제공되지 않는다. 이 전기적 결합 이후 또다른 일정량의 인캡슐런트(61)이 배선 및 결합된 칩, 그리고 양호하게는 고밀도 컨덕터(23')의 일부 영역 위에 씌워진다. 한 실시예에서 사용된 인캡슐런트는 상기 Hysol Electronic Chemicals Company에서 구득 가능한 Hysol 4450이다.
제2도에 도시된 것처럼 제2인캡슐런트(61)은 상응 칩(13')에 대해 평평한 평면 표면 영역(63)을 포함한다. 제2도의 실시예의 한 예에서, 패키지(10)은 PCB(15)의 상부 표면(43)으로부터 약 0.15㎝ 정도의 높이를 갖는다.
소울더 리플로우 작동은 대형 소울더 볼 소자(25)를 개별 PCB 컨덕터 패드(4)로 본드시키기 위해 이뤄진다. 이 소울더 작동을 수행하기 위해 요구되는 온도는 와이어본드 칩 및 관련 회로 소자에 역효과를 끼치지 않는다.
본 발명에 사용된 개별 소자에 대한 상기 측정치는 본 발명을 어떤 방식으로든 제한하는 것이 아니다. 자세히 말하면 성공적으로 작동하는 구조를 얻을 수 있는 또다른 디멘젼이 쉽게 쓰일 수 있다. 예를 들어 제1도의 도전성 소자(23)을 형성하는데에 사용된 실린더형 패드는 약 3에서 4mils 까지의 지름을 가질수 있고 약 8에서 10mils 까지의 중심거리 간격을 두고 배치될 수 있다. 또 다른 예에 의해 외곽 도전성 부재(24)는 실린더형 모양일 때, 약 14에서 18mils 까지의 지름을 가질 수 있고 약 40에서 55mils 까지의 중심 거리 간격을 두고 배치될 수 있다. 도전성 부재(23) 또는 (23')이 직사각형 모양이라면, 이들은 3에서 5mils 까지의 폭을 갖고 약 7에서 9mils 까지의 중심 거리 간격을 두고 배치될 수 있다.
상기 디멘젼이 양호한 디멘젼 범위와 상응 소자 사이의 비례 디멘젼을 예시할 것일 뿐 본 발명을 제한하는 것이 전혀 아님을 인지해야 한다. 그러나 그런 작은 디멘젼과 공간 배치는 컴퓨터 업계에서 간절히 소망하는, 비교적 고밀도의 내부 도전성 부재 패턴을 보장해 준다. 가장 중요한 점은 이런 높은 밀도가 스퍼터링과 같은 고온 공정을 사용할 수 있는 능력으로 인해 획득되었다는 것이다. 그런 공정은 그 밑에 깔린 소자(예로서 폴리이미드(19))에 역효과를 주지 않고서도 가능하였다. 여기 도시된 패키지의 한가지 중요한 장점은 비교적 두꺼운 구리 부재(11)(예를 들어 한 실시예에서 약 0.64㎝의 두께를 가짐)가 열 배출부(제1도와 제2도의 실시예에서 모두)로 기능할 수 있고 또한 "부유"접지 평면 또는 접속된 접지 평면으로 기능하여 패키지(10)에 최대의 전기적 수혜를 제공할 수 있다는 것이다. "부유" 접지 평면은 유기 재료(19)의 제1유전 층이 아주 작은 두께(예를 들어 0.30mils)를 갖기 때문에 획득가능한데, 이 유전 층은 회로를 도전성 부재(11)로부터 분리시키는데에 쓰인다. 가장 중요한 점은 여기 개시된 비교적 고밀도의 미세 라인 회로를 보장해 주는데에 크게 바람직스런 스퍼터링 기법을 본 발명이 사용한다는 것이다. 이는 종래 기술에서 사용한 세라믹 또는 유사 재료를 사용하지 않고서도 이뤄진다. 언급한대로 아주 좋은 열 전도성 재료가 부재(11)에 사용되는데, 이 재료는 그 위에 배치된 다중층 PCB의 CTE와 비슷한 값을 갖도록 하기 위해 구리가 될 것이다. 더 주목할 점은 상기 모든 것이 저 프로파일의 패키지 부재가 PCB(15)와 같은 외부 기판 위에 배치되도록 보장해 주면서 획득가능하다는 것이다.
예를 들어, 다음의 디멘젼이 상기 설명한 특성을 소유하는 패키지 구조를 제공하면서 획득가능하다. 27밀리미터 × 27밀리미터의 외곽 디멘젼을 갖는 패키지에 대해 입/출력계수는 360까지 획득가능하다. 35㎜정사각형 패키지에 대해, 계수는 440에서 560까지 획득가능하고, 40㎜의 정사각형 패키지에 대해서는 I/D계수는 800까지 획득가능하다. 전형적 패키지(27㎜)는 약 2에서 4 watts의 전력 감쇠를 갖도록 산정된다. 여기 개시된 설명에 따라 산출된 패키지가 비교적 고전력의 응용에 대해서도 사용될 수 있고, 그럴 경우 약 25 watts의 감쇠를 나타내면서 적합 열 배출과 공기 흐름을 제공할 수 있다는 것이 계산되었다. 여기 개시된 특유하고 단일한 회로 층이 패키지 회로 구조의 일부로서 바이어스(애퍼쳐)가 제공되는 것을 요구하지 않는다는 것을 주의하라. 이는 본 발명을 실시하는데에 필요한 공정단계를 감소시키고 따라서 비용을 절감시킨다.
따라서 자기의 일부인 고밀도 회로를 포함하면서 또한 패키지 및 패키지가 그 위에 배치된 관련 외부 회로 구조 사이의 열적 정합을 보장해 주는 전자적 패키지와 이를 제조하는 방법이 제시되고 설명되었다. 또다른 중요한 점은 여기서 개시된 본 발명이 비교적 낮은 프로파일을 갖는다는 것이다. 또한 이 패키지가 칩과 관련 회로를 결합시킬 때 최소한 두가지의 다른 방식을 사용하여 획득가능하고, 이에 따라 이 중요한 발명에 확장성을 더해 준다.
현재 본 발명의 양호한 실시예로 여기는 것이 제시되고 설명되었지만 본 분야 기술에 익숙한 자에게는 청구범위에 의해 정의된 본 발명의 범위를 벗어나지 않고서 본 발명에 대한 여러 가지의 변화와 변형이 이뤄질 수 있다는 것이 명백할 것이다.

Claims (26)

  1. 전자적 구조에 전기적으로 결합하는데에 적합화된 전자적 패키지에 있어서, 열 전도성 부재 상기 열 전도성 부재 위에 배치된 유기 재료로 된 유전 박층, 상기 유전 박층 위에 배치되고, 제1회로 밀도를 갖는 제1영역과 상기 제1밀도보다 작은 제2회로 밀도를 갖는 제2영역을 포함하는 최소한 하나의 전기적 회로 층, 상기 전기적 회로 층의 상기 제1영역을 마주보며 배치되고 상기 제1영역에 전기적으로 결합된 반도체 디바이스, 및 상기 전기적 회로 층의 상기 제2영역에 대해 미리 결정된 패턴으로 배치되고, 상기 제2영역에 전기적으로 결합되고, 그 각각이 상기 전자적 패키지가 상기 전자적 구조 위에 배치될 때 상기 전자적 구조에 전기적으로 결합되는데에 적합화된 다수의 전기적 도전성 부재를 포함라는 것을 특징으로 하는 전자적 패키지.
  2. 제1항에 있어서, 상기 전기적 회로 층의 선택된 영역 위에 배치되고 그 내에 개구부를 포함하고, 상기 전기적 도전성 부재 중 선택된 영역이 상기 개구부를 통해 상기 전기적 회로의 상기 제2영역에 전기적으로 결합되는, 유기 재료로 된 제2유전 박층을 더 포함하는 것을 특징으로 하는 전자적 패키지.
  3. 제2항에 있어서, 상기 제1 및 제2 유전 박층의 상기 유기 재료가 폴리이미드로 구성되는 것을 특징으로 하는 전자적 패키지.
  4. 제2항에 있어서, 유기 재료로 된 상기 제1 및 제2유전 박층이 각각 약 0.30mils보다 크지 않은 두께를 갖는 것을 특징으로 하는 전자적 패키지.
  5. 제1항에 있어서, 상기 열 전도성 부재가 구리, 알루미늄 또는 이것들의 합금으로 구성된 군으로부터 선택된 것을 특징으로 하는 전자적 패키지.
  6. 제1항에 있어서, 상기 전기적 회로의 제1영역 및 제2영역 각각이 다수의 회로 패드로 구성되는 것을 특징으로 하는 전자적 패키지.
  7. 제6항에 있어서, 상기 전기적 회로의 상기 제1영역의 상기 패드 중 선택된 것이 실린더 모양이고, 약 3에서 4mils 사이의 지름을 갖고, 약 8에서 10mils사이의 중심 거리 간격을 두고 배치되고, 상기 지름과 상기 중심 거리 간격이 상기 제1회로 밀도를 정해주는 것을 특징으로 하는 전자적 패키지.
  8. 제7항에 있어서, 상기 전기적 회로의 상기 제2영역의 상기 패드 중 선택된 것이 실린더 모양이고, 약 14에서 18mils 사이의 지름을 갖고, 약 45에서 55mils 사이의 중심 거리 간격을 두고 배치되고, 상기 지름과 상기 중심 거리 간격이 상기 제2회로 밀도를 정해주는 것을 특징으로 하는 전자적 패키지.
  9. 제6항에 있어서, 상기 제1영역의 상기 패드 중 선택된 것이 직사각형 모양이고 약 3에서 5mils 의 폭을 갖고, 약 7에서 9mils 사이의 중심 거리 간격을 두고 배치되고, 상기 폭과 상기 중심거리 간격이 상기 제1회로 밀도를 정하는 것을 특징으로 하는 전자적 패키지.
  10. 제9항에 있어서, 상기 전기적 회로의 상기 제2영역의 상기 패드 중 선택된 것이 실린더 모양이고, 약 14에서18mils 사이의 지름을 갖고, 약 45에서 55mils 사이의 중심 거리 간격을 두고 배치되고, 상기 지름과 상기 중심 거리 간격이 상기 제2회로 밀도를 정하는 것을 특징으로 하는 전자적 패키지.
  11. 제1항에 있어서, 상기 반도체 디바이스를 상기 전기적 회로의 상기 제1영역으로 전기적 결합시키는 다수의 제2전기적 도전성 부재를 더 포함하는 것을 특징으로 하는 전자적 패키지.
  12. 제11항에 있어서, 다수의 제1 및 제2전기적 도전성 부재 중 선택된 것의 각각의 소울더 소자를 포함하고, 상기 다수의 제1도전성 부재의 상기 소울더 소자가 상기 다수의 제2도전성 부재의 상기 소울더 소자보다 더 큰 것을 특징으로 하는 전자적 패키지.
  13. 제12항에 있어서, 상기 다수의 제1소울더 소자 중 상기 선택된 것이 (10 : 90)비율의 (주석 : 납)소울더 재료로 구성되고, 상기 다수의 제2소울더 소자 중 상기 선택된 것이 (3 : 97)비율의 (주석 : 납)소울더 재료로 구성된 것을 특징으로 하는 전자적 패키지.
  14. 제12항에 있어서, 상기 다수의 제2도전성 부재의 상기 소울더 소자 중 선택된 것을 둘러싸는 일정량의 인캡슐런트 재료를 더 포함하는 것을 특정으로 하는 전자적 패키기.
  15. 제11항에 있어서, 상기 다수의 제2전기적 도전성 부재 중 선택된 것 각각이 배선을 포함하는 것을 특징으로 하는 전자적 패키지.
  16. 제15항에 있어서, 상기 반도체 디바이스와 상기 배선을 도포하는 일정량의 인캡슐런트 재료를 더 포함하는 것을 특징으로 하는 전자적 패키지.
  17. 열 전도성 부재, 상기 열 전도성 부재 위에 배치된 유기 재료로 된 유전 박층, 상기 유전 박층 위에 배치되고, 제1회로 밀도를 갖는 제1영역과 상기 제1회로 밀도보다 작은 제2회로 밀도를 갖는 제2영역을 포함하는 최소한 하나의 전기적 회로 층, 상기 전기적 회로 층의 상기 제1영역을 마주보며 배치되고 상기 제1영역에 전기적으로 결합된 반도체 디바이스, 상기 전기적 회로 층의 상기 제2영역에 대해 미리 결정된 패턴으로 배치되고 상기 제2영역에 전기적으로 결합된 다수의 전기적 도전성 부재, 및 상기 전기적 도전성 부재 중 선택된 것이 그 자신의 각각에 전기적으로 결합된 다수의 컨덕터를 포함한 전자적 구조를 포함하는 것을 특징으로 하는 전자적 패키지.
  18. 전자적 구조에 전기적으로 결합되는데에 적합화된 전자적 패키지를 만드는 방법에 있어서, 열 전도성 부재를 제공하는 단계, 상기 열 전도성 부재 위에 유기 재료로 된 유전 박층을 제공하는 단계, 상기 유전 박층 위에 제1회로 밀도를 갖는 제1영역과 상기 제1밀도보다 작은 제2회로 밀도를 갖는 제2영역을 포함하는 전기적 회로 층을 제공하는 단계, 반도체 디바이스를 상기 전기적 회로 층의 상기 제1영역에 전기적 결합시키는 단계, 및 다수의 전기적 도전성 부재를 상기 전기적 회로의 상기 제2영역에 전기적 결합시키는 단계를 포함하는 것을 특징으로 하는 전자적 패키지를 만드는 방법.
  19. 제18항에 있어서, 상기 열 전도성 부재 위에 인테림(interim) 전도성 층을 제공하는 단계를 더 포함하고, 상기 유전 박층이 상기 인테림 전도성 층 위에 배치되는 것을 특징으로 하는 전자적 패키지를 만드는 방법.
  20. 제18항에 있어서, 상기 유전 박층이 스프레이 공정을 사용하여 가해지는 것을 특징으로 하는 전자적 패키지를 만드는 방법.
  21. 제18항에 있어서, 상기 전기적 회로 층이 스퍼터링 공정을 사용하여 제공된 것을 특징으로 하는 전자적 패키지를 만드는 방법.
  22. 제18항에 있어서, 상기 반도체 디바이스가 와이어본드 공정을 사용하여 상기 전기적 회로에 결합된 것을 특징으로 하는 전자적 패키지를 만드는 방법.
  23. 제18항에 있어서, 상기 반도체 디바이스가 소울더 공정을 사용하여 상기 전기적 회로에 결합된 것을 특징으로 하는 전자적 패키지를 만드는 방법.
  24. 제18항에 있어서, 상기 전기적 회로 층 위에 유기 재료로 된 제2유전 박층을 제공하고 이후 상기 전기적 회로의 일부를 노출시키기 위해 상기 제2운전 박층의 일부를 선택적으로 제거하는 단계를 더 포함하고, 상기 전기적 도전성 부재를 전기적으로 결합시키는 것이 상기 전기적 회로의 상기 노출된 부분 위에서 일어나는 것을 특징으로 하는 전자적 패키지를 만드는 방법.
  25. 제18항에 있어서, 상기 전기적 도전성 부재를 상기 전기적 회로에 전기적 결합시키는 단계가 소울더 공정을 포함하는 것을 특징으로 하는 전자적 패키지를 만드는 방법.
  26. 제18항에 있어서, 상기 반도체 디바이스의 일부를 도포하기 위해 일정량의 인캡슐런트 재료를 제공하는 단계를 더 포함하는 것을 특징으로 하는 전자적 패키지를 만드는 방법.
KR1019950067684A 1995-01-25 1995-12-29 전자적 패키지 KR100188620B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/378,347 US5616958A (en) 1995-01-25 1995-01-25 Electronic package
US08/378,347 1995-01-25
US8/378,347 1995-01-25

Publications (2)

Publication Number Publication Date
KR960030391A KR960030391A (ko) 1996-08-17
KR100188620B1 true KR100188620B1 (ko) 1999-07-01

Family

ID=23492769

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950067684A KR100188620B1 (ko) 1995-01-25 1995-12-29 전자적 패키지

Country Status (3)

Country Link
US (3) US5616958A (ko)
EP (1) EP0724290A2 (ko)
KR (1) KR100188620B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101112531B1 (ko) 2009-10-14 2012-03-09 통 싱 일렉트릭 인더스트리스 리미티드 로우 프로파일 광전자 소자 패키지

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905300A (en) * 1994-03-31 1999-05-18 Vlsi Technology, Inc. Reinforced leadframe to substrate attachment
FR2728392A1 (fr) * 1994-12-16 1996-06-21 Bull Sa Procede et support de connexion d'un circuit integre a un autre support par l'intermediaire de boules
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package
US6150716A (en) * 1995-01-25 2000-11-21 International Business Machines Corporation Metal substrate having an IC chip and carrier mounting
GB9502178D0 (en) * 1995-02-03 1995-03-22 Plessey Semiconductors Ltd MCM-D Assemblies
GB2297652B (en) * 1995-02-03 1999-03-31 Plessey Semiconductors Ltd Microchip module assemblies
DE69618458T2 (de) * 1995-05-22 2002-11-07 Hitachi Chemical Co., Ltd. Halbleiterteil mit einem zu einem verdrahtungsträger elektrisch verbundenem chip
JP3549294B2 (ja) * 1995-08-23 2004-08-04 新光電気工業株式会社 半導体装置及びその実装構造
JPH0964240A (ja) * 1995-08-25 1997-03-07 Toshiba Corp 半導体装置および半導体装置の製造方法
US6861290B1 (en) * 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
KR0179802B1 (ko) * 1995-12-29 1999-03-20 문정환 반도체 패키지
DE19600306C1 (de) * 1996-01-05 1997-04-10 Siemens Ag Halbleiter-Bauelement, insb. mit einer optoelektronischen Schaltung bzw. Anordnung
DE19607212C1 (de) * 1996-02-26 1997-04-10 Richard Herbst Verbundkörper, Verfahren und Kunststoff-Spritzgießwerkzeug zur Herstellung eines solchen
JP3080579B2 (ja) * 1996-03-06 2000-08-28 富士機工電子株式会社 エアリア・グリッド・アレイ・パッケージの製造方法
US5844315A (en) * 1996-03-26 1998-12-01 Motorola Corporation Low-profile microelectronic package
JP2828021B2 (ja) * 1996-04-22 1998-11-25 日本電気株式会社 ベアチップ実装構造及び製造方法
JP3404446B2 (ja) * 1996-04-24 2003-05-06 シャープ株式会社 テープキャリアパッケージ及びそのテープキャリアパッケージを備えた液晶表示装置
JPH09306954A (ja) * 1996-05-20 1997-11-28 Hitachi Ltd 半導体装置及びその実装方法並びに実装構造体
JPH09312374A (ja) * 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
CA2180807C (en) * 1996-07-09 2002-11-05 Lynda Boutin Integrated circuit chip package and encapsulation process
US5757073A (en) * 1996-12-13 1998-05-26 International Business Machines Corporation Heatsink and package structure for wirebond chip rework and replacement
HUP9701377A3 (en) * 1997-01-15 2000-01-28 Ibm Case and method for mouting an ic chip onto a carrier board or similar
JP3593833B2 (ja) * 1997-02-10 2004-11-24 富士通株式会社 半導体装置
US5770477A (en) * 1997-02-10 1998-06-23 Delco Electronics Corporation Flip chip-on-flip chip multi-chip module
US5891754A (en) * 1997-02-11 1999-04-06 Delco Electronics Corp. Method of inspecting integrated circuit solder joints with x-ray detectable encapsulant
US6097098A (en) 1997-02-14 2000-08-01 Micron Technology, Inc. Die interconnections using intermediate connection elements secured to the die face
US5994166A (en) 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH10270592A (ja) * 1997-03-24 1998-10-09 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6208022B1 (en) * 1997-03-27 2001-03-27 Nec Corporation Electronic-circuit assembly
JPH10294418A (ja) * 1997-04-21 1998-11-04 Oki Electric Ind Co Ltd 半導体装置
US5834839A (en) * 1997-05-22 1998-11-10 Lsi Logic Corporation Preserving clearance between encapsulant and PCB for cavity-down single-tier package assembly
US5796038A (en) * 1997-06-16 1998-08-18 Vlsi Technology, Inc. Technique to produce cavity-up HBGA packages
WO1999004430A1 (en) 1997-07-21 1999-01-28 Aguila Technologies, Inc. Semiconductor flip-chip package and method for the fabrication thereof
JPH1174312A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置およびはんだバンプの形成方法
US5920126A (en) * 1997-10-02 1999-07-06 Fujitsu Limited Semiconductor device including a flip-chip substrate
US5882954A (en) * 1997-10-06 1999-03-16 Ford Motor Company Method for adhering a metallization to a substrate
USRE43112E1 (en) 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
US6072233A (en) 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6225699B1 (en) * 1998-06-26 2001-05-01 International Business Machines Corporation Chip-on-chip interconnections of varied characteristics
US6297548B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
US5854507A (en) * 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
JP2000077563A (ja) * 1998-08-31 2000-03-14 Sharp Corp 半導体装置およびその製造方法
US6121576A (en) 1998-09-02 2000-09-19 Micron Technology, Inc. Method and process of contact to a heat softened solder ball array
US6160715A (en) * 1998-09-08 2000-12-12 Lucent Technologies Inc. Translator for recessed flip-chip package
US6194250B1 (en) 1998-09-14 2001-02-27 Motorola, Inc. Low-profile microelectronic package
US6396136B2 (en) * 1998-12-31 2002-05-28 Texas Instruments Incorporated Ball grid package with multiple power/ground planes
US6239484B1 (en) 1999-06-09 2001-05-29 International Business Machines Corporation Underfill of chip-under-chip semiconductor modules
US6242280B1 (en) * 1999-06-30 2001-06-05 Agilent Technologies, Inc. Method of interconnecting an electronic device
US6255143B1 (en) * 1999-08-04 2001-07-03 St. Assembly Test Services Pte Ltd. Flip chip thermally enhanced ball grid array
US6461891B1 (en) * 1999-09-13 2002-10-08 Intel Corporation Method of constructing an electronic assembly having an indium thermal couple and an electronic assembly having an indium thermal couple
KR100673379B1 (ko) 1999-12-22 2007-01-23 삼성전자주식회사 적층 패키지와 그 제조 방법
US6369448B1 (en) * 2000-01-21 2002-04-09 Lsi Logic Corporation Vertically integrated flip chip semiconductor package
US20030001286A1 (en) * 2000-01-28 2003-01-02 Ryoichi Kajiwara Semiconductor package and flip chip bonding method therein
US6656765B1 (en) * 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
US6507118B1 (en) 2000-07-14 2003-01-14 3M Innovative Properties Company Multi-metal layer circuit
US6709898B1 (en) * 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6644983B2 (en) 2001-02-09 2003-11-11 International Business Machines Corporation Contact assembly, connector assembly utilizing same, and electronic assembly
US6571468B1 (en) * 2001-02-26 2003-06-03 Saturn Electronics & Engineering, Inc. Traceless flip chip assembly and method
JP2002270762A (ja) * 2001-03-09 2002-09-20 Sony Corp 半導体装置
US7349873B2 (en) * 2001-04-26 2008-03-25 Cfph, Llc Methods and systems for accessing financial prospectus data
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
AU2002337834A1 (en) * 2001-10-09 2003-04-22 Tessera, Inc. Stacked packages
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
US6504242B1 (en) 2001-11-15 2003-01-07 Intel Corporation Electronic assembly having a wetting layer on a thermally conductive heat spreader
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps
JP3908157B2 (ja) * 2002-01-24 2007-04-25 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
TW554500B (en) * 2002-07-09 2003-09-21 Via Tech Inc Flip-chip package structure and the processing method thereof
US6765288B2 (en) * 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
AU2003265417A1 (en) * 2002-08-16 2004-03-03 Tessera, Inc. Microelectronic packages with self-aligning features
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
EP1579477A2 (en) * 2002-10-11 2005-09-28 Tessera, Inc. Components, methods and assemblies for multi-chip packages
US6906598B2 (en) 2002-12-31 2005-06-14 Mcnc Three dimensional multimode and optical coupling devices
US7105931B2 (en) * 2003-01-07 2006-09-12 Abbas Ismail Attarwala Electronic package and method
US7253510B2 (en) 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
US6838776B2 (en) * 2003-04-18 2005-01-04 Freescale Semiconductor, Inc. Circuit device with at least partial packaging and method for forming
US6921975B2 (en) * 2003-04-18 2005-07-26 Freescale Semiconductor, Inc. Circuit device with at least partial packaging, exposed active surface and a voltage reference plane
US20040245624A1 (en) * 2003-06-03 2004-12-09 Swanson Leland S. Using solder balls of multiple sizes to couple one or more semiconductor structures to an electrical device
US20050077616A1 (en) * 2003-10-09 2005-04-14 Ng Kee Yean High power light emitting diode device
US7084500B2 (en) * 2003-10-29 2006-08-01 Texas Instruments Incorporated Semiconductor circuit with multiple contact sizes
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
US7575955B2 (en) 2004-01-06 2009-08-18 Ismat Corporation Method for making electronic packages
US7468645B2 (en) * 2004-01-29 2008-12-23 Sanyo Electric Co., Ltd. Signal line circuit device
US7253518B2 (en) * 2005-06-15 2007-08-07 Endicott Interconnect Technologies, Inc. Wirebond electronic package with enhanced chip pad design, method of making same, and information handling system utilizing same
US7560309B1 (en) * 2005-07-26 2009-07-14 Marvell International Ltd. Drop-in heat sink and exposed die-back for molded flip die package
US7449365B2 (en) * 2005-11-09 2008-11-11 Broadcom Corporation Wafer-level flipchip package with IC circuit isolation
US7545029B2 (en) * 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies
KR101323978B1 (ko) * 2006-12-21 2013-10-30 에이저 시스템즈 엘엘시 회로 다이의 패키징 방법 및 전자 디바이스
JP2008211125A (ja) * 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
CN101452863B (zh) * 2007-11-28 2010-07-28 南茂科技股份有限公司 晶粒重新配置的封装结构中使用顺应层的制造方法
US7847399B2 (en) * 2007-12-07 2010-12-07 Texas Instruments Incorporated Semiconductor device having solder-free gold bump contacts for stability in repeated temperature cycles
SG142321A1 (en) 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
US8482136B2 (en) 2009-12-29 2013-07-09 Nxp B.V. Fan-out chip scale package
KR20120122266A (ko) * 2011-04-28 2012-11-07 매그나칩 반도체 유한회사 칩온필름형 반도체 패키지
US8927391B2 (en) * 2011-05-27 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package process for applying molding compound
CN103782379A (zh) * 2011-09-09 2014-05-07 日本特殊陶业株式会社 半导体模块，电路基板
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
TWI781215B (zh) * 2017-08-21 2022-10-21 金學模 改善散熱及電磁波屏蔽功能的層壓石墨的膜上晶片型半導體封裝

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4372037A (en) * 1975-03-03 1983-02-08 Hughes Aircraft Company Large area hybrid microcircuit assembly
JPS5671926A (en) * 1979-11-16 1981-06-15 Nec Corp Chip carrier
JPS6042620B2 (ja) * 1980-10-17 1985-09-24 松下電器産業株式会社 半導体装置の封止体
US4396936A (en) * 1980-12-29 1983-08-02 Honeywell Information Systems, Inc. Integrated circuit chip package with improved cooling means
DE3115017A1 (de) * 1981-04-14 1982-11-04 Blaupunkt-Werke Gmbh, 3200 Hildesheim Elektronisches bauelement
US4583283A (en) * 1982-03-26 1986-04-22 Motorola, Inc. Electrically isolated semiconductor power device
US4574330A (en) * 1982-12-20 1986-03-04 Burr-Brown Corporation Heat sink for dissipating heat generated by electronic displays
JPS59207616A (ja) * 1983-05-10 1984-11-24 日本電気ホームエレクトロニクス株式会社 積層セラミツクコンデンサの製造方法
JPS59207646A (ja) * 1983-05-11 1984-11-24 Toshiba Corp 半導体装置およびリ−ドフレ−ム
US4831212A (en) * 1986-05-09 1989-05-16 Nissin Electric Company, Limited Package for packing semiconductor devices and process for producing the same
US4961106A (en) * 1987-03-27 1990-10-02 Olin Corporation Metal packages having improved thermal dissipation
US4941067A (en) * 1989-04-07 1990-07-10 Motorola Inc. Thermal shunt for electronic circuits
US5075759A (en) * 1989-07-21 1991-12-24 Motorola, Inc. Surface mounting semiconductor device and method
US5019941A (en) * 1989-11-03 1991-05-28 Motorola, Inc. Electronic assembly having enhanced heat dissipating capabilities
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
US5149674A (en) * 1991-06-17 1992-09-22 Motorola, Inc. Method for making a planar multi-layer metal bonding pad
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
US5280409A (en) * 1992-10-09 1994-01-18 Sun Microsystems, Inc. Heat sink and cover for tab integrated circuits
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
US5468994A (en) * 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5352926A (en) * 1993-01-04 1994-10-04 Motorola, Inc. Flip chip package and method of making
JPH06244231A (ja) * 1993-02-01 1994-09-02 Motorola Inc 気密半導体デバイスおよびその製造方法
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
JP2606603B2 (ja) * 1994-05-09 1997-05-07 日本電気株式会社 半導体装置及びその製造方法及びその実装検査方法
DE69527473T2 (de) * 1994-05-09 2003-03-20 Nec Corp., Tokio/Tokyo Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101112531B1 (ko) 2009-10-14 2012-03-09 통 싱 일렉트릭 인더스트리스 리미티드 로우 프로파일 광전자 소자 패키지

Also Published As

Publication number Publication date
EP0724290A2 (en) 1996-07-31
KR960030391A (ko) 1996-08-17
US5751060A (en) 1998-05-12
US5616958A (en) 1997-04-01
US5728606A (en) 1998-03-17

Similar Documents

Publication Publication Date Title
KR100188620B1 (ko) 전자적 패키지
US5939783A (en) Electronic package
US6242279B1 (en) High density wire bond BGA
US5367435A (en) Electronic package structure and method of making same
KR960013632B1 (ko) 다중칩 집적회로 패키징 구성 및 방법
US4937707A (en) Flexible carrier for an electronic device
JP2996510B2 (ja) 電子回路基板
US4987100A (en) Flexible carrier for an electronic device
CN101013686B (zh) 互连衬底、半导体器件及其制造方法
US5768108A (en) Multi-layer wiring structure
JP2768650B2 (ja) ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ
US5760469A (en) Semiconductor device and semiconductor device mounting board
US6221693B1 (en) High density flip chip BGA
US6150716A (en) Metal substrate having an IC chip and carrier mounting
JPH03246993A (ja) 実装基板
US6562656B1 (en) Cavity down flip chip BGA
JP3158073B2 (ja) 電子素子のパッケージ方法および電子素子パッケージ
US5669136A (en) Method of making high input/output density MLC flat pack
US7838333B2 (en) Electronic device package and method of manufacturing the same
US4965700A (en) Thin film package for mixed bonding of chips
JP2903013B2 (ja) 金属基板を含む回路パッケージ及び実装方法
JP3024596B2 (ja) フィルムキャリアテープを用いたｂｇａ型半導体装置
EP0646963A1 (en) Multi-chip module and manufacturing method thereof
EP0343379A2 (en) Thin film package for mixed bonding of a chip
JPH02271544A (ja) 配線基板およびこれを用いた半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041229

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee