KR0176154B1 - 반도체 장치의 소자분리막 형성방법 - Google Patents

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Abstract

PSL방식에 의한 소자 분리막 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 패드 산화막 및 산화 방지막을 적층하는 제1공정, 소자 분리막이 형성될 영역의 산화 방지막을 식각하여 개구부를 형성하는 제2공정, 개구부에 의해 노출된 패드 산화막을 등방성 식각하여 언더컷을 형성하는 제3공정, 등방성 식각에 의해 노출된 반도체 기판 표면에 버즈비크 제어 산화막을 형성하는 제4공정, 제어 산화막이 형성되어 있는 결과물 전면에 다결정 실리콘막, 질화막 및 고온 산화막을 순차적으로 적층하는 제5공정, 고온 산화막 및 질화막을 이방성 식각하여 고온 산화막 스페이서와 L형 질화막을 형성하는 제6공정, 다결정 실리콘막을 이방성 식각하여 고온 산화막 스페이서 하부에만 다결정 실리콘막을 남김으로써 L형 다결정 실리콘막을 형성하는 제7공정, 고온 산화막 스페이서를 제거하는 제8공정, 산화 공정을 실시하여 소자 분리막을 형성하는 제9공정을 포함하는 것을 특징으로 한다. 따라서, 미세 크기의 소자 분리막을 형성할 수 있다.

Description

반도체 장치의 소자 분리막 형성방법
제1(a)도 내지 제1(e)도는 종래의 PSL(Poly-Si Spacer LOCOS) 방식에 의한 소자 분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
제2(a)도 내지 제2(h)도는 본 발명의 실시예 1에 의한 소자 분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
제3도는 본 발명의 실시예 2에 의한 소자 분리막 형성방법을 설명하기 위해 도시한 단면도이다.
제4도는 본 발명의 실시예 3에 의한 소자 분리막 형성방법을 설명하기 위해 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
32 : 패드 산화막 34 : 산화 방지막
40 : 버즈비크 제어 산화막 43 : L형 다결정 실리콘막
45 : L형 질화막 48 : 열산화막
50 : 소자 분리막 A : 언더컷
1, 2 : 리세스(recess)
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 PSL 방식을 이용한 반도체 장치의 소자 분리막 형성방법에 관한 것이다.
MOSFET 간을 전기적으로 분리하는 소자 분리막의 축소는 MOS 미세화 기술에 있어 중요한 항목의 하나인데, 특히 대용량 메모리에서는 소자 분리막의 치수가 메모리 셀 사이즈를 정하는 커다란 요인이 되고 있다.
소자 분리 기술로는 LOCOS (LOCal Oxidation of Silicon) 방법이 널리 사용되어 왔다. LOCOS 방법은 VLSI 회로의 능동소자를 분리하는데 있어서, 구조가 간단하고 공정이 용이하다는 잇점을 가지고 있으나, 산화막과 질화막 또는 실리콘막과 산화막의 경계면에 버즈비크(Bird's beak)가 발생하게 되어 능동영역을 잠식함으로써 회로의 신뢰성 문제를 야기시키고 집적도를 저하시키는 문제점을 가지고 있다.
상기 LOCOS 방법에 의한 문제점을 해결하기 위한 방안으로, PSL(D.H.Ahn et al., A High Practical LOCOS Isolation Technology for the 256Mbit DRAM, IEDM 1994, P. 679-682)방식이 제시되었다.
제1(a)도 내지 제1(e)도는 종래의 PSL(Poly-Si Spacer LOCOS) 방식에 의한 소자 분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
반도체 기판(10) 상에 패드 산화막(12)과 실리콘 질화막(14)을 적층한 후, 소자 분리 영역의 실리콘 질화막을 식각하여 개구부(16)를 형성한다(제1(a)도). 이어서, 패드 산화막(12)을 습식 식각으로 제거하여 실리콘 질화막(14)과 반도체 기판(10) 사이에 언더컷(undercut) (A로 표시)을 형성한 후, 개구부에 의해 노출된 반도체 기판 표면을 열산화하여 얇은 열산화막(18)을 형성하고(제1(b)도), 결과물 전면에 다결정 실리콘을 증착한 후, 이를 이방성 식각함으로써 개구부의 측벽에 스페이서(20)을 형성한다(제1c도).
계속해서, 스페이서가 형성되어 있는 결과물을 열산화시킴으로써 산화막(22)을 형성한 후(제1(d)도), 실리콘 질화막을 제거하고, 희생 산화막 공정을 행함으로써 소자 분리막(24)을 완성한다(제1(e)도).
상술한 PSL 방식에 의하면, 소자 분리막이 형성될 영역 주변에 다결정 실리콘으로 된 스페이서(Spacer)를 형성함으로써, 소자 분리막 형성시, 버즈비크가 성장되는 것을 억제할 수 있다. 따라서, 버즈비크의 길이의 최소화, 펀치 스로우 전압의 증가 및 누설 전류의 감소등의 신뢰성을 높일 수 있다. 버즈비크를 최소화할 수 있는 상기한 장점 때문에, PSL 방식으로 0.6㎛ 또는 0.56㎛ 피치(Pitch) 사이즈를 갖는 256M DRAM급의 고집적 반도체 소자에 적합한 소자 분리막을 형성할 수 있다.
그러나, 반도체 소자가 집적도가 더욱 증가하면서 소자 분리 영역의 크기도 더욱 작아져, 종래와 같은 두께의 다결정 실리콘 스페이서를 사용할 수가 없게 되었다. 소자 분리 영역의 크기 저하에 상응하도록 다결정 실리콘 스페이서의 두께를 얇게 할 경우, 버즈비크의 발생을 막을 수 있을 정도의 충분한 다결정 실리콘 양을 확보할 수 없게 되는 문제점이 발생한다.
본 발명의 목적은 개선된 PSL 방식의 소자 분리막 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 장치의 소자 분리막 형성방법은,
반도체 기판 상에 패드 산화막 및 산화 방지막을 적층하는 제1공정 ;
소자 분리막이 형성될 영역의 상기 산화 방지막을 식각하여 개구부를 형성하는 제2공정 ;
상기 개구부에 의해 노출된 패드 산화막을 등방성 식각하여 언더컷을 형성하는 제3공정 ;
상기 등방성 식각에 의해 노출된 반도체 기판 표면에 버즈비크 제어 산화막을 형성하는 제4공정 ;
상기 제어 산화막이 형성되어 있는 결과물 전면에 다결정 실리콘막, 질화막 및 고온 산화막을 순차적으로 적층하는 제5공정 ;
상기 고온 산화막 및 질화막을 이방성 식각하여 고온 산화막 스페이서와 L형 질화막을 형성하는 제6공정 ;
상기 다결정 실리콘막을 이방성 식각하여 상기 고온 산화막 스페이서 하부에만 다결정 실리콘막을 남김으로써 L형 다결정 실리콘막을 형성하는 제7공정 ;
상기 고온 산화막 스페이서를 제거하는 제8공정 ;
산화 공정을 실시하여 소자 분리막을 형성하는 제9공정을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 있어서, 상기 제3공정 후, 상기 산화 방지막을 식각 마스크로 하여 노출된 반도체 기판을 식각함으로써 트렌치를 형성하는 공정을 더 포함하는 것이 바람직하고, 더욱 바람직하게는, 트렌치 형성을 위한 상기 식각 공정은 이방성 식각 또는 등방성 건식 식각으로 진행된다.
본 발명의 또 다른 실시예에 있어서, 상기 제7공정 또는 제8공정 후, 노출된 반도체 기판을 식각함으로써 트렌치를 형성하는 공정을 더 포함하는 것이 바람직하고, 더욱 바람직하게는, 트렌치 형성을 위한 상기 식각 공정은 이방성 식각 또는 등방성 건식 식각으로 진행된다.
따라서, 본 발명에 의한 소자 분리막 형성방법에 의하면, 소자 분리막의 크기를 용이하게 줄일 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
[실시예 1]
제2(a)도 내지 제2(h)도는 본 발명의 실시예 1에 의한 소자 분리막 형성방법을 설명하기 위해 도시한 단면도들이다.
먼저, 제2(a)도는 패드 산화막(32) 및 산화 방지막(34)을 형성하는 공정을 도시한 것으로서, 이는 반도체 기판(30) 상에 열산화막을 형성함으로써 상기 패드 산화막(32)을 형성하는 제1공정 및 상기 패드 산화막(32) 상에, 예컨대 실리콘 질화막과 같은 물질을 도포함으로써 상기 산화 방지막(34)을 형성하는 제2공정으로 진행된다.
상기 패드 산화막(32)은 열산화법으로 형성되며, 그 두께는, 예컨대 100Å∼300Å이다. 상기 실리콘 질화막은, 예컨대 저압 화학기상침적법(LPCVD)으로, 예컨대 1,500Å∼2,000Å의 두께로 증착된다.
제2(b)도는 개구부(38)을 형성하는 공정을 도시한 것으로서, 이는 소자 분리 영역의 상기 산화 방지막을 노출시키는 포토레지스트 패턴(36)을 상기 산화 방지막(34) 상에 형성하는 제1공정 및 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 산화 방지막을 이방성 식각함으로써 상기 개구부(38)를 형성하는 제2공정으로 진행된다.
제2(c)도는 버즈비크 제어 산화막(40)을 형성하는 공정을 도시한 것으로서, 이는 상기 포토레지스트 패턴을 제거하는 제1공정, 노출된 패드 산화막을 등방성 식각으로 식각함으로써 상기 산화 방지막(34)과 반도체 기판(30) 사이에 언더컷(A로 표시)을 형성하는 제2공정 및 노출된 반도체 기판을 열산화함으로써 상기 버즈비크 제어 산화막(40)을 형성하는 제3공정으로 진행된다.
제2(d)도는 다결정 실리콘막(42), 질화막(44) 및 고온 산화막(46)을 형성하는 공정을 도시한 것으로서, 이는 상기 산화 방지막(34), 패드 산화막(34) 및 제어 산화막(40)의 전면에 다결정 실리콘막(42)을 형성하는 제1공정, 상기 다결정 실리콘막 상에 질화막(44)을 형성하는 제2공정 및 상기 질화막 상에 고온 산화막(46)을 형성하는 제3공정으로 진행된다.
상기 다결정 실리콘막을, 예컨대 저압 화학 기상침적법으로, 예컨대 100Å∼1,000Å의 두께로 형성된다. 이때, 언더컷 영역에도 증착됨은 물론이다. 상기 다결정 실리콘막은 버즈비크의 생성을 막고, 소자 분리막의 모양을 좋게 하는 역할을 한다.
제2(e)도는 L형 질화막(45) 및 스페이서(47)를 형성하는 공정을 도시한 것으로서, 이는 상기 고온 산화막을 이방성 식각함으로써 개구부의 측벽에 고온 산화막으로 된 상기 스페이서(47)을 형성하는 제1공정 및 상기 제1공정에 의해 노출된 질화막을 이방성 식각함으로써 상기 L형 질화막(45)을 형성하는 제2공정으로 진행된다.
상기 제1공정 시, 고온 산화막 하부에 있는 질화막의 두께가 100Å 미만일 경우, 상기 스페이서(47) 형성시 오우버 에치(over etch)를 행하여 질화막도 함께 식각되어 L형 질화막을 형성하게 된다. 따라서, 질화막의 두께가 얇을 경우엔, 상술한 제2공정은 행하지 않아도 된다. 즉, 상기 제2공정은, 질화막의 두께가 100Å 이상으로 두꺼운 경우에 실시된다.
제2(f)도는 L형 다결정 실리콘막(43)을 형성하는 공정을 도시한 것으로서, 이는 상기 제2(e)도의 제2공정에 의해 노출된 다결정 실리콘막을 상기 L형 질화막(45)을 식각 마스크로 하여 이방성 식각함으로서 상기 L형 다결정 실리콘막(43)을 형성하는 제1공정 및 상기 스페이서를 습식 식각으로 제거하는 제2공정으로 진행된다.
상기 제2공정 후, L형 다결정 실리콘막(43) 상에 L형 질화막(45)이 얹혀 있는 모양이 된다. 상기 L형 다결정 실리콘막은 자체가 산화되면서 버즈비크의 성장을 억제하는 역할을 한다.
상기 L형 질화막(45)은, 반도체 소자의 집적도 증가와 더불어 버즈비크 발생을 억제하기 위해 형성되던 다결정 실리콘막의 두께를 감소시킬 경우, 버즈비크를 효과적으로 방지할 수 있는 역할을 한다. L형 질화막의 두께가 얇은 경우엔, 소자 분리막 형성을 위한 열산화 공정 시, L형 질화막 자체도 산화되면서 다결정 실리콘의 산화를 지연시키고, L형 질화막의 두께가 두꺼운 경우엔, 다결정 실리콘의 산화를 지연시키는 역할과 이를 위해서 눌러주는 역할을 한다.
제2(g)도는 열산화막(48)을 형성하는 공정을 도시한 것으로서, 이는 상기 제2(f)도의 제2공정에 의한 결과물을 열산화함으로써 상기 열산화막(48)을 형성하는 공정으로 진행된다.
열산화막이 형성될 때, 열산화막의 부피팽창에 의해, 상기 L형 질화막(45)이 들려 올려지면서 남게 되는데, 이 L형 질화막은, 상기 산화 방지막(34)이 질화막으로 형성되어 있을 경우, 산화 방지막을 제거할 때 함께 제거된다. 상기 산화 방지막 및 L형 질화막은, 예컨대 인산으로 제거된다.
제2(h)도는 소자 분리막(50)을 완성하는 공정을 도시한 것으로서, 이는, 예컨대 인산등과 같은 화학 용액을 사용하여 상기 L형 질화막 및 산화 방지막을 제거하는 제1공정, 반도체 기판 상에 남아있는 패드 산화막을 제거하는 제2공정, 결과물 전면에 희생 산화막을 형성하는 제3공정 및 상기 희생 산화막을 제거함으로써 소자 분리막(50)을 완성하는 제4공정으로 진행된다.
본 실시예에 의한 소자 분리막 형성방법에 의하면, L형 다결정 실리콘막 상에 L형 질화막을 형성함으로써, 다결정 실리콘막이 얇게 형성되더라도 효과적으로 버즈비크 발생을 억제 또는 방지할 수 있다.
[실시예 2]
제3도는 본 발명의 제2실시예에 의한 소자 분리막 형성방법을 설명하기 위해 도시한 단면도이다.
실시예 1의 제2(b)도까지 공정을 진행한 후, 개구부에 의해 노출된 패드 산화막을 습식 식각하여 언더컷을 형성하는 제1공정, 상기 산화 방지막(34)을 식각 마스크로 하여 상기 제1공정에 의해 노출된 반도체 기판을 식각함으로써 제1리세스(1)를 형성하는 제2공정을 진행한다. 이 후의 공정은 상술한 제1실시예의 방법과 동일하다.
[실시예 3]
제4도는 본 발명의 제3실시예에 의한 소자 분리막 형성방법을 설명하기 위해 도시한 단면도이다.
실시예 1의 제2(f)도까지 진행한 후, L형 질화막(45), L형 다결정 실리콘막(43) 및 산화 방지막(34)을 식각 마스크로 하여 제어 산화막(40) 및 반도체 기판(30)을 이방성 식각함으로써 제2리세스(2)를 형성하는 공정을 진행한다. 이 후의 공정은 상술한 제1실시예의 방법과 동일하다.
상기 제2 및실시예 3에 의하면, 상기 실시예 1의 방법으로 형성된 소자 분리막에 비하여 두껍게 형성할 수 있으므로, 소자 간의 분리 효과를 높일 수 있다.
따라서, 본 발명에 의한 반도체 장치의 소자 분리막 형성방법에 의하면, 반도체 소자의 집적도 증가에 따른 소자 분리 영역의 대폭적인 감소에도 불구하고, 미세 크기의 소자 분리막을 형성할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백한다.

Claims (4)

  1. 반도체 기판 상에 패드 산화막 및 산화 방지막을 적층하는 제1공정 ; 소자 분리막이 형성될 영역의 산화 방지막을 식각하여 개구부를 형성하는 제2공정 ; 상기 개구부에 의해 노출된 패드 산화막을 등방성 식각함으로써 상기 개구부 주변의 산화 방지막과 반도체 기판 사이에 언더컷을 형성하는 제3공정 ; 상기 등방성 식각에 의해 노출된 반도체 기판 표면에 버즈비크 제어 산화막을 형성하는 제4공정 ; 상기 버즈비크 제어 산화막이 형성되어 있는 결과물 전면 상에 상기 언더컷을 채우는 모양으로 다결정 실리콘막을 형성한 후, 질화막 및 고온 산화막을 순차적으로 적층하는 제5공정 ; 상기 고온 산화막 및 질화막을 이방성 식각함으로써 고온 산화막 스페이서와 그 하부에 형성된 L형 질화막을 형성하는 제6공정 ; 상기 다결정 실리콘막을 이방성 식각하여 상기 고온 산화막 스페이서 하부에만 다결정 실리콘막을 남김으로써 L형 다결정 실리콘막을 형성하는 제7공정 ; 상기 고온 산화막 스페이서를 제거하는 제8공정 ; 및 산화 공정을 실시하여 상기 L형 다결정 실리콘막과 상기 L형 다결정 실리콘막 사이의 반도체 기판을 산화시킴으로써 소자 분리막을 형성하는 제9공정을 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  2. 제1항에 있어서, 상기 제3공정 후, 상기 산화 방지막을 식각 마스크하여 노출된 반도체 기판을 식각함으로써 트렌치를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  3. 제1항에 있어서, 상기 제7공정 또는 제8공정 후, 노출된 버즈비크 제어 산화막과 그 하부의 반도체 기판을 식각함으로써 트렌치를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  4. 제2항 및 제3항 중 어느 한 항에 있어서, 트렌치 형성을 위한 상기 식각 공정은 이방성 식각 및 등방성 건식 식각 중 어느 한 방식으로 진행하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
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