KR100190003B1 - 고전압용 반도체 소자 - Google Patents

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Abstract

본 발명은 고전압용 반도체 소자에 관한 것으로서, 더 상세하게는 레터럴(Lateral) PNP의 베이스 폭(Wb)을 증가시키지 않고 내압(BVceo) 및 전류 구동능력을 향상시키며, N웰(Well)의 확산(Diffusion) 시간없이 게이트 폴리, 에미터/컬렉터를 이용하여 레터럴 PNP 및 PMOS 반도체 소자의 전류구동능력 및 내압을 증가시킬 수 있도록 한 고전압용 반도체 소자에 관한 것이다. 이를 위한 본 발명은, LPNP 트랜지스터와 PMOS 트랜지스터 및 NPN 트랜지스터가 동시에 존재하는 반도체 소자에 있어서, 상기 LPNP 트랜지스터의 에미터/컬렉터 부분과 상기 NPN 트랜지스터의 베이스 부분 및 상기 PMOS 트랜지스터의 소오스/드레인 부분의 접합영역이 P 및 P-로 형성되어 있기 때문에 LPNP의 베이스 폭(Wb)을 증가시키지 않고 내압 및 전류 구동능력을 증진시킬 수 있는 이점을 제공한다.

Description

고전압용 반도체 소자
제1a, b도는 일반적인 NPN 트랜지스터 및 PMOS 트랜지스터의 구조를 개략적으로 도시한 단면도.
제2도는 본 발명에 따른 고전압용 반도체 소자의 구조를 도시한 단면도.
제3도 내지 제7도는 본 발명에 따른 고전압용 반도체 소자의 제조공정을 설명하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
110 : P 저부층(P Bottom) 115 : P 절연층(P Isolation)
120 : N웰(NTUB) 130 : P-베이스
135 : P 베이스 140 : 게이트 폴리
150 : LOCOS 산화층
본 발명은 고전압용 반도체 소자에 관한 것으로서, 더 상세하게는 레터럴(Laterla) PNP의 베이스 폭(Wb)을 증가시키지 않고 내압(BVceo) 및 전류 구동능력을 향상시키며, N웰(Well)의 확산(Diffusion) 시간없이 게이트 폴리, 에미터/컬렉터를 이용하여 레터럴 PNP 및 PMOS 반도체 소자의 전류구동능력 및 내압을 증가시킬 수 있도록 한 고전압용 반도체 소자에 관한 것이다.
일반적인 고전압용 반도체 소자에 있어서, 레터럴(Lateral) PNP(이하, "LPNP"라 약칭한다) 트랜지스터는 NPN 트랜지스터 보다 상대적으로 낮은 전류 구동능력을 가지고 있을 뿐만 아니라 파워용으로 사용되는 IC에서는 LPNP의 내압(BVceo)이 NPN 트랜지스터보다 크게 사용되는 경우가 있다. 예를 들면, 텔레비젼, 모니터의 수직 편향회로 설계시 사용되는 고전압 프로세스에서 NPN 트랜지스터는 50볼트 정도를 필요로 하지만, LPNP 트랜지스터는 70-80볼트 정도를 필요로 한다.
또한, LPNP 트랜지스터는 베이스 폭(Wb)으로 내압을 결정하기 때문에 트랜지스터의 사이즈가 커지는 단점이 있다. 따라서, LPNP 트랜지스터에서 내압(BVceo)을 높이기 위해 N-에피턱셜(epitaxial) 비저항(LPNP 베이스 농도)을 크게 가져가야 한다. 그러나, 에피텍셜 비저항을 향상시키는 것은 LPNP 전류구동능력 문제 및 NPN 특성변화 때문에 에피텍셜 비저항을 크게 할 수 없게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, LPNP 내압을 향상시키기 위해 MOS 방법처럼 LPNP LDD(lightly doped drain)을 만들어 바이폴라 및 MOS를 동시에 사용할 수 있는 트랜지스터로 이루어진 고전압용 반도체 소자를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 에피택셜 비저항의 변화없이 LPNP 에미터/컬렉터 하부 및 PMOS 소오스/드레인 하부에 에피택셜 농도를 증가시키는 N웰(NWell)을 사용하여 고내압/고전류 바이폴라 LPNP 트랜지스터 및 고내압 PMOS를 형성한 고전압용 반도체 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 LPNP의 베이스 폭(Wb)을 증가시키지 않고 내압 및 전류 구동능력을 증진시킬 수 있는 고전압용 반도체 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 N웰의 확산(diffusion) 시간을 없이하고 종래의 게이트 폴리(gate polly), 에미터/컬렉터를 이용하여 LPNP, PMOS의 전류구동능력 및 내압을 향상시킨 고전압용 반도체 소자를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 고전압용 반도체 소자는, LPNP 트랜지스터와 PMOS 트랜지스터 및 NPN 트랜지스터가 동시에 존재하는 반도체 소자에 있어서, 상기 LPNP 트랜지스터의 에미터/컬렉터 부분과 상기 NPN 트랜지스터의 베이스 부분 및 상기 PMOS 트랜지스터의 소오스/드레인 부분의 접합영역이 P 및 P-로 형성되어 있는 점에 그 특징이 있다.
본 발명의 실시예에 있어서, 상기 LPNP 트랜지스터의 베이스 및 상기 NPN 트랜지스터의 컬렉터가 N웰 및 베이스를 셀프 얼라인(Self-Align)으로 형성되며, 소정의 스페이서를 조정하여 P-와 P의 오버랩(Overlap)을 통해 바람직하게 고내압화할 수 있다.
본 발명의 실시예에 있어서, 상기 LPNP 트랜지스터는 N웰과 P 및 P-를 사용하며, 상기 N웰의 공정순서가 아이솔레이션(Isolation) 공정 또는 베이스(Base) 공정에 앞서서 바람직하게 행하여질 수 있다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 고전압용 반도체 소자의 바람직한 일실시예를 상세하게 설명한다.
본 발명에 따른 고전압용 반도체 소자는 NPN 트랜지스터와 LPNP 트랜지스터 및 PMOS 트랜지스터를 동시에 구비함으로써 전류구동능력 및 내압이 향상된 것이다.
먼저, 본 발명에 이용되는 NPN 트랜지스터와 PMOS 트랜지스터의 일반적인 구조에 대해 설명한다. 제1a도는 NPN 트랜지스터의 단면구조를 도시한 것으로서, P형 기판(1)상에 N형 매몰층(Buried layer; 3), P 저부층(Bottom; 5), P 절연층(7), N형 에피택셜 성장층(15)이 형성되어 있고, 상기 N형 에피택셜 성장층(15)에 P형 베이스(11)와 N+형 주입 에미터(9) 및 N+형 주입 컬렉터(13)가 형성되어 있다.
제1b도는 PMOS 트랜지스터의 단면구조를 도시한 것으로서, 기판(21)상에 소오스 영역(23), 드레인 영역(27), 및 LOCOS 산화막 영역(29)이 형성되어 있으며, 게이트 폴리영역(25)이 그 상부에 형성되어 있다.
상기와 같은 NPN 트랜지스터의 구조와 PMOS 트랜지스터의 구조를 이용한 본 발명에 따른 고전압용 반도체 소자의 구조를 제2도에 나타내 보였다.
제2도를 참조하면, 본 발명에 따른 고전압용 반도체 소자는 LPNP 트랜지스터와 PMOS 트랜지스터 및 NPN 트랜지스터가 동시에 존재한다. 여기서, 상기 LPNP 트랜지스터의 에미터/컬렉터 부분과 상기 NPN 트랜지스터의 베이스 부분 및 상기 PMOS 트랜지스터의 소오스/드레인 부분의 접합영역이 제2도에 도시되어 있는 바와 같이 P-및 P형의 불순물 영역(130,135)으로 형성되어 있다. 상기 P-및 P형의 불순물 영역(130,135)은 N형의 웰(120)에 의해 둘러싸여 있으며, 상기 N형의 웰(120)은 P형의 기판(100) 상에 형성된 N-에피택셜층(170) 내에 형성되어 있다.
상기 N형의 웰(120)과 N-에피택셜층(170)은 상기 LPNP 트랜지스터의 베이스가 되고, 상기 P-및 P형의 불순물 영역(130,135)은 상기 NPN 트랜지스터의 베이스가 된다. 그리고, 본 발명 고전압용 반도체 소자에 의하면, 고내압화를 달성하기 위해 P-와 P형의 불순물 영역(130,135)이 오버랩(Overlap)되어 있다. 더욱이, 본 발명의 LPNP 트랜지스터는 n형의 웰(120)과 P-및 P형의 불순물 영역(130,135)을 바람직하게 이용하며, 상기 N형의 웰(120)은 상기 LPNP 트랜지스터와 PMOS 트랜지스터 및 NPN 트랜지스터들을 전기적으로 격리시키기 위한 아이솔레이션(Isolation) 공정 또는 상기 NPN 트랜지스터의 베이스(Base) 형성 공정에 앞서서 바람직하게 행하여질 수 있다.
상기 구조를 갖는 본 발명에 따른 고전압용 반도체 소자의 제조공정을 제3도 내지 제7도를 참조하면서 설명한다.
제3도를 참조하면, P형 기판(100) 내에 일반적인 바이폴라 공정에서와 같이 매몰층(Buried layer; BL,160) 및 P저부층(110)을 형성하고 N-에피택셜층(170)을 성장시킨다. 여기서, 상기 N-에피택셜층(170)의 성장두께는 필요에 따라 조절될 수 있다.
제4도를 참조하면, 소정의 마스크를 사용하여 N형의 웰을 형성하기 위한 불순물(126)을 이온주입한다. 이때, 버퍼 산화막은 요구되지 않는다. 상기 결과물 상에 산화층(도시되지 않음)을 약 6000Å정도 형성하고, P 절연층(115)을 사진작업을 통해 P+증착하거나 이온주입하여 형성한다. 상기 산화층을 제거한 후, 버퍼 산화층(122)을 약 380Å 정도 성장시킨 후, 나이트라이드막(Nitride layer,124)을 증착한다. 그 다음, 소정의 마스크를 이용하여 상기 나이트라이드막(124) 사진작업으로 활성층 영역을 설정한다.
제5도를 참조하면, 열산화 공정으로 LOCOS(Local Oxidation of Silicon) 산화막(150)을 형성하면서, P 절연층(115)과 N형의 웰(120)을 동시에 확산(Diffusion)시켜 형성한다.
제6도를 참조하면, 게이트 폴리를 증착하여 게이트(140)를 형성하고, P-불순물 영역(130) 형성을 위한 불순물을 이온주입한다. 여기서, 제4도의 N형 웰(120) 이온주입을 상기 P-불순물 영역(130) 이온주입 후에 할 수도 있으며, 부재번호 143은 포토레지스트(PR)를 나타낸다.
제7도를 참조하면, 제6도의 공정후에, 다시 LTO(Low Temperature Oxide)을 약 2000Å-5000Å 정도 증착하고, RIE(Reactive Ion Etching)를 진행하여 상기 게이트(140) 측벽에 스페이서(Spacer,145)를 형성하고, P형 불순물 영역(135) 형성을 위한 불순물을 이온주입한다. 그 다음, 드라이브 인 공정을 통해 P형 불순물 영역(135)을 형성하고, 에미터 마스크를 이용하여 에미터를 형성한다. 그리고, 통상의 바이폴러 제조방법과 동일한 제조방법을 실행하면 제2도에 도시된 바와 같은 본 발명의 고전압용 반도체 소자가 만들어진다.
상술한 바와 같이 본 발명에 따른 고전압용 반도체 소자는, LPNP 내압을 향상시키기 위해 MOS 방법처럼 LPNP LDD(lightly doped drain)을 만들어 바이폴라 및 MOS를 동시에 사용할 수 있는 트랜지스터로 이루어지고, 에피택셜층 비저항의 변화없이 LPNP 에미터/컬렉터 하부 및 PMOS 소오스/드레인 하부에 에피택셜층의 농도를 증가시키는 N형의 웰(NWell)을 사용하여 고내압/고전류 바이폴라 LPNP 트랜지스터 및 고내압 PMOS를 형성한 것으로서, LPNP의 베이스 폭(Wb)을 증가시키지 않고 내압 및 전류 구동능력을 증진시킬 수 있는 이점을 제공한다. 또한, 본 발명은 N웰의 확산(diffusion) 시간을 없이하고 종래의 게이트 폴리(gate polly), 에미터/컬렉터를 이용하여 LPNP, PMOS의 전류구동능력 및 내압을 향상시키는 이점을 제공한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

Claims (2)

  1. LPNP 트랜지스터와 PMOS 트랜지스터 및 NPN 트랜지스터가 하나의 P형 기판 내에 형성되는 반도체 소자에 있어서, P형의 기판 상에 형성된 N형의 에피택셜층; 상기 N형의 에피택셜층 내에 형성된 복수의 N형의 웰들; 및 상기 N형의 웰들 내에 형성된 P형의 불순물 영역과, 상기 P형의 불순물 영역보다는 얕고 넓게 형성된 P-형의 불순물 영역들을 구비하고, 상기 P형 및 P-형의 불순물 영역들은 상기 LPNP 트랜지스터의 에미터/컬렉터 부분과 상기 NPN 트랜지스터의 베이스 부분 및 상기 PMOS 트랜지스터의 소오스/드레인 부분의 접합영역인 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 N형의 웰은 상기 LPNP 트랜지스터와 PMOS 트랜지스터 및 NPN 트랜지스터들을 전기적으로 격리시키기 위한 아이솔레이션(Isolation) 공정 또는 상기 NPN 트랜지스터의 베이스(Base) 형성 공정에 앞서서 형성되는 것을 특징으로 하는 반도체 소자.
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