KR0166035B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

Info

Publication number
KR0166035B1
KR0166035B1 KR1019940039211A KR19940039211A KR0166035B1 KR 0166035 B1 KR0166035 B1 KR 0166035B1 KR 1019940039211 A KR1019940039211 A KR 1019940039211A KR 19940039211 A KR19940039211 A KR 19940039211A KR 0166035 B1 KR0166035 B1 KR 0166035B1
Authority
KR
South Korea
Prior art keywords
doped
forming
insulating layer
conductive layer
layer
Prior art date
Application number
KR1019940039211A
Other languages
English (en)
Other versions
KR960026658A (ko
Inventor
한진수
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940039211A priority Critical patent/KR0166035B1/ko
Publication of KR960026658A publication Critical patent/KR960026658A/ko
Application granted granted Critical
Publication of KR0166035B1 publication Critical patent/KR0166035B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층을 형성하고, 상부에 형성된 불순물이 도핑된 절연막 상부에 별도의 공정조건에서 도전층을 형성함으로써 상기 절연막에 함유된 불순물을 핵으로 작용시켜 상기 불순물이 함유된 부분이 상기 불순물이 형성되지않은 부분보다 많은 도전층이 형성되어 철부가 형성됨으로써 상기 도전층의 표면은 요철형상으로 형성되고, 후공정인 저장전극마스크를 이용한 식각공정을 실시하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 제조방법
제1도는 종래기술의 실시예에 따라 형성된 반도체소자의 캐패시터 제조공정을 도시한 단면도.
제2a도 내지 제2e도는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.
제3a도 내지 제3c도는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.
제4a도 내지 제4e도는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,31,51,71 : 반도체기판 13,33,53,74 : 게이트전극
15,35,55,77 : 하부절연층 17,37,61 : 도핑된 산화막
19,41,59,79 : 제1다결정실리콘막 21,43,65 : 철부
23,39,57,78 : 콘택홀 25,47,63,85 : 제2다결정실리콘막
27,45,67,84 : 유전체막 29,69 : 제3다결정실리콘막
72 : 소자분리산화막 73 : 게이트산화막
75 : 산화막 스페이서 76,76' : 불순물 확산영역
77 : 제2산화막
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로하는 충분한 정전용량을 확보하기위하여 저장전극의 표면적을 증가시키는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하였다. 또는, 유전체막를 얇게 형성하였다.
그러나, 높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5, TiO2또는 SrTiO3등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게하는 문제점이 있다.
제1도는 종래기술에 의하여 형성된 스택 (stack) 구조의 캐패시터를 도시한 단면도이다.
제1도를 참조하면, 반도체기판(71) 상부에 소자분리산화막(72), 게이트산화막(73), 게이트전극(74), 산화막 스페이서(75) 및 불순물 확산영역(76,76')을 순차적으로 형성한다. 그리고 전체구조상부를 평탄화시키는 하부절연층(77)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(71) 상부에 형성된 불순물 확산영역(76)을 노출시키는 콘택홀(78)을 형성한다. 그리고, 상기 콘택홀(78)을 통하여 상기 반도체기판(71)에 접속되도록 제1다결정실리콘막(79)을 형성한다. 그리고, 저장전극마스크를 이용하여 상기 제1다결정실리콘막(79)을 식각한다. 그리고, 전체표면 상부에 유전체막(84)과 제2다결정실리콘막(85)을 형성한다. 이때, 상기 유전체막(84)은 NO 또는 ONO 의 복합구조를 갖는다. 그리고, 상기 제2다결정실리콘막(85)은 플레이트전극으로 사용된다. 또한, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 표면적이 증가된 저장전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위한 본 발명의 특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 불순물이 도핑된 절연막을 형성하는 공정과, 상기 도핑된 절연막 상부에 상기 불순물을 핵으로 작용시켜 요철형상의 제1도전층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출된 반도체기판에 접속되도록 전체표면상부에 제2도전층을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 제2,1 도전층을 순차적으로 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것이다.
그리고, 상기 도핑된 절연막은 절연막에 불순물이 주입되어 형성된 것과, 상기 도핑된 절연막은 불순물이 도핑된 도전층이 사용되는 것과, 상기 도핑된 도전층은 불순물 확산공정으로 형성되거나 불순물 이온주입공정으로 형성된 것과, 상기 도핑된 절연막 형성공정은 가스유량을 종래의 절연막 형성공정의 가스유량보다 적게하여 실시되는 것과, 상기 제1,2 도전층은 다결정실리콘막으로 사용되는 것과, 상기 제1도전층 형성공정은 상기 도핑된 절연막에 함유된 불순물이 핵으로 작용할 수 있도록 적당한 온도에서 실시되는 것과, 상기 도핑된 절연막은 상기 하부절연층을 형성하지않고 형성함으로써 하부절연층과 도핑된 절연막으로 사용되는 것과, 상기 캐패시터는 도핑된 절연막 상부에 요철형상으로 형성된 다른 절연막이 형성되는 것과, 상기 다른 절연막은 산화막 또는 질화막이 사용되는 것이다.
이상의 목적을 달성하기위한 본 발명의 다른 특징은, 반도체기판 상부에 하부절연층 및 불순물이 도핑된 절연막을 순차적으로 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출된 반도체기판에 접속되도록 전체표면상부에 도전층을 형성하되, 상기 불순물을 핵으로 작용시켜 요철형상으로 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는데 있다.
그리고, 상기 도핑된 절연막은 불순물이 도핑된 BPSG 가 사용되는 것과, 상기 도핑된 절연막은 절연막에 불순물이 주입되어 형성된 것과, 상기 도핑된 절연막은 불순물이 도핑된 도전층이 사용되는 것과, 상기 도핑된 도전층은 불순물 확산공정으로 형성되거나 불순물 이온주입공정으로 형성된 것과, 상기 도핑된 절연막 형성공정은 가스유량을 종래의 절연막 형성공정의 가스유량보다 적게하여 실시되는 것과, 상기 도전층은 다결정실리콘막으로 사용되는 것과, 상기 도전층 형성공정은 상기 도핑된 절연막에 함유된 불순물이 핵으로 작용할 수 있도록 적당한 온도에서 실시되는 것과, 상기 도핑된 절연막은 상기 하부절연층을 형성하지않고 형성함으로써 하부절절연층과 도핑된 절연막으로 사용되는 것과, 상기 캐패시터는 도핑된 절연막 표면에 요철형상으로 형성된 다른 절연막이 형성되는 것과, 상기 다른 절연막은 산화막 또는 질화막이 사용되는 것이다.
이상의 목적을 달성하기위한 본 발명의 또다른 특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출된 반도체기판에 접속되도록 전체표면상부에 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 불순물이 도핑된 절연막을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 도핑된 절연막과 제1도전층을 순차적으로 식각하는 공정과, 전체표면상부에 제2도전층을 형성하되, 상기 불순물을 핵으로 작용시켜 요철형상으로 형성하는 공정과, 상기 제2도전층을 이방성식각하여 상기 도핑된 절연막과 제1도전층의 측벽에 제2도전층 스페이서를 형성하는 공정과, 상기 도핑된 절연막을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는데 있다.
그리고, 상기 도핑된 절연막은 불순물이 도핑된 BPSG 가 사용되는 것과, 상기 도핑된 절연막은 절연막에 불순물이 주입되어 형성된 것과, 상기 도핑된 절연막은 불순물이 도핑된 도전층이 사용되는 것과, 상기 도핑된 도전층은 불순물 확산공정으로 형성되거나 불순물 이온주입공정으로 형성된 것과, 상기 도핑된 절연막 형성공정은 가스유량을 종래의 절연막 형성공정의 가스유량보다 적게하여 실시되는 것과, 상기 제1,2 도전층은 다결정실리콘막으로 사용되는 것과, 상기 도전층 형성공정은 상기 도핑된 절연막에 함유된 불순물이 핵으로 작용할 수 있도록 적당한 온도에서 실시되는 것과, 상기 도핑된 절연막은 상기 하부절연층을 형성하지않고 형성함으로써 하부절연층과 도핑된 절연막으로 사용되는 것과, 상기 캐패시터는 도핑된 절연막 표면에 요철형상으로 형성된 다른 절연막이 형성되는 것과, 상기 다른 절연막은 산화막 또는 질화막이 사용되는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2e도는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.
제2a도를 참조하면, 반도체기판(11) 상부에 하부절연층(15)을 형성한다. 이때, 상기 반도체기판(11)상에는 소자분리산화막(도시안됨), 게이트전극(13) 및 불순물 확산영역(도시안됨)이 형성된 것이다. 그 다음에, 상기 하부절연층(15) 상부에 BPSG, PSG 또는 BSG 등과 같은 불순물이 도핑된 산화막(17)을 형성한다. 이때, 상기 도핑된 산화막(17)은 형성공정시 챔버내부의 가스유량을 0.1 내지 500 SCCM 로 한다. 그리고, 상기 도핑된 산화막(17)은 산화막을 형성하고 불순물 확산공정으로 형성하거나 불순물 이온주입공정으로 형성할 수 있다. 그리고, 상기 도핑된 산화막(17) 대신에 도핑된 다결정실리콘으로 형성할 수 있다.
여기서, 상기 하부절연층(15)을 형성하지않고 상기 도핑된 산화막을 직접 사용함으로써 공정을 단순화시킬 뿐만아니라 후공정인 다결정실리콘막 형성공정시 도핑된 산화막의 표면적을 증가시킬 수도 있다.
제2b도를 참조하면, 전체표면상부에 제1다결정실리콘막(19)을 일정두께 형성한다. 여기서, 상기 제1다결정실리콘막(19) 형성공정은 500 내지 1000 ℃ 의 온도에서 실시된 것이다. 그로인하여, 상기 도핑된 산화막(17) 내부에 함유된 도핑불순물이 상기 도핑된 산화막(17) 밖으로 발산된다. 그리고, 상기 확산되는 도핑불순물이 핵으로 작용하여 상기 제1다결정실리콘막(19)을 형성하는 증착공정이 활성화된다. 이때, 상기 도핑불순물이 발산되는 부분에 다른 부분보다 많은 다결정실리콘이 증착되어 철부(21)가 형성된다. 그로인하여, 상기 제1다결정실리콘막(19)은 요철형상이 된다.
제2c도를 참조하면, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 제1다결정실리콘막(19)과 도핑된 산화막(17) 및 하부절연층(15)을 순차적으로 식각하여 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(23)을 형성한다. 그리고, 상기 반도체기판(11)에 접속되도록 전체표면상부에 일정두께의 제2다결정실리콘막(25)을 형성한다.
제2d도를 참조하면, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제2,1 다결정실리콘막(25,21)을 순차적으로 식각함으로써 표면적이 증가된 저장전극을 형성한다. 그리고, 상기 저장전극 표면에 유전체막(27)과 제3다결정실리콘막(29)을 형성함으로써 고집적된 반도체소자에 충분한 정전용량을 갖는 캐패시터를 형성한다. 이때, 상기 유전체막(27)은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막(27)은 NO 또는 ONO 복합구조로 형성된 것이다. 한편, 상기 제3다결정실리콘막(27)은 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.
또한, 상기 제2b도의 공정에서 상기 도핑된 산화막(17) 상부에 요철형상으로 형성된 질화막 또는 산화막을 형성한다. 그리고, 상기 질화막 또는 산화막 상부에 다결정실리콘막을 형성함으로써 표면상부에 요철형상의 다결정실리콘막을 형성할 수 있다. 그리고, 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.
제3a도 내지 제3c도는 본 발명의 제2실시예에 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.
제3a도를 참조하면, 반도체기판(31) 상부에 하부절연층(35)을 형성한다. 이때, 상기 하부절연층(35)은 소자분리산화막(도시안됨), 게이트전극(33) 및 불순물 확산영역(도시안됨)이 형성된 것이다. 그 다음에, 상기 하부절연층(35) 상부에 BPSG, PSG 또는 BSG 등의 도핑된 산화막(37)을 형성한다. 이때, 상기 도핑된 산화막(37)은 형성공정시 챔버내부의 가스유량을 0.1 내지 500 SCCM 로 한다. 그리고, 상기 도핑된 산화막(37)은 산화막을 형성하고 불순물 확산공정으로 도핑된 산화막(37)을 형성할 수 있다. 또한, 불순물 이온주입공정으로 형성할 수 있다. 그리고, 상기 도핑된 산화막(37) 대신에 도핑된 다결정실리콘으로 형성할 수도 있다.
여기서, 상기 하부절연층(35)을 형성하지않고 상기 도핑된 산화막(도시안됨)을 사용함으로써 공정을 단순화시킬 뿐만아니라 후공정인 다결정실리콘막 형성공정시 도핑된 산화막의 표면적을 증가시킬 수도 있다.
그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(31)의 예정된 부분을 노출시키는 콘택홀(39)을 형성한다.
제3b도를 참조하면, 상기 콘택홀(39)에 접속되도록 전면에 제1다결정실리콘막(41)을 형성한다. 여기서, 상기 제1다결정실리콘막(41) 형성공정은 500 내지 1000 ℃ 의 온도에서 실시된 것이다. 그로인하여, 상기 도핑된 산화막(37) 내부에 함유된 도핑불순물이 상기 도핑된 산화막(37) 밖으로 발산된다. 그리고, 상기 도핑불순물이 핵으로 작용하여 상기 제1다결정실리콘막(41)을 형성하는 증착공정이 활성화된다. 이때, 상기 도핑불순물이 발산되는 부분에 다른부분보다 많은 다결정실리콘이 증착되어 철부(43)가 형성된다. 그로인하여, 상기 제1다결정실리콘막(41)은 요철형상으로 형성됨으로써 별도의 공정없이 상기 제1다결정실리콘막(41)의 표면적이 증가된다.
제3c도를 참조하면, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제1다결정실리콘막(41)을 식각함으로써 종래보다 표면적이 증가된 저장전극을 형성한다. 그리고, 상기 저장전극의 표면에 유전체막(45)과 제2다결정실리콘막(47)을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다. 이때, 상기 유전체막(45)은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막(45)은 NO 또는 ONO 복합구조로 형성된 것이다. 한편, 상기 제2다결정실리콘막(47)은 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.
제4a도 내지 제4e도는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.
제4a도를 참조하면, 반도체기판(51) 상부에 하부절연층(55)을 형성한다. 이때, 상기 하부절연층(55)은 소자분리산화막(도시안됨), 게이트전극(53) 및 불순물 확산영역(도시안됨)이 형성된 것이다. 그 다음에, 콘택마스크(도시안됨)을 이용한 식각공정으로 상기 반도체기판(51)의 예정된 부분을 노출시키는 콘택홀(57)을 형성한다. 그리고, 상기 반도체기판(51)에 제1다결정실리콘막(59)을 일정두께 형성한다. 그리고, 상기 제1다결정실리콘막(59) 상부에 BPSG, PSG 또는 BSG 등의 도핑된 산화막(61)을 형성한다. 이때, 상기 도핑된 산화막(61)은 형성공정시 챔버내부의 가스유량을 0.1 내지 500 SCCM 로 한다. 그리고, 상기 도핑된 산화막(61)은 산화막을 형성하고 불순물 확산공정으로 도핑된 산화막(61)을 형성할 수 있다. 또한, 불순물 이온주입공정으로 형성할 수 있다. 그리고, 상기 도핑된 산화막(61) 대신에 도핑된 다결정실리콘으로 형성할 수 있다.
제4b도를 참조하면, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 도핑된 산화막(61)과 제1다결정실리콘막(59)를 순차적으로 식각한다.
제4c도를 참조하면, 전체표면상부에 제2다결정실리콘막(63)을 일정두께 형성한다. 여기서, 상기 제2다결정실리콘막(63) 형성공정은 500 내지 1000 ℃ 의 온도에서 실시된 것이다. 그로인하여, 상기 도핑된 산화막(61) 내부에 함유된 도핑불순물이 상기 도핑된 산화막(61) 밖으로 발산된다. 그리고, 상기 도핑불순물이 핵으로 작용하여 상기 제2다결정실리콘막(63)을 형성하는 증착공정이 활성화된다. 이때, 상기 도핑불순물이 발산되는 부분에 다른부분보다 많은 다결정실리콘이 증착되어 철부(65)가 형성된다. 그로인하여, 상기 제2다결정실리콘막(63)은 요철형상으로 형성됨으로써 별도의 공정없이 상기 제2다결정실리콘막(63)의 표면적이 증가된다.
제4d도를 참조하면, 상기 제2다결정실리콘막(63)을 이방성식각하여 상기 도핑된 산화막(61)의 측벽에 제2다결정실리콘막(63) 스페이서를 형성한다. 이때, 상기 제2다결정실리콘막(63) 스페이서는 요철형상으로 형성된 것이다. 그 다음에, 상기 도핑된 산화막(61)을 습식방법으로 제거함으로써 표면적이 증가된 저장전극을 형성한다.
제4e도를 참조하면, 상기 저장전극의 표면에 유전체막(67)과 제3다결정실리콘막(69)을 순차적으로 형성한다. 이때, 상기 유전체막(67)은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막(67)은 NO 또는 ONO 복합구조로 형성된 것이다. 한편, 상기 제3다결정실리콘막(69)은 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 일정 공정조건하에서 불순물이 도핑된 절연막 상부에 도전층을 형성할 때 상기 절연막에 함유된 도핑불순물이 핵으로 작용하여 상기 도핑 불순물 부분에 다량의 도전층이 형성됨으로써 철부를 형성하여 상기 도전층이 요철형상으로 형성되어 표면적이 증가되는 현상을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성하여 반도체소자의 고집적화에 충분한 캐패시터를 형성함으로써 반도체소자의 고집적화을 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 잇점이 있다.

Claims (27)

  1. 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 불순물이 도핑된 절연막을 형성하는 공정과, 상기 도핑된 절연막 상부에 상기 불순물을 핵으로 작용시켜 표면이 요철형상인 제1도전층을 형성하는 공정과, 상기 제1도전층과 도핑된 절연막 및 하부절연층을 콘택마스크를 이용한 식각공정으로 순차적으로 식가하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출된 반도체기판에 접속되도록 전체표면상부에 표면적이 증가된 제2도전층을 형성하는 공정과, 상기 제2,1도전층을 저장전극마스크를 이용한 식각공정으로 순차적으로 식각하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 도핑된 절연막은 불순물이 도핑된 BPSG 가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 도핑된 절연막 대신에 불순물이 도핑된 도전층이 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  4. 제3항에 있어서, 상기 도핑된 도전층은 불순물 확산공정으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  5. 제 3항에 있어서, 상기 도핑된 도전층은 불순물 이온주입공정으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  6. 제1항에 있어서, 상기 도핑된 절연막 형성공정은 가스유량을 0.1 내지 500 SCCM 으로하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  7. 제1항에 있어서, 상기 제1도전층은 다결정실리콘막으로 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  8. 제1항에 있어서, 상기 제1다결정실리콘층 형성공정은 500 내지 1000 ℃ 의 온도에서 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  9. 제1항에 있어서, 상기 도핑된 절연막은 상기 하부절연층을 형성하지않고 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  10. 반도체기판 상부에 하부절연층 및 불순물이 도핑된 절연막을 순차적으로 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출된 반도체기판에 접속되도록 전체표면상부에 다결정실리콘층을 형성하되, 상기 절연막에 포함된 불순물을 핵으로 작용시켜 표면을 요철형상으로 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  11. 제10항에 있어서, 상기 도핑된 절연막은 불순물이 도핑된 BPSG 가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  12. 제10항에 있어서, 상기 도핑된 절연막은 절연막에 불순물이 주입되어 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  13. 제10항에 있어서, 상기 도핑된 절연막 대신에 불순물이 도핑된 도전층이 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  14. 제13항에 있어서, 상기 도핑된 도전층의 불순물은 불순물 확산공정으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  15. 제13항에 있어서, 상기 도핑된 도전층의 불순물은 불순물 이온주입공정으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  16. 제10항에 있어서, 상기 도핑된 절연막 형성공정은 가스유량을 0.1 내지 500 SCCM 으로하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  17. 제10항에 있어서, 상기 다결정실리콘층 형성공정은 500 내지 1000 ℃ 의 온도에서 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  18. 제10항에 있어서, 상기 도핑된 절연막은 상기 하부절연층을 형성하지않고 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  19. 반도체기판 상부에 하부절연층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출된 반도체기판에 접속되도록 전체표면상부에 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 불순물이 도핑된 절연막을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 도핑된 절연막과 제1도전층을 패터닝하는 공정과, 전체표면상부에 제2도전층을 형성하되, 상기 절연막의 불순물을 핵으로 작용시켜 요철형상으로 형성하는 공정과, 상기 제2도전층을 이방성식각하여 상기 도핑된 절연막과 제1도전층의 측벽에 제2도전층 스페이서를 형성하는 공정과, 상기 도핑된 절연막을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  20. 제19항에 있어서, 상기 도핑된 절연막은 불순물이 도핑된 BPSG 가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  21. 제19항에 있어서, 상기 도핑된 절연막은 절연막에 불순물이 주입되어 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  22. 제19항에 있어서, 상기 도핑된 절연막은 불순물이 도핑된 도전층이 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  23. 제22항에 있어서, 상기 도핑된 도전층은 불순물 확산공정 또는 불순물 이온주입공정으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  24. 제19항에 있어서, 상기 도핑된 절연막 형성공정은 가스유량을 0.1 내지 500 SCCM 으로하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  25. 제19항에 있어서, 상기 제1,2 도전층은 다결정실리콘막으로 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  26. 제19항에 있어서, 상기 제2도전층 형성공정은 500 내지 1000 ℃ 의 온도에서 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  27. 제19항에 있어서, 상기 도핑된 절연막은 상기 하부절연층을 형성하지않고 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
KR1019940039211A 1994-12-30 1994-12-30 반도체 소자의 캐패시터 제조방법 KR0166035B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940039211A KR0166035B1 (ko) 1994-12-30 1994-12-30 반도체 소자의 캐패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940039211A KR0166035B1 (ko) 1994-12-30 1994-12-30 반도체 소자의 캐패시터 제조방법

Publications (2)

Publication Number Publication Date
KR960026658A KR960026658A (ko) 1996-07-22
KR0166035B1 true KR0166035B1 (ko) 1998-12-15

Family

ID=19405339

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940039211A KR0166035B1 (ko) 1994-12-30 1994-12-30 반도체 소자의 캐패시터 제조방법

Country Status (1)

Country Link
KR (1) KR0166035B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230361B1 (ko) * 1996-06-25 1999-11-15 윤종용 요철형 금속막과 그 형성방법, 요철형 전극 및 이를 이용한 캐패시터의 제조방법

Also Published As

Publication number Publication date
KR960026658A (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
US5323037A (en) Layered capacitor structure for a dynamic random access memory device
US5364813A (en) Stacked DRAM poly plate capacitor
US5985676A (en) Method of forming capacitor while protecting dielectric from etchants
KR0138308B1 (ko) 층간접촉구조 및 그 방법
US5770510A (en) Method for manufacturing a capacitor using non-conformal dielectric
US6548348B1 (en) Method of forming a storage node contact hole in a porous insulator layer
KR0141950B1 (ko) 반도체소자의 제조방법
KR0166035B1 (ko) 반도체 소자의 캐패시터 제조방법
US6924204B2 (en) Split gate flash memory cell and manufacturing method thereof
KR0169597B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0166030B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100244411B1 (ko) 반도체장치 제조방법
JPH1197529A (ja) 半導体装置の製造方法
KR0159019B1 (ko) 반도체 소자의 캐패시터 형성방법
KR0166032B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20000013402A (ko) 메모리 커패시터의 제조 방법
KR100400285B1 (ko) 반도체 소자의 제조방법
KR0166031B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0159018B1 (ko) 반도체소자의 캐패시터 제조방법
KR0166491B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0166490B1 (ko) 반도체 소자의 캐패시터 제조방법
KR960006716B1 (ko) 반도체 집적회로 제조 방법
KR0166038B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100696774B1 (ko) 반도체소자의 캐패시터 형성방법
KR0166040B1 (ko) 반도체소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090828

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee