KR0165909B1 - 게이트 절연형 반도체 장치와 그 제조방법 - Google Patents

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Abstract

게이트 절연형 반도체 장치에 있어서, 손실이 방지되고 래치-업 내성뿐만 아니라 단락회로내성이 개선된다.
n형 에미터 영역(4)의 시이트 저항을 큰 값으로 설정하므로서 포화전류 ICE(sat)와 단락회로내성 tw이 콜렉터-에미터 포화전압 VCE(sat)에 큰 영향을 주지 않고 감소된다.
상기 시이트 저항이 40Ω/? 내지 150Ω/?의 범위내에 있을 때, 부분적으로는 충분한 10μm 이상의 단락회로내성이 상기 콜렉터-에미터 포화전압 VCE(sat)가 실질적으로 2.4V 이하로 작은 동안에는 확실히 유지된다.
상기 콜렉터-에미터 포화전압 VCE(sat)와 상기 포화전류 ICE(sat) 모두는 작게 억제되어, 결국 개선된 단락회로내성이 얻어진다.

Description

게이트 절연형 반도체 장치와 그 제조방법
제1도는 본 발명의 제1실시예에 따른 N채널 게이트 절연형 바이폴라 트랜지스터의 평면도.
제2도는 제1도의 A1-A1 선에 따른 단면도.
제3도는 제1도의 B1-B1 선에 따른 단면도.
제4도는 본 발명의 제1실시예에 따른 N채널 게이트 절연형 바이폴라 트랜지스터의 변형예의 평면도.
제5도는 제4도의 A1a-A1a 선에 따른 단면도.
제6도는 제4도의 C1a-C1a 선에 따른 단면도.
제7도는 제4도 내지 제6도의 게이트 절연형 바이폴라 트랜지스터의 측정결과를 나타낸 그래프.
제8도 내지 제21도는 제1도의 게이트 절연형 바이폴라 트랜지스터의 제조공정을 나타낸 단면도.
제22도는 본 발명의 제2실시예에 따른 N 채널 게이트 절연형 바이폴라 트랜지스터의 평면도.
제23도는 제18도의 A2-A2 선에 따른 단면도.
제24도 및 제25도는 제18도의 게이트 절연형 바이폴라 트랜지스터의 제조공정을 나타낸 단면도.
제26도는 본 발명의 제3실시예에 따른 N 채널 게이트 절연형 바이폴라 트랜지스터의 평면도.
제27도는 제26도의 A3-A3 선에 따른 단면도.
제28도는 제26도의 B3-B3 선에 따른 단면도.
제29도 내지 제34도는 제26도의 게이트 절연형 바이폴라 트랜지스터의 제조공정을 나타낸 단면도.
제35도는 본 발명의 제4실시예에 따른 N 채널 게이트 절연형 바이폴라 트랜지스터의 평면도.
제36도는 제35도의 A4-A4 선에 따른 단면도.
제37도 및 제38도는 제35도의 게이트 절연형 바이폴라 트랜지스터의 제조공정을 나타낸 단면도.
제39도는 본 발명에 따른 게이트 절연형 바이폴라 트랜지스터의 변형예의 정단면도.
제40도는 종래의 N채널 게이트 절연형 바이폴라 트랜지스터의 평면도.
제41도는 제40도의 A-A 선에 따른 단면도.
제42도는 제40도의 B-B 선에 따른 단면도.
제43도는 본 발명의 제5실시예에 따른 N채널 게이트 절연형 바이폴라 트랜지스터의 구조를 나타낸 평면도.
제44도는 본 발명의 제5실시예에서 에미터 바이패스 비(e)에 대한 소자특성을 나타낸 그래프.
제45도는 본 발명의 제5실시예에서 n형 에미터 영역의 시이트 저항에 대한 소자 특성을 나타낸 그래프.
제46도는 본 발명의 제5실시예에서 게이트 전극(6)의 시이트 저항에 대한 턴-온 손실을 나타낸 그래프.
제47도 내지 제49도는 본 발명의 제5실시예의 게이트 절연형 바이폴라 트랜지스터의 제조공정을 나타낸 단면도.
본 발명은 게이트 절연형 바이폴라 트랜지스터(isolated gate bipolar transistor; 이하, IGBT라 한다)와 같은 게이트 절연형 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 단락 내성(short-circuit tolerance)을 개선시키는 것에 관한 것이다.
[종래 장치의 구조]
제40도는 종래의 N채널 IGBT(100)의 평면도이다.
상기 IGBT(100)는 병렬로 연결된 다수의 IGBT소자(이하, IGBT 단위셀이라 한다)(110)를 포함하는 데, 제40도에는 하나의 IGBT단위셀만이 도시되어 있다.
제40도에 도시되어 있지 않은 에미터 전극(7)과 산화막(8)은 제41도를 참조하여 이후 설명될 것이다.
또한, 제40도에 도시된 IGBT(100)를 제조하기 위한 공정들에서는 다양한 마스크 패턴들의 배열들이 사용되게 된다.
제41도 및 제42도는 제40도의 선 A-A와 B-B를 따라 각각 취한 하나의 IGBT 단위 셀(110)의 단면도들이다.
또한, 상기 IGBT 단위 셀(110)의 등가 회로도가 제41도에 도시되어 있다.
제41도 및 제42도를 참조하면, IGBT 단위 셀(110)은 p형 반도체 기판인 p형 콜렉터 층(1)과 n형 에피택셜 층(2)을 포함한다.
상기 층 1 과 2는 반도체 몸체(120)를 형성한다.
n형 에피택셜 층(2) 또는 반도체 몸체(120)의 상부 주 표면(top major surface)내 일부 영역에는 p형 불순물의 선택적 확산에 의해 P형 베이스영역(3)이 형성된다.
또한, 반도체 몸체(120)의 상부 주 표면내 일부영역에는 n불순물의 선택적 확산에 의해 n형 에미터 영역(4)이 형성된다.
게이트 절연막(5)이 n형 에피택셜 층(2)의 상부 주 표면과 n형 에미터 영역(4)의 상부 주 표면 사이의 p형 베이스 영역(3)의 상부 주 표면을 덮도록 형성된다.
인접 IGBT 단위 셀(110)의 게이트 절연막(5)은 n형 에피택셜 층(2)의 상부 주 표면위에 필수적으로 형성된다.
게이트 절연막(5)위에는, 예를 들어, 다결정 실리콘(이하, 폴리실리콘이라 칭함.) 등으로 이루어지는 게이트 전극(6)이 형성된다.
예를 들어, 알루미늄 등으로 이루어지는 에미터 전극(7)이 형성되어 p형 베이스 영역(3)과 n형 에미터 영역(4) 둘다에 전기적으로 접속된다.
게이트 전극(6)과 에미터 전극(7)은 층간 절연막(inter-layer isulating film)으로서 형성되는 산화막(8)에 의해 서로 절연되고, 모든 IGBT 단위 셀(110)내 및 그들 사이에 공통으로 전기적으로 접속된다.
n형 에미터 영역(4)을 에워싸는 패턴에 고농도의 p형 불순물을 확산하는 것을 통하여 고농도 p형 반도체 영역(31)이 p형 베이스 영역(3)내에 형성된다.
모든 IGBT 단위 셀(110)을 위해 p형 콜렉터 층(1)의 하부 주표면(bottom major surface)위에 금속으로 이루어지는 콜렉터 전극(9)이 필수적으로 형성된다.
제40도에 도시된 바와 같이, IGBT 셀(110)은 위에서 바라볼 때 n형 에미터 영역(4)이 상대적으로 넓은 영역들과 상대적으로 좁은 영역들을 갖는다.
A-A 선 주위의 영역이 전자의 영역들 중 하나이고 반면 B-B 선 주위의 영역이 후자의 영역들 중 하나이다.
제40도의 점선들은 IGBT(100)를 제조하는 공정에서 게이트 전극(6)의 형성을 위해 사용될 마스크 패턴(51)과, 고농도 p형 반도체 영역(31)의 형성을 위해 사용될 마스크 패턴(52)과, n형 에미터 영역(4)의 형성을 위해 사용될 마스크 패턴(53)을 나타낸다.
[종래 장치의 동작]
제41도를 참조하면, IGBT 단위 셀(110)은 게이트 절연형 전계 효과 트랜지스터 MOS(이 트랜지스터는 금속-산화물-반도체 트랜지스터(이하, MOSFET 라 칭함)일 수도 있음)와, pnp 바이폴라 트랜지스터(Tr1)와, npn 바이폴라 트랜지스터(Tr2) 및 저항(Rb)을 포함한다.
이 구성요소들은 실제로 제41도의 등가 회로도에 도시된 바와 같이 서로 등가적으로 연결된다.
콜렉터 전극(9) 및 에미터 전극(7) 간에는 콜렉터 전압(VCE)이 인가되면서 게이트 전압(VGE)이 게이트 전극(6)과 에미터 전극(7)간에 인가될 때, n형 에미터 영역(4)과 n형 에피택셜 층(2) 사이의 p형 베이스 영역(3)의 상부 주 표면내의 p형 반도체는 n형 반도체로 반전되어 n형 채널을 형성한다.
이때, MOSFET의 드레인으로서 작용하는 n형 에피택셜 층(2)과 MOSFET의 소오스로서 작용하는 n형 에미터 영역(4)사이에 도전성이 생기게 되면(전도가 허용되면), 전자 전류(electronic current)가 n형 에미터 영역(4)으로부터 n형 채널들을 거쳐 n형 에피택셜 층(2)으로 흐르게 된다.
이때 흐르는 전자 전류는 트랜지스터(Tr1)의 베이스 전류로서 작용한다.
이와 같은 전자 전류에 응답하여, p형 콜렉터 층(1)으로 부터 정공들(holes)이 n형 에피택셜 층(2)으로 유입된다.
유입된 정공들 중 일부는 n형 에피택셜 층(2)내의 캐리어 전자들과 재결합되고, 나머지 정공들은 p형 베이스 영역(3)을 지나 에미터 영역(7)으로 흘러 들어가서 정공 전류(hole current)를 제공한다.
그 결과, IGBT(100)는 도통상태로 또는 턴-온 상태로 된다(즉, 콜렉터 전극(9)과 에피터 전극(7)간에 전도가 허용된다).
IGBT(100) 즉, MOSFET와 같이 절연 게이트(insulated gates)(MOS gates)을 갖는 전압 제어 트랜지스터(voltage-controlled transistor)는 바이폴라 트랜지스터들의 구동회로 보다 IGBT 회로가 휠씬 간단하게 구성된다는 점과, MOSFET의 콜렉터-에미터 포화 전압(ON-전압)보다 더 낮게 이루어 진다는 점에서 유리하다.
후자의 장점은 p형 콜렉터 층(1)으로 부터 n형 에피택셜 층(2)으로 유입되는 정공들이 전도율 변조(conductivity modulation)를 불러 일으킴으로써 n형 에피택셜 층(2)의 저항이 효과적으로 낮아지게 되는 것 때문에 얻어진다.
게이트 전압(VCE)이 0 전압이거나 또는, 제로 바이어스(zero-bias) 이거나 음전압일 때(또는, 음으로 바이어스 될 때, MOSFET는 컷- 오프(cut-off)상태로 들어가게 되어 전자전류가 흐르는 것이 중단된다.
그 결과, IGBT(100)는 컷 오프(cut off)된다.
그러나, 온(ON)에서 오프(OFF)로 천이가 시작되는 천이 기간(transition period)동안 축적된 정공들이 n형 에피택셜 층(2)내에 존재하게 된다.
천이 과정에서 축적된 정공들이 없어지는 데는 약간의 턴-오프 시간(acertain period of turn-off time)이 필요하다.
턴-오프 기간 동안에 정공 전류가 계속적으로 흐르지만 그 양은 점차 감소된다.
축적된 정공들은 IGBT(100)가 온상태일 때 낮은 포화 전압을 획득하는데는 유용하지만, IGBT(100)가 턴 오프 상태로 될 때 턴-오프 시간을 지연시키는 원인이 된다.
따라서, 정공들은 온 상태에서 유입되어야 하거나 그것의 라이프 타임(lifetime)이 적당해야 한다.
IGBT 단위 셀(110)은 n형 에미터 영역(4), p형 베이스 영역(3), n형 에피택셜층(2) 및 p형 콜렉터 층(1)에 의해 형성되는 기생 싸이리스터(parasitic thyristor)를 포함한다.
IGBT(100)의 동작과 관련된 기생 싸이리스터의 턴-온 상태인 기생 효과는 가끔 IGBT(100)의 원래 기능(orignal fuction)을 방해한다.
따라서, 기생 효과의 발생을 막는 것이 필요하다.
기생 효과의 발생을 막기 위한 효과적인 방법 중에 하나는 n형 에미터 영역(4) 바로 아래 있는 p형 베이스 영역(3)부분의 측면 저항(lateral resistance)(Rb)를 감소시키는 것이다.
상기 저항 Rb를 감소시키기 위해서 제41도 및 제42도에 도시된 바와 같이 n형 에미터 영역(4) 바로 아래에 고농도 p형 반도체 영역(31)이 형성되는 배열을 들 수 있는 데, 이와 같은 배열은 예를 들면 일본국 특허출원 공개 소 60-196974 호(1985)에 개시되어 있다.
제41도 및 제42도에 도시된 바와 같이, 고농도 p형 반도체 영역(31)은 게이트 문턱전압(gate threshold voltage)에 아무런 영향을 미치지 않도록 하기 위한 목적으로 n형 에미터 영역(4)의 내측위에 형성된다.
즉, 고농도 p형 반도체 영역(31)은 그 자체가 게이트 전압(VGE)이 인가 될 때 p형 베이스 영역(3)에서 형성되는 n형 채널들에 포함되지 않도록 형성된다.
[종래 장치의 문제점]
IGBT(100)는 인버터 장치 등으로서 주로 사용된다.
따라서, 인버터 장치가 단락되거나 거기에 인가되는 단락전압에 의해 턴-온 상태로 될 때 IGBT(100)는 브레이크 다운(break down)되지 않아야 할 필요가 있다.
IGBT(100)의 단락에 대한 내성(단락 내성)은 IGBT(100)가 단락된 상태이거나 단락될 때의 전압과 전류의 곱에 비례하여 감소된다.
특히, 작은 칩 면적을 갖는 IGBT(100)는 낮은 단락 내성을 갖는다.
단락시의 전압은 IGBT(100)가 어떤 조건(예를 들면, 인버터 동작 조건들)하에서 사용되는 가에 의해 결정된다.
단락시에는 IGBT(100)가 포화 상태로 되기 때문에 단락시의 전류는 바로IGBT(100)의 포화 전류 ICE(sat)이다.
단락 내성을 개선하기 위해서는 포화 전류 ICE(sat)가 낮아 지도록 하는 것이 효과적이다.
상기 포화 전류 ICE(sat)는 다음 식에 의해 결정된다.
여기서, α pnp는 pnp트랜지스터의 전류 전도율(current transfer ratio)이고, Cox는 게이트 커패시턴스, μ n은 표면 이동도, W는 채널 폭, L은 채널 길이, VGE는 게이트 전압, VGE(th)는 게이트 문턱 전압이다.
IGBT(100)가 스위칭 소자로서 인버터 등에 적용될 때의 손실을 줄이기 위해서는 콜렉터-에미터 포화전압 VCE(sat)이 작아지는 것이 필요하다.
콜렉터-에미터 포화전압 VCE(sat)의 감소를 위한 유효한 시도들중 하나는 IGBT유니트 셀(110) 내의 MOSFET에 해당하는 부분(제41도의 MOS 부분)의 전기적인 특성을 개선하여 MOS가 도통될 때 강하 전압(drop voltage)을 줄이는 것이다.
예로서, MOS의 채널길이 L을 짧게하기 위해 p형 베이스 영역(3)을 형성하기 위한 확산단계에서 얕은 확산(shallow diffusion)이 수행된다.
그렇게 하지 않으면, IGBT 단위 셀(110)의 크기를 축소하여 p형 베이스 영역(3)의 폭(제41, 42 도의 p형 베이스 영역의 횡 방향으로의 폭 전체)를 줄이는 것에 의해 IGBT 단위 셀의 밀도를 감소시킴으로써 전체 IGBT(100)에 대한 전체 채널 폭 W을 상대적으로 증가시킨다.
그러나, 콜렉터-에미터 포화전압 VCE(sat)의 감소를 위해 채널 길이(L)를 줄이거나 채널 폭(W)을 증가시키는 것은 식 (1)로 부터 알 수 있는 바와 같이 포화 전류 ICE(sat)의 증가를 초래하게 된다.
그렇게 되면, 기생 싸이리스터는 IGBT(100)를 브레이크 다운 시키는 래치-업 (latch-up)을 유발시키거나, 단락시의 전류와 전압의 곱이 커지게 되어 단락 내성이 오프 상태에 빠지게 된다.
따라서, 종래의 IGBT(100)는 스위칭소자로서 사용될 때 낮은 손실이 높은 단락 내성과 병존할 수 없다는 점에 있어서 불리하다.
본 발명에 의한 게이트 절연형 반도체 장치는, (a) (a-1) 반도체 몸체의상부 주표면에서 노출된 제1도전형의 제1반도체 영역과, (a-2) 상기 제1반도체 영역의 상면부분에 선택적으로 형성되어, 상기 반도체 몸체의상부 주표면에서 선택적으로 노출된 제2도전형의 제2반도체 영역과, (a-3) 상기 제2반도체 영역의 상면 부분에 선택적으로 형성되어, 상기 제2반도체 영역의 노출면의 주변 에지부분의 내측의 반도체 몸체의 상기 상부 주표면에서 노출되고, 중앙 에리어에 의해 평행하게 격리되어 배열된 한쌍의 스트립(strip)에리어를 포함하는 패턴을 상기 상부주표면상에 정의하는 제1도전형의 제3반도체 영역과,(a-4) 상기 제2 반도체 영역의 불순물농도보다 높은 불순물농도를 가지며, 상기 제3반도체 영역을 에워싸도록 상기 반도체 몸체의 상부 주표면에 선택적으로 형성되고, 상기 중앙 에리어의 상기 반도체 몸체에서 노출되고 상기 제3반도체 영역의 하부로 연장되는 있는 제1부분과, 상기 한쌍의 스트립 에리어의 외측에 선택적으로 정의되어있는 외측 에리어의 상기 반도체 몸체의 상부 주표면에서 노출되어 있는 제2부분을 포함하는 제2도 전형의 제4반도체 영역과를 구비하는 반도체 몸체와, (b) 상기 반도체 몸체의 상부 주표면상에 선택적으로 형성되어 상기 한 쌍의 스트립 에리어의 일부분과 상기 중앙 에리어의 적어도 일부군을 피복하는 소정의 영역에 개구부를 갖는 절연층과, (c) 상기 절연층에 매입되어 있고 상기 제3반도체 영역의 한 쌍의 스트립 에리어와 상기 제1반도체 영역의 노출면 사이의 상기 제2반도체 영역의 노출면과 상기 제4반도체 영역의 제2부분에 대향하는 제어전극층과, (d) 상기 개구부에 형성되어 상기 개구부에서 노출된 상기 반도체 몸체의 상부 주 표면의 일부분에 전기적으로 접속되어 있는 제1주전극층, 및 (e) 상기 반도체 몸체의 저부 주표면상에 형성되어 상기 반도체 몸체에 전기적으로 접속되는 제 2주전극층을 포함한다.
본 발명의 게이트 절연형 반도체 장치에 있어서, 상기 제 도전형의 제1 및 제3반도체 영역은 상기 반도체 몸체의 상부 주표면에서 노출된다.
일부 부분에 있어서는, 상기 제2도전형의 제2반도체 영역은 상기 제1 및 제3반도체 영역의 노출면사이에 있는 접합면에 대하여 철저하게 노출된다.
다른 부분에 있어서는, 높은 불순물농도를 가지는 제2도전형의 제4반도체 영역은 상기 접합면에서 부분적으로 노출된다.
상기 제어전극층은 상기 면에 대향한다.
전압이 상기 제어전극층에 인가될 때, 반전층은 상기 제1 및 제3반도체 영역사이에서 도전이 이루어지도록 상기 접합면에서 형성된다.
상기 제2반도체 영역은 상기 제2도전형의 상대적으로 낮은 불순물농도를 가지며 그리고 상기 제4반도체 영역은 상기 상대적으로 높은 불순물농도를 갖고 있기 때문에, 상기 반전층의 형성을 위하여 상기 제어전극층에 인가될 게이트 문턱 전압 VCE(th)은 상기 접합면에 있어서 전자의 부분에서는 비교적 낮고 그리고 후자의 부분에서는 비교적 높다.
상기 게이트 절연형 반도체 장치는 상기 반전층이 형성될 상기 접합면에서 평행하게 접속되어 있는 상대적으로 낮은 게이트 문턱 전압 VGE(th)과 상대적으로 높은 게이트 문턱 전압 VGE(th)을 갖는 부분들을 구비한다.
상기 장치의 게이트 문턱 전압은 주로 상기 낮은 게이트 문턱 전압 VGE(th)을 갖는 부분에 따르고, 그리고 상기 높은 게이트 문턱 전압 VGE(th)을 갖는 부분의 설치에 의해 크게 변화되지 않는다.
콜렉터-에미터 포화 전압 VCE(sat)은 상기 높은 게이트 문턱 전압 VGE(th)을 갖는 부분의 설치에 의해 크게 영향을 받지 않는다.
한편, 포화전류 ICE는 주로 상기 높은 문턱 전압 VGE(th)을 갖는 부분의 비율에 따르고, 그리고 상기 비율이 증가할 때 감소된다.
상기 반도체 장치의 크기 감소와 밀도 증가에 의해 발생된 포화전류 ICE(sat)의 증가는 상기 높은 게이트 문턱 전압 VGE(th)을 갖는 부분의 설치에 의해 방지된다.
낮은 콜렉터-에미터 포화 전압 VCE(sat)과 낮은 손실을 제공하는 작고 조밀한 반도체 장치를 위하여 높고 그리고 낮은 게이트 문턱 전압VGE(th)을 갖는 부분의 배열을 최적화하므로써, 상기 포화전류 ICE(sat)는 높은 단락회로내성을 갖는 반도체 장치를 구현하기 위하여 감소된다.
바람직하게는, 상기 제1주전극은 상기 개구부에서 상기 제3 및 제4반도체 영역의 노출부분들과 접촉하고, 상기 제1주전극과 접촉하는 상기 제3반도체 영역의 노출부분은 에리어 A1을 가지며, 상기 제1주전극과 접촉하는 상기 제4반도체 영역의 노출부분은 에리어 A2를 가지되, 비율 A1/(Al + A2)이 50% 이하이다.
상기 제1주전극층에 전기적으로 접속된 상기 제3 및 제4반도체 영역의 비율은 최소화되고, 따라서 작은 포화전류 ICCE(sat)와 높은 단락회로내성이 제공된다.
상기 비율 A1/(A1 + A2)은 5% 내지 25% 이다.
상기 제1주전극층이 상기 반도체 몸체의 상부 주표면내에 접속되어 있는 상기 개구부의 에리어 크기에 대한 상기 개구부에 있는 상기 한쌍의 노출된 스트립 에리어, 즉 상기 제3반도체 영역의 에리어 크기의 비율인 상기 에미터 바이패스 비율은 5% 내지 25%이다.
상기 에미터 바이패스 비율이 낮으면 낮을수록 상기 제3반도체 영역의 유효 저항은 높게 되어, 상기 단락회로내성을 향상시킨다.
상기 에미터 바이패스 비율은 소정의 내성의 여유량(extra amount)을 포함하여 25%이상이기 때문에, 실제적으로 충분한 10μsec 이상의 단락회로 내성이 구현된다.
상기 에미터 바이패스 비율이 5%이상이기 때문에 상기 콜렉터-에미터 포화 전압 VCE(sat)은 실제적으로 작은 값을 갖는다.
바람직하게는, 상기 외측 에리어는 상기 한 쌍의 에리어의 길이방향에 있어서 소정의 주기 (H + L)에서 주기적으로 정렬된 복수의 단위 외측 에리어를 구비하고, 상기 주기 (H + L)에 대해 상기 한쌍의 스트립 에리어의 상기 길이방향에 있어서 각 단위 외측 에리어의 길이 (H)의 퍼센티지는 20% 이상이다.
상기 외측 에리어상에 접하고 있는 상기 한 쌍의 스트립 에리어의 퍼센티지는 즉 상대적으로 높은 게이트 문턱 전압 VGE(th)을 갖는 반전층의 퍼센티지는 최적화되고, 따라서 상기 작은 포화 전류ICE(sat)와 상기 높은 단락회로내성이 제공된다.
바람직하게는, 상기 제3반도체 영역의 시이트 저항은 소정의 단락회로내성에 의해 결정되는 임계 시이트 저항과 같거나 크다.
이 게이트 절연형 반도체 장치에 있어서, 상기 제3반도체 영역의 시이트 저항은 소정의 단락회로내성에 의해 결정되는 임계 시이트 저항과 같거나 크다.
상기 제3반도체 영역의 시이트 저항의 증가로, 유효 저항값은 증가되고 그리고 상기 단락회로내성은 향상된다.
상기 제3반도체 영역의 시이트 저항은 상기 임계 시이트 저항에 설정되어 있거나 그 보다 크게 설정되어 있으므로, 소망하는 단락회로내성이 보장된다.
바람직하게는, 상기 시이트 저항은 40 Ω/? 내지 150 Ω/?의 범위내에 있다.
이 게이트 절연형 반도체장체에 있어서, 상기 제3반도체 영역의 시이트 저항은 40 Ω/? 내지 150 Ω/?의 범위내에 있다.
그러므로, 실제적으로 감당할 수 있는 내성인 10μm 이상의 단락회로내성이 보장되고 상기 콜렉터-에미터 포화 전압 VCE(sat)의 실제적으로 감당할 수 있는 양이 얻어진다.
바람직하게는, 상기 제어전극층의 시이트 저항은 250 Ω/? 이하이다.
이 게이트 절연형 반도체 장치에 있어서, 상기 제어전극층의 시이트 저항은 250 Ω/? 이하이다.
상기 제어전극층의 시이트 저항이 감소함으로서, 상기 소자의 스위칭 동작은 빠르게 되고, 그리하여 상기 장치 스위칭 동작에서 손실을 감소하게 된다.
상기 시이트 저항이 250 Ω/? 이하이기 때문에 실제적으로 바람직한 낮은 스위칭 손실이 얻어진다.
본 발명은 또한 게이트 절연형 반도체 장치를 제조하는 방법을 제공한다.
본 발명에 의한 게이트 절연형 반도체 장치의 제조방법은 (a) 상부 주표면에서 노출되는 제1도전형의 제1반도체 영역을 포함하는 반도체 몸체를 제공하는 공정과, (b) 상기 반도체 몸체의 상부 주 표면상에 산화막을 형성하는 공정과, (c) 상기 산화막상에 실질적으로 스트립 형상의 제1개구부를 갖는 제어전극층을 형성하는 공정과, (d) 상기 제1개구부하에, 상기 제어전측층 하의 상기 반도체 몸체의 부분으로 선택적으로 연장하는 제2도전형의 제2반도체 영역을 형성하는 공정과, (e) 상기 산화막과 상기 제어전극층상에, 상기 제1개구부와 부분적으로 중첩되는 제2개구부를 구비하는 마스크 패턴을 선택적으로 형성하는 공정과, (f) 상기 제2개구부하의 상기 반도체 몸체에 상기 제2반도체 영역의 불순물농도보다 높은 불순물농도를 가지며, 상기 제어전극층 하의 상기 반도체 몸체의 일부분으로 선택적으로 연장하는 제2도전 형의 제3반도체 영역을 형성하는 공정과, (g) 상기 제1개구부하의 상기 산화막의 일부분을 선택적으로 제거하여 실질적으로 평행하게 배열된 한 쌍의 스트립 윈도우와 상기 한 쌍의 스크립 윈도우사이에 정의된 중앙 에리어 상에 잔존하는 산화막영역을 형성하는 공정과, (h) 상기 산화막영역과 상기 제어전극층하의 상기 산화막을 마스크로 사용하여 제1도전형의 제1불순물을 상기 반도체 몸체의 상부 주표면으로 주입하여, 상기 제3 반도체 영역에 상기 상부 주표면상의 한 쌍의 스트립 에리어를 정의하는 상기 상부 주표면으로 선택적으로 노출되는 제1도전형의 제4반도체 영역을 형성하는 공정과, (i) 상기 산화막영역을 제거하는 공정과, (j) 상기 한 쌍의 스트립 에리어의 일부분과 상기 중앙 에리어의 적어도 일부분을 피복하는 상기 반도체 몸체의 상부 주표면의 소정의 영역상에 제3개구부를 가지며 상기 제어전극층의 측면과 상부면을 피복하는 절연층을 형성하는 공정과, (k) 상기 제3개구부에 상기 반도체 몸체의 상부 주표면에 전기적으로 접속하는 제1주전극층을 형성하는 공정, 및 (l) 상기 반도체 몸체의 저부 주표면상에, 상기 반도체 몸체의 저부 주표면에 전기적으로 접속되는 제2주전극층을 형성하는 공정을 포함한다.
본 발명의 방법은 상술한 이점을 갖는 게이트 절연형 반도체 장치를 제조할 수 있다.
따라서, 본 발명의 목적은 높은 단락회로내성(a high short-circuit tolerance)과 저손실의 개선된 래치-업(an improved latch-up tolerance)을 갖는 게이트 절연형 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 스위칭 유도손실이 낮게 억제되는 게이트 절연형 반도체 장치를 제공하는 데 있다.
본 발명의 또다른 목적은 상기 반도체 장치의 적합한 제조방법을 제공하는데 있다.
[바람직한 실시예 1]
[1-1 장치의 구조]
제1도는 본 발명의 바람직한 제1실시예에 따른 N채널 IGBT(200)의 평면도이다.
IGBT(200)는 병렬로 연결되는 다수의 IGBT유니트 셀(210)을 포함한다.
상기 IGBT(200)는 에미터 전극(7)과 산화막(8)을 갖지만, 그들은 제1도에 도시되어 있지 않다.
IGBT(200)를 제조하는 공정들에서 사용되는 다양한 마스크 패턴들의 배열이 제1도에 도시되어 있다.
제2도 및 제3도는 제1도의 A1-A1 선과 B1-B1 선을 따라 각각 취한 IGBT 유니트 셀(210)중 하나의 단면도들이다.
각 IGBT 유니트 셀(210)은 동일한 구조를 갖기 때문에 전체 IGBT(200)의 구조는 제1도 내지 제3도로 부터 이해될 것이다.
제40도 내지 제42도의 종래 장치의 구성들에 상당하는 구성들에는 동일한 참조번호 및 부호들이 사용된다.
제2도 및 제3도를 참조하면, IGBT(200)는 p형 반도체 기판인 p형 콜렉터 층(1)과, n형 에피택셜 층(2)을 포함한다.
상기 층 1과 2는 반도체 몸체(220)를 형성한다.
n형 에피택셜 층(2) 또는 반도체 몸체(220)의 상부 주 표면내 일부에는 p형 불순물의 선택적 확산에 의해 p형 베이스 영역(3)이 형성된다.
또한, 반도체 몸체(220)의 상부 주 표면 내 일부에는 n형 불순물들의 선택적 확산에 의해 n형 에미터 영역(4)이 형성된다.
n형 에미터 영역(4)은 소정의 중앙 영역(CA)에 의해 서로 분리되는 동시에 실질적으로 평행한 한쌍의 벨트 모양 영역(beltlike area) 또는 스트립 영역(strip area)(BA)으로 노출된다.
n형 에피택셜 층(2)의 상부 표면과 n형 에미터 영역(4)의 상부 주 표면 사이의 p형 베이스 영역(3)의 상부 표면을 덮도록 게이트 절연막(5)이 형성된다.
인접한 IGBT유니트 셀(210)을 위해 n형 에피택셜 층(2)의 상부 표면위에는 게이트 절연막(5)이 필수적으로 형성된다.
상기 절연막(5)위에는, 예를 들면, 폴리실리콘 등으로 이루어지는 게이트 전극(6)이 형성된다.
예로서, 알루미늄 등으로 이루어지는 에미터 전극(7)이 p형 베이스 영역과 n형 에미터 영역(4) 둘다에 전기적으로 연결되도록 형성된다.
게이트 전극(6)과 에미터 전극(7)은 층간 절연막으로서 작용하는 산화막(8)에 의해 서로 절연되고, IGBT유니트 셀(210)내에서 또는 그들 사이에서 전기적으로 공통 연결된다.
상기 산화막(8)은 제2도 및 제3도에 도시된 바와 같이, 상기 벨트 모양 영역(BA) 부분을 덮는 소정의 영역과 적어도 중앙 영역(CA)에 개구부(opening) 또는 윈도우(window)(WD)를 갖는다.
n형 에미터 영역(4)을 에워싸는 패턴에서 고농도의 p형 불순물들의 확산에 의해 p형 베이스 영역(3)에 고농도 p형 반도체 영역(32)이 형성된다.
모든 IGBT유니트 셀(210)을 위한 p형 콜렉터 층(1)의 저부 주 표면위에 금속으로 이루어지는 콜렉터 전극(9)이 형성된다.
제1도에 도시된 바와 같이, 위에서 바라볼 때 n형 에미터 경역(4)이 상대적으로 넓은 제1영역(R1)과, 위에서 바라볼 때 상기 에미터 영역(4)이 상대적으로 좁은 제2영역(R2)을 포함한다.
A1-A1 선은 제1영역(R1)중 하나를 지나고, B1-B1 선은 제2영역(R2)중 하나를 지난다.
제1도의 점선들은, 제조공정에 있어서, 게이트 전극(6)의 형성을 위해 사용되는 마스크 패턴(51)과, n형 에미터 영역(4)의 형성을 위해 사용되는 마스크 패턴(53)과, 고농도 p형 반도체 영역(32)의 형성을 위해 사용되는 마스크 패턴(54) 및, p형 베이스 영역(3)과 n형 에미터 영역(4)을 에미터 전극(7)에 전기적으로 연결하기 위해 산화막(8)을 제거하는 콘택 공정에서 사용되는 마스크 패턴(55)을 나타낸다.
제1도 및 제2도에 도시된 바와 같이, 제1영역(R1)의 고농도 p형 반도체 영역(32)의 첫번째 부분(32A)은 바깥으로 충분히 돌출되도록 n형 에미터 영역(4)위로 넓게 연장되지만 p형 베이스 영역(3)위의 n형 에피택셜 층(2)에 이르지는 않는다.
반면에, 제1도 및 제3도에 도시된 바와 같이, 제2영역(R2)의 두번째 부분(32B)은 상대적으로 좁고 그것의 외곽들은 n형 영역(4)의 외곽과 일치한다.
결국, 마스크 패턴(54)은 제2영역(R2)위에서 보다 제1영역(R1)위에서 더 넓다.
[1-2. 장치의 동작 및 특성]
콜렉터 전극(9)과 에미터 전극(7)간에 콜렉터 전압(VCE)이 인가되면서 양의 (positive) 게이트 전압(VGE)이 게이트 전극(6)과 에미터 전극(7)간에 정방향으로 인가될 때, n형 에미터 영역(4)과 n형 에피택셜 층(2)사이의 p형 베이스 영역(3)의 상부 표면내 p형 반도체는 n형 반도체로 반전되어 n형 채널들을 형성한다.
이때, IGBT 유니트 셀(210)내에 똑같이 형성되는 MOSFET의 드레인으로서 작용하는 n형 에피택셜 층(2)과 그것의 소오스로서 작용하는 n형 에미터 영역(4)사이에 전도가 허용되어, 전자 전류가 n형 영역(4)로 부터 n형 채널들을 통하여 n형 에피택셜 층(2)으로 흐르게 된다.
상기 전자 전류는 p형 콜렉터 층(1), n형 에피택셜 층(2) 및 p형 베이스 영역으로 등가적으로 형성되는 pnp 바이폴라 트랜지스터에 대한 베이스 전류로서 작용한다.
상기 전자 전류에 응답하여, p형 콜렉터 층(1)으로 부터 n형 에피택셜층(2)으로 정공들이 유입된다.
유입되는 정공들의 일부는 n형 에피택셜 층(2)에서 캐리어 전자들과 재결합되고, 나머지 정공들은 정공 전류의 형태로 p형 베이스 영역(3)을 통하여 에미터 전극(7)으로 흐르게 된다.
그 결과, IGBT(200)는 도통(또는, 턴-온) 상태로 된다(즉, 콜렉터 전극(9)과 에미터 전극(7) 간에 전도가 허용된다.)
게이트 전압(VGE)이 0 전압이거나(또는, 제로 바이어스되거나) 음전압일 때(또는, 역방향으로 바이어스될 때)에는 등가적으로 형성된 MOSFET는 컷-오프 상태로 들어가게 됨으로써 전자 전류가 흐르는 것이 중단된다.
그 결과, IGBT(200)는 컷 오프된다.
고농도 p형 반도체 영역(32)이 제1영역(R1)내에 상술된 바와 같은 구성으로 이루어지기 때문에 양의 게이트 전압(VGE)의 인가에 의해 n형 에미터 영역(4)과 n형 에피택셜 층(2)사이에 정의되는 n형 채널 영역들은 p형 베이스 영역(3)의 반전된 층과 고농도 p형 반도체 영역(32)의 첫번째 부분(32A) 내의 반전된 층 간의 직렬접속을 갖는다.
반면에, 고농도 p형 반도체 영역(32)의 두번째 부분(32B)은 위에서 바라볼 때 n형 에미터 영역들의 내측위에 형성되고, n형 채널들은 n형 베이스 영역(3)의 반전된 층에 의해서만 형성된다.
반전된 층의 형성에 필요한 게이트 전압의 레벨인 게이트 문턱 전압 VGE(th)은 p형 베이스 영역(3)에서 보다 고농도 p형 반도체 영역(32)에서 더 높다.
따라서, 게이트 문턱 전압 VGE(th)은 제1영역(R1)에서 상대적으로 높은 전압VGE(th-High)이고, 제2영역(R2)에서 상대적으로 낮은 전압 VGE(th-Low)이다.
n형 에미터 영역(4)과 n형 에피택셜 층(2)사이에 형성되는 n형 채널들은 상대적으로 높은 게이트 전압 VGE(th-High)을 갖는 n형 채널들과 상대적으로 낮은 게이트 전압 VGE(th-Low)을 갖는 n형 채널들의 병렬 연결에 의해 형성된다.
전체 IGBT(200)에 대한 게이트 문턱 전압 VGE(th)은 콜렉터 전류 Ic(콜렉터 전극(6)과 에미터 전극(7)사이에 흐르는 전류)가 0으로 부터 증가하기 시작함에 따라 게이트 전압(VGE)이 증가될 때의 게이트 전압 VGE에 의해 정의된다.
다시 말하면, 그것은 통상적인 사용에 있어서 최대값에 해당하는 콜렉터 전류 Ic의 정격 값(rated value) 보다 상당히 낮게 설정된 임의의 특정 레벨에 콜렉터 전류 Ic가 이르게 될 때의 게이트 전압 VGE이다.
이런 이유 때문에, 게이트 문턱 전압 VGE(th)은 상대적으로 낮은 게이트 문턱 전압 VGE(th-Low)에 의해 주로 결정되고 그 값과 거의 일치한다.
제1바람직한 실시예에 따른 장치(200)에서, 상대적으로 높은 게이트 문턱 전압 VGE(th-High)을 갖는 n형 채널들을 제공하는 것이 전체 IGBT(200)에 대한 게이트 문턱 전압 VGE(th)에는 아무런 영향을 끼치지 않게 된다.
상대적으로 높은 게이트 문턱 전압 VGE(th-High)을 갖는 n형 채널들을 설치하는 것은 제1도 내지 제3도의 구조에서 콜렉터-에미터 포화 전압 VCE(sat)에는 미소한 영향 밖에 미치지 않지만, 아래에 기재되는 포화 전류 ICE(sat)에는 상대적으로 상당한 영향을 미치게 된다.
IGBT(200)내 고농도 p형 반도체 영역(32)의 불순물 농도는 IGBT(200)가 턴 온될 때 상대적으로 높은 게이트 문턱 전압 VGE(th-High)이 소정의 게이트 전압 VCE보다 더 낮아지게 되도록 다음의 식과 같이 선택된다.
게이트 문턱 전압 VGE(th)가 상기 식(2)의 조건하에서의 ON-상태 전압일 때, 상대적으로 낮은 게이트 문턱 전압 VGE(th-Low)을 갖는 n형 채널들에서는 반전이 크게 일어나고 상대적으로 높은 게이트 문턱 전압 VGE(th-High)을 갖는 n형 채널들내의 고농도 p형 반도체 영역(32)에서는 반전이 약간만 일어난다.
예로서, 약 10V의 게이트 문턱 전압 VGE(th-High)이 선택되는 경우 게이트 문턱 전압 VGE(th-Low)은 약 5V 정도이고 ON-상태 게이트 전압 VGE은 15V 이다.
식 (1)로 부터 다음식이 유도된다.
식 (3)으로 부터, IGBT(200)가 단락될 때 흐르는 포화전류 ICE(sat)는 n형 채널들의 폭 W에서 상대적으로 큰 게이트 문턱 전압 VGE(th-High)을 갖는 n형 채널의 비가 증가됨에 따라서 감소한다.
따라서, 바람직한 제 1 실시예에 따른 장치(200)는 낮은 콜렉터-에미터 포화 전압 VCE(sat)과 낮은 포화 전류를 갖게 됨에 따라, IGBT 유니트 셀(210)의 크기가 줄어들게 되고 밀도가 증가되더라도 전체 n형 채널들내에서 상대적으로 높은 게이트 문턱 전압 VGE(th-High)을 갖는 n형 채널들의 비를 최적화시키는 것에 의해 높은 단락 내성을 얻게 된다.
첫번째 영역(R1)과 두번째 영역(R2)을 포함하는 제 1 실시예에 따른 장치(200)는 게이트 전극(6)과 에미터 전극(7)간의 절연 내압(insulator breakdown)을 확보하고 n형 에미터 영역(4)과 고농도 p형 반도체 영역(32)을 에미터 전극(7)에 전기적으로 확실히 접촉시키는 IGBT 유니트 셀(210)에서 크기를 축소할 수 있는 장점을 갖는다.
더욱이, 고농도 p형 반도체 영역(32)이 첫번째 영역(R1)내에 넓게 형성되기 때문에 상기 장치(200)는 기생 싸이리스터 효과를 효과적으로 줄일 수 있다는 장점을 갖는다.
[1-3. 장치 특성의 실측치]
제 1 실시예에 따른 IGBT(200)의 전기적인 특성의 측정에 대해 설명하겠다.
IGBT(200)의 콜렉터-에미터 포화 전압 VCE(sat)을 줄이기 위해서는 상술한 바와 같이, IGBT 유니트 셀(210)내에 똑 같이 형성되는 MOSFET 영역의 특성을 개선시키는 것이 효과적이다.
그와 같은 개선책 중 하나는 IGBT 유니트 셀(210)의 그기 축소와 밀도 증가를 위해 가능한 한 p형 베이스 영역(3)을 좁게 만들므로써 상대적으로 MOSFET영역의 채널 폭(W)을 증가시키는 것이다.
p형 베이스 영역(3)의 폭을 줄이기 위해서는 IGBT 유니트 셀(210)이 제4도에 도시된 바와 같이, 대향하는 n형 에미터 영역(4)이 서로 연결됨과 아울러 격자 모양(lattice shape)을 형성하는 치상(齒狀)의 n형 에미터 패턴을 포함하는 것이 바람직하다.
제4도는 상기 패턴이 미세하게 만들어지는 반도체 몸체(220)의 상부 주 표면위의 p형 베이스 영역(3) 및 n형 에미터 영역(4)의 패턴을 나타낸 것이다.
제4도에 도시된 다수의 IGBT 유니트 셀(210a)은 병렬로 연결되어 제1도의 IGBT유니트 셀(210)은 물론 IGBT(200a)를 형성한다.
제4도에는 n형 에미터 영역(4), 고농도 p형 반도체 영역(32), IGBT 유니트 셀(210)의 마스크 패턴(53)과 (54)에 각각 상당하는 n형 에미터 영역(4a), 고농도 p형 반도체 영역(32a), 마스크 패턴(53a)와 (54a)가 도시되어 있다.
IGBT 유니트 셀(210a)에서, n형 에미터 영역(4a)의 두개의 벨트모양(또는, 스트립) 부분은 고농도 p형 반도체 영역(32a)이 넓은 첫번째 영역(R1)뿐만 아니라 두번째 영역(R2)부분에서도 함께 이어진다.
제5도 및 제6도는 각각 제4도의 A1a-A1a 선과 C1a-C1a선를 따라 취해진 단면도들이다.
제5도 및 제6도의 단면구조는 n형 에미터 영역(4a)이 두 영역으로 분할되지 않는 것을 제외하고는 제2도 및 제3도의 구조와 동일하다.
제4도의 B1a-B1a 선을 따라 취한 단면은 제3도의 단면과 동일하다.
여기서, 우리는 일반적으로 에미터 전극(7)과 접촉되는 고농도 p형 반도체 영역(32)의 면적 A1과 면적 A2의 합에 대한 에미터 전극(7)에 전기적으로 접촉되는 n형 에미터 영역(4)의 면적 A1의 비로서 정의되는 에미터 바이패스 비(e)를 도입한다.
그리고, 상기 에미터 바이패스율 e 는 식으로 나타낸다.
제4도의 n-형 에미터 패턴에서, 폭 X 는 n-형 에미터 영역(4a)이고, 폭 Y는 상기 n-형 에미터 영역(4a)이외의 영역 또는 반도체 몸체(220)의 상부 주 표면에서 노출된 상기고농도 p-형 반도체 영역(32a)의 부분의 폭이다.
제4도에 나타낸 특정 n-형 에미터 패턴을 가지는 IGBT(200a)에서 상기 에미터 바이패스율 e 는 다른 식으로 동시에 표시한다.
식(4)는 일반적인 상기 에미터 바이패스율 e을 정의하는 반면에 식(4a)은 IGBT(200a)에 대해 특정한 하나를 제공한다.
제4도의 상기 반도체 몸체(220)의 상부 주표면 상에서 길이 H는 상기 고농도 p-형 반도체 영역(32a)이 상기 n-형 에미퍼 영역(4a)과 상기 n-형 에피택셜층(2)사이에 있는 부분의 길이이고, 길이 L은 n-형 에미터 영역(4a)과 n-형 에피택셜층(2)이 상기 고농도 p-형 반도체 영역(32a)이 아닌 p-형 베이스 영역(3)에 의해서만으로 상호 격리되어 있는 부분의 길이이다.
높은 게이트 문턱 전압 영역의 퍼센테이지 g 는 상기 길이 H와 L을 이용하여 다음과 같이 정의된다.
길이 H와 L은 상대적으로 높은 게이트 문턱전압 VGE(th-High) 및 상대적으로 낮은 게이트 문턱 전압 VGE(th-Low)를 각각 갖는 n-형 채널폭이다.
에미터 바이패스율 e 가 증가할때 동등하게 상기 n-형 에미터 영역(4a)의 면적은 증가하고, n-형 에미터 영역(4a)의 시이트 저항은 감소한다.
이것은 MOSFET 영역에 균일하게 직렬로 접속된 소오스 저항의 감소와 일치하는 것으로, 상기 MOSFET 영역에서의 전자전류의 증가성분이다.
이것은 상기 IGBT의 단락전류를 증가시킨다.
결과적으로, 상기 단락내성은 감소한다.
제7도는 상기 에미터 바이패스율 e 에 관한 콜렉터-에미터 포화전압 VCE(sat), 포화전류 ICE(sat) 및 단락내성 tw의 측정을 나타낸 그래프이다.
곡선 형태로 그려진 값은 높은 게이트 문턱 전압 영역 퍼센테이지 g 가 20%인 경우의 측정 결과이다.
제7도의 그래프에서, 에미터 바이패스율 e 가 36% 이고 높은 게이트 문턱 전압 영역의 퍼센테이지 g 가 0 % 인 경우에 측정된 값을 또한 나타낸다.
상기 단락내성 tw 는 IGBT의 출력의 단락 초기부터 IGBT의 파괴까지의 시간간격으로 정의한다.
e = 36% 이고 g = 0% 인 경우의 측정과 e = 36% 이고 g = 20%인 경우의 측정을 비교한다.
상기 비교에서 알 수 있는 것은 고농노 p-형 반도체 영역(32a)의 공급은 상기 장치가 단락일때 콜렉터-에미터 포화전압 VCE(sat)에서의 차이는 작지만 상기 포화전류 ICE(sat)를 크게 증가하므로서 상기 단락 내성 tw 의 큰 향상을 수반한다.
이 사실은 이전의 정성분석을 뒷받침 한다.
상기 IGBT 가 인버터 장치로 사용된 경우에 요구된 단락내성 tw은 약 10μsec 이상이다.
단락 보호를 실행하기 위해 단락된 단락전류흐름을 검출하기 위한 회로를 포함한 IGBT에 요구되는 상기 단락내성 tw은 약 5μsec 이상이다.
이런 단락 내성에 만족하기 위하여 제7도의 측정으로 부터 알 수 있는 바와 같이, 상기 에미터 바이패스율 e 은 50% 이하 그리고 높은 게이트 문턱 전압 영역 퍼센테이지 g 는 20% 이상이 필요하다.
측정의 편의상, 측정은 제4도 내지 제6도에 나타낸 IGBT(200a)에 대해서만 실행되었다.
그렇지만, 동일한 측정결과는 IGBT(200)의 에미터 바이패스율 e이 상기 일반식(4)에 의해 정의한 것처럼 또한 상기 IGBT(200)에 대해서도 충분히 기대된다.
[1-4. 장치제조의 공정스텝]
제8도 내지 21도는 IGBT (200)의 제조를 위한 각 공정스텝에서 IGBT 유니트 셀(210)의 정면 단면도이다.
제8도 내지 21도를 참조하여, 바람직한 제1실시예의 공정스텝들을 이후에 설명한다.
p-형 콜렉터층(1)(제8도)에 대응하는 p-형 실리콘 기판 SB를 초기에 형성한다.
n-형 에피택셜층(2)을 에피택셜 성장기술에 의해서 상기 p-형 콜렉터층(1)상에 형성한다.
p-형 콜렉터층(1) 및 n-형 에피택셜층(2)은 상기 반도체 몸체(220)를 형성한다.
n-형 에피택셜층(2)하부에 위치한 구조의 설명은 제9도 내지 19 및 21 도에서는 생략한다.
제9도의 스텝에서, 실리콘 산화막(71)을 n-형 에피택셜층(2), 즉 반도체 몸체(220)의 상부 주 표면상에 형성한다.
폴리실리콘을 상기 실리콘산화막(71)상에 형성하고, 레지스트층은 상기 폴리실리콘상에 형성한다.
상기 레지스트층상에 상기 마스크 패턴(51)에 대응한 레지스트 패턴(73)을 설치하기 위하여 제1도의 마스크 패턴(51)에 대응한 패턴의 마스크(72)를 이용하여 포토리소그라피 공정을 실행한다.
상기 레지스트 패턴(73)을 마스크로 이용하여 폴리실리콘을 식각하는 것에 의해 실리콘 산화막(71)상에 게이트 전극(6)을 형성한다.
상기 레지스트 패턴(73)과 게이트 전극(6)을 p-형 반도체 영역(74)(제10도)을 형성하기 위한 마스크로서 이용하여 n-형 에피택셜층(2)에 보론(boron)을 선택적으로 주입한다.
상기 레지스트 패턴(73)을 제거하고, 상기 p-형 반도체 영역(74)에 보론은 제11도에 나타낸 바와 같이 p-형 베이스 영역(3)을 형성하기 위해 드라이브-인(drive-in)공정에 의해서 게이트 전극(6) 하부에 위치한 n-형 에피택셜층(2)부분으로 확산한다.
제12도(제1도의 A1-A1 선에 따른 단면) 및 제13도(제1도의 B1 - B1선에 따른 단면)의 공정 스텝에서, 레지스트층을 상기 게이트 전극(6)과 실리콘 산화막(71)위에 형성한다.
제1도의 마스크 패턴(54)에 대응하는 패턴을 가지는 마스크(75)를 이용하여 리소그래피 공정을 수행하는 것에 의해 상기 레지스트층 상에 상기 마스크 패턴(54)에 대응한 레지스트 패턴(76)을 형성한다.
p-형 베이스 영역(3)은 상기 레지스트 패턴(76) 및 게이트 전극(6)을 고농도 p-형 반도체 영역(77)을 형성하기 위한 마스크로 사용하여 상대적으로 높은 농도를 갖는 보론을 선택적으로 확산한다.
상기 레지스트 패턴(76)을 제거하고, 고농도 p-형 반도체 영역(77)내에 보론을 제14도(제1도의 A1-A1 선에 따른 단면) 및 제15도(제1도의 B1-B1선에 따른 단면)에 나타낸 바와 같이, 고농도 p-형 반도체 영역(32)에 형성하기 위하여 드라이브-인 공정으로 확산한다.
제12도 및 13도의 스텝에서 사용한 상기 마스크 패턴(54)이 제1도의 A1-A1 선의 둘레가 넓고, 제1도의 B1-B1 선의 둘레가 좁은 형상이 되기 때문에, 고농도 p-형 반도체 영역(32)이 A1-A1 선(제14도) 둘레에 게이트전극(6)하부에 있는 p형 베이스 영역(3)의 부분으로 연장되지만, B1-B1 선(제15도) 둘레에 게이트 전극(6)의 개구부(6a)의 내부에만 한정하는 것이다.
고농도 p-형 반도체 영역(77)의 확산 스텝은 고농도 p-형 반도체 영역(32)이 형성되도록 수행되는 것에 의해 A1-A1 선 둘레의 p형 베이스 영역(3)위의 상기 p-형 에피택셜층(2)에 도달하지 않는다.
제16도(제1도의 A1-A1 선에 따른 단면) 및 제17도(제1도의 B1-B1선에 따른 단면)의 스텝에서, 레지스트층은 상기 게이트 전극(6) 및 실리콘 산화막(71)위에 형성한다.
레지스트층을 레지스트 패턴(79)을 형성하기 위한 마스크 패턴(53)에 대응한 패턴의 마스크(78)를 이용하여 포토리소그라피에 의해 패턴한다.
상기 레지스트 패턴(79)과 게이트 전극(6)을 마스크로 이용하여 실리콘 산화막(71)을 식각하는 것에 의해 게이트 절연막(5)과 산화막 패턴(80)을 형성한다.
제18도(제1도의 A1-A1 선에 따른 단면) 및 제19도(제1도의 B1-B1 선에 따른 단면)에 나타낸 바와 같이, 상기 레지스트 패턴(79)을 제거하고, 상기 산화막 패턴(80), 게이트 절연막(5) 및 게이트 전극(6)을 마스크로 사용하여 고농도 p-형 반도체 영역(32)의 상부 주표면부분에 비소를 선택적으로 주입한다.
이에 따라, 상기 p-형 에미터 영역(4)이 고농도 p-형 반도체 영역(32)의 상부 주표면에 형성된다.
제16도 및 제17도의 스텝에서 사용된 마스크 패턴(53)이 제1도의 A1-A1선 둘레가 넘고 제1도의 B1-B1 선의 둘레가 좁은 형상이 되기 때문에, n-형 에미터 영역(4)은 A1-A1 선(제18도)둘레의 게이트 전극(6)의 개구부(6a)의 내부에서 넓게 연장되지만, B1-B1 선(제19도) 둘레의 게이트 전극(6)의 개구단(6b)에 인접한 게이트 전극(6)의 개구부(6a)의 내부에만 한정된다.
제20도(제1도의 A1-A1선에 따른 단면) 및 제21도(제1도의 B1-B1 선에 따른 단면)의 스텝에서, 상대적으로 두꺼운 실리콘 산화막이 상기한 구조위에 형성된다.
마스크 패턴(55)에 대응하는 패턴을 가지는 마스크(81)를 이용하여 실리콘산화막을 선택적으로 제거하여 개구부(8a)를 갖는 상기 산화막(8)을 형성한다.
상기 산화막(8)의 개구단(8b)은 A1-A1 선(제20도)둘레의 n-형 에미터 영역(4)위에 위치하지만, B1-B1 선(제21도)둘레의 고농도 p-형 반도체 영역(32)위에도 위치한다.
알루미늄막은 제2도 및 제3도에 나타낸 에미터 전극(7)을 형성하기 위해 상기에서 얻은 구조위에 형성된다.
상기 개구부(8a) 내부에 있는 에미터 전극(7)의 일부분이 p-형 베이스 영역(3)과 n-형 에미터 영역(4)을 전기적으로 단락한다.
그 다음, Ti-Ni-Au 막을 제2도 및 제3도에 나타낸 콜렉터 전극(9)을 형성하기 위하여 반도체 몸체(220)의 저부면(51)에 형성한다.
[바람직한 제 2 실시예]
[2-1. 장치의 구조]
제22도는 본 발명의 바람직한 제2실시예에 따른 N-채널IGBT(300)의 평면도이다.
IGBT(300)는 병렬로 접속된 다수의 IGBT 유니트 셀(310)뿐아니라 상기 바람직한 제1실시예의 IGBT(200)도 포함한다.
에미터 전극(7) 및 산화막(8)은 제22도에 도시되어 있지 않다.
제22도의 점선은 각종 마스크 패턴의 구조가 IGBT(300)를 제조하기 위한 공정 스텝에 사용되는 것을 나타낸다.
마스크 패턴(56)은 고농도 p-형 반도체 영역(33)의 형성을 위해 사용된다.
제23도는 제22도의 A2-A2 선에 따른 IGBT 유니트 셀(310)중의 하나인 평면도이다.
제22도에 나타낸 바와 같이, n-형 에미터 영역(4)은 상기 바람직한 제1실시예의 A1-A1 선 뿐만 아니라, A2-A2 선의 상부 둘레에서 보는 바와 같이 상대적으로 넓고, 상기 바람직한 제1실시예의 B1-B1 선 뿐만아니라 B2-B2 선의 상부 둘레에서 보는 바와 같이 상대적으로 좁다.
IGBT 유니트 셀(310)에서, 고농도 p-형 반도체 영역(33)은 A2-A2 선 둘레의 상기 n-형 에피택셜층(2)으로 p-형 베이스 영역(3)을 지나 연장하는 n-형 에미터 영역(4)을 둘러싼 패턴에 고농도의 p-형 불순물을 확산하는 것에 의해 형성된다.
B2-B2 선 둘레에 고농도 p-형 반도체 영역(33)이 제3도의 고농도 p-형 반도체 영역(32) 또는 제42도의 고농도 p-형 반도체 영역(31)뿐아니라 n-형 에미터 영역(4)의 외부로도 연장하지 않도록 형성된다.
제22도의 B2-B2 선에 따른 단면은 제3도의 고농도 p-형 반도체 영역(32)을 고농도 p-형 반도체 영역(33)과 바꾸는 것에 의해 설치되고, 이에 대한 설명은 여기에서 생략한다.
[2-2. 장치의 특성]
바람직한 제2실시예의 IGBT(300)에서 A2-A2 선 둘레의 n-형 에미터 영역(4)과 n-형 에피택셜층(2)사이에 형성한 n-형 채널은 고농도 p-형 반도체 영역(33)의 영향에 의해서 높은 게이트 문턱 전압 VGE(th)과 긴 채널 길이 L을 갖는다.
상기 바람직한 제2실시예의 반전층에 의해 형성한 n-형 채널의 채널길이는 바람직한 제1실시예의 A1-A1 선 둘레의 IGBT(200)의 고농도 p-형 반도체 영역(32)의 반전층에 의해 형성한 n-형 채널의 길이보다 길다.
따라서 바람직한 제2실시예의 장치는 상기 바람직한 제1실시예의 장치보다 포화전류 ICE(sat)의 감소에 대하여 보다 효과적이다.
[2-3. 장치제조의 공정 스텝]
제24도 및 25 도는 IGBT(300)의 제조를 위한 공정 스텝에서 제22도의 A2-A2 선에 따른 IGBT 유니트 셀(310)의 단면도이다.
제24도 및 제25도를 참조하여, 바람직한 제2실시예의 IGBT(300)을 제조하는 공정 스텝에 관해 설명을 한다.
IGBT(200)에 대한 제8도 내지 제11도와 동일한 공정 스텝들을 실행한다.
그후, 제24도의 공정 스텝을 실행한다.
레지스트층을 상기 게이트 전극(6)과 실리콘 산화막(71)위에 형성한다.
상기 레지스트층상에 마스크 패턴(56)에 대응하는 레지스트 패턴(83)을 형성하기 위해서 제1도의 마스크 패턴(56)에 대응는 패턴의 마스크(82)를 이용하여 포토리소그라피 공정을 실행한다.
p형 베이스 영역(3) 및 n-형 에피택셜층(2)은 상기 레지스트 패턴(83)을 고농도 p-형 반도체 영역(84)을 형성하기 위한 마스크로서 이용하여 고농도의 높은 에너지를 갖는 보론을 선택적으로 주입한다.
그 다음, 제25도의 공정 스텝을 수행한다.
상기 레지스트 패턴(83)을 제거하고, 고농도 p-형 반도체 영역(84)내의 보론을 상기 고농도 p-형 반도체 영역(33)을 형성하기 위해서 드라이브-인 공정에 의해 확산한다.
제24도의 스텝에서 사용된 마스크 패턴(56)은 제22도의 A2-A2 선 둘레가 넓고 제22도의 B2-B2 선 둘레가 좁은 형상이기 때문에, 고농도 p-형 반도체 영역(33)은 A2-A2 선 둘레의 게이트 전극(6)하부에 있는 상기 n-형 에피택셜층(2)부분으로 연장하지만, 제15도에 나타낸 상기 바람직한 제1실시예의 고농도 p-형 반도체 영역(32)뿐만아니라 B2-B2 선 둘레의 게이트 전극(6)의 개구부(6a)의 내부에만 한정된다.
이어지는 공정 스텝은 상기 바람직한 제1실시예의 제16도 내지 22 도의 공정 스텝과 동일하다.
[3. 바람직한 제 3 실시예]
[3-1. 장치의 구조]
제26도는 본 발명의 바람직한 제3실시예에 따른 N-채널 IGBT(400)의 평면도이다.
IGBT(400)는 제1도에 나타낸 상기 바람직한 제1실시예의 IGBT(200)뿐만아니라 병렬로 접속한 다수의 IGBT유니트 셀(410)을 포함한다.
에미터 전극(7)과 산화막(8)은 제26도에 도시되지 않는다.
제26도의 점선은 각종 마스크 패턴의 구조가 상기 IGBT(400)를 제조하는 공정 스텝에서 사용되는 것을 의미한다.
마스크 패턴(57)은 고농도 p-형 반도체 영역(34)의 형성을 위해 사용된다.
제27도 및 제28도는 각각 제26도의 A3-A3 선 및 B3-B3 선에 따른 IGBT 유니트 셀(410)중 하나의 단면도이다.
바람직한 제1실시예의 A1-A1 선 뿐만아니라 A3-A3 선 둘레에서 n-형 에미터 영역(4)은 상부에서 보면 상대적으로 넓다.
바람직한 제1실시예의 B1-B1 선 뿐만아니라 B3-B3 선 둘레에 n-형 에미터 영역(4)은 상부에서 보는 바와 같이 상대적으로 좁다.
상기 제1 및 제2실시예의 장치에서, 상대적으로 높은 게이트 문턱 전압 VGE(th-High)을 갖는 n-형 채널을 제공하기 위해 형성된 고농도 p-형 반도체 영역(32 및 33)은 n-형 에미터 영역(4)바로 아래에 주입에 의해서 형성되어 기생 싸이리스터 효과(Parasitic thyristor effect)를 억제하는 기능을 갖는다.
바람직한 제3실시예의 IGBT(400)에서, 상대적으로 높은 게이트 문턱전압 VGE(th-High)을 갖는 n-형 채널을 제공하기 위한 고농도 p-형 반도체 영역(35)이 기생 싸이리스터 효과를 억제하는 고농도 p-형 반도체 영역(34)과는 독립적으로 제27도 및 제28도에 나타낸 바와 같이 얕게 확산된다.
제26도에 나타낸 바와 같이, 상부에서 보는 바와 같이 고농도 p-형 반도체 영역(35)의 구조는 제1도에 나타낸 바람직한 제1실시예의 고농도 p-형 반도체 영역(32)과 유사하다.
한편, 상기 기생 싸이리스터 효과를 억제하기 위한 상기 고농도 p-형 반도체 영역(34)은 n-형 에미터 영역(4)바로 아래의 상기 고농도 p-형 반도체 영역(35)보다 더 깊게 확산하는 것에 의해 형성한다.
제27도 및 제28도에 나타낸 바와 같이, 고농도 p-형 반도체 영역(34)은 B3-B3 선 둘레 뿐만아니라 A3-A3 선 둘레의 게이트 문턱 전압 VGE(th)에 영향을 미치지 않도록 하기 위해서 n-형 에미터 영역(4)의 내부에 형성한다.
고농도 p-형 반도체 영역(34)에 p-형 불순물의 농도가 높아지면 높아질수록 상기 콜렉터-에미터 포화전압 VCE(sat)과 포화전류 ICE(sat)의 래치 업(latch-up)내성은 높게 변화되지는 않는다.
한편, 고농도 p-형 반도체 영역(35)의 과도하게 높은 불순물의 농도는 게이트 문턱 전압 VGE(th)이 높게 발생하여 IGBT(400)는 더 이상 턴-온 되지 않는다.
이와 같이, 고농도 p-형 반도체 영역(35)내의 불순물 농도에 관한 상한선이 있는 반면에, 고농도 p-형 반도체 영역(34)에서의 상기 불순물 농도는 제한을 두지 않는다.
그러므로, 불순물 농도가 고농도 p-형 반도체 영역(35)에서 보다 고농도 p-형 반도체 영역(34)에서 높은 것이 바람직하다.
고농도 p-형 반도체 영역(35)은 B3-B3 선 둘레에는 존재하지 않는다.
[3-2. 장치의 특성]
상기 바람직한 제3실시예가 전술한 바와 같이 해석되어지기 때문에, 상기 고농도 p-형 반도체 영역(34)의 구조 및 보론 농도는 상기 기생 싸이리스터 효과 억제를 위해 최적화되고, 동시에 상기 고농도 p-형 반도체 영역(35)의 구조 및 보론 농도는 포화전류 ICE(Sat)의 감소를 위해 최적화 된다.
상기 두 목적을 위한 최적화를 제공하는 상기 구조가 독립적으로 선택될 수 있기 때문에, IGBT(400)는 상기 각 목적에 대해 더욱 효과적이다.
[3-3. 장치제조의 공정 스텝]
제29도 내지 제34도는 IGBT(400)의 제조의 공정 스텝에 있어서 IGBT 유니트 셀(410)의 정면 단면도이다.
제29도 내지 제34도를 참조하여, 상기 바람직한 제3실시예의 IGBT(400)의 제조를 취한 공정 스텝들에 관해 설명한다.
IGBT(200)에 대해 제8도 내지 제11도와 동일한 공정 스텝이 실행 된다.
그 다음, 제29도(A3-A3 선 및 B3-B3 선에 따른 단면)의 공정 스텝을 진행한다.
레지스트층을 상기 게이트 전극(6) 및 실리콘 산화막(71)위에 형성한다.
상기 레지스트층상에 상기 마스크 패턴(57)에 대응하는 레지스트 패턴(86)을 형성하기 위해 제26도의 마스크 패턴(57)에 대응하는 패턴의 마스크(85)를 이용하는 포토리소그라피 공정을 실행한다.
상기 레지스트 패턴(86)을 p-형 베이스 영역(3)에 고농도 p-형 반도체 영역(87)을 형성하기 위한 마스크로 사용하여 고농도의 보론을 선택적으로 주입한다.
그 다음, 제30도(A3-A3 선 및 B3-B3 선에 따른 단면)의 공정 스텝을 수행한다.
상기 레지스트 패턴(86)을 제거하고, 고농도 p-형 반도체 영역(87)내에 보론은 고농도 p-형 반도체 영역(88)을 형성하기 위해 드라이브-인 공정으로 확산시킨다.
A3-A3 선 및 B3-B3 선에 따른 제29도의 스텝에서 사용된 상기 마스크 패턴(57)의 단면형상이 동일한 구조이기 때문에, 상기 두개의 단면형상간에 공정의 차이는 없다.
상기 마스크 패턴(57)의 구조 및 고농도 p-형 반도체 영역(87)의 확산 조건은 고농도 p-형 반도체 영역(88)이 상기 전극(6)(제30도)의 개구부(6a)내부에 위치하도록 적절히 결정한다.
제31도(A3-A3 선에 따른 단면) 및 제32도(B3-B3 선에 따른 단면)의 스텝은 상기 바람직한 제1실시예의 제12도 및 제13도의 스텝과 동일한 방식으로 실행한다.
특히, 상기 레지스트 패턴(76)은 마스크 패턴(54)을 이용하여 형성하고, 상기 레지스트 패턴(76) 및 게이트 전극(6)을 고농도 p-형 반도체 영역(89)을 형성하기 위한 마스크로서 사용하여 상기 p-형 베이스 영역(3) 및 고농도 p-형 반도체 영역(88)에 상대적으로 고농도를 갖는 보론을 선택적으로 주입한다.
제33도(A3-A3 선에 따른 단면) 및 제34도(B3-B3 선에 따른 단면)의 스텝에서, 상기 레지스트 패턴(76)을 제거하고, 고농도 p-형 반도체 영역(89)의 보론을 드라이브-인 공정에 의해 확산하여 제27도 및 제28도의 상기 고농도 p-형 반도체 영역(35)을 형성한다.
이때, 고농도 p-형 반도체 영역(88)의 보론이 또한 확산되어 고농도 p-형 반도체 영역(34)이 형성된다.
이어지는 공정스텝은 상기 바람직한 제1실시예의 제16도 내지 제22도의 공정 스텝과 동일하다.
[바람직한 제 4 실시예]
[4-1. 장치의 구조]
제35도는 본 발명의 바람직한 제4실시예에 따른 N-채널 IGBT(500)의 평면도이 다.
IGBT(500)는 상기 바람직한 제 1 내지 제 3 실시예의 IGBT 뿐만아니라 병렬로 접속된 다수의 IGBT유니트 셀(510)을 포함한다.
에미터 전극(7)과 산화막(8)은 제35도에는 도시되어 있지 않다.
제35도의 점선은 각종 마스크 패턴의 구조가 상기 IGBT(500)의 제조공정 스텝에 사용되는 것을 의미한다.
제36도는 제35도의 A4-A4 선에 따른 IGBT 유니트 셀(510)중 하나의 단면도이다.
상기 바람직한 제4실시예의 장치는 제35도 및 제36도에 나타낸 바와 같이 바람직한 상기 제2 및 제3실시예의 장치들의 특성을 조합한 것이다.
상기 바람직한 제3실시예의 장치와 유사하게, 상대적으로 높은 게이트 문턱 전압 VGE(th-High)을 갖는 상기 n-형 채널을 제공하기 위해 형성되는 고농도 p-형 반도체 영역(36)은 기생 싸이리스터 효과를 억제하기 위한 고농도 p-형 반도체 영역(34)과는 독립적으로 형성된다.
상기 바람직한 제 2 실시예의 장치와 유사하게, 고농도 p-형 반도체 영역(36)이 상부에서 보는 바와 같이, p-형 베이스 영역(3)을 거쳐 상대적으로 넓은 n-형 에미터 영역(4)인 A4-A4 선 둘레의 n-형 에피택셜층(2)으로 연장한다.
B4-B4 선에 따른 단면은 상기 바람직한 제 3 실시예의 B3-B3 선에 따른 단면과 동일한 구조이다.
즉, B4-B4 선(도시하지 않음)에 따른 단면은 제28도의 고농도 p-형 반도체 영역(35)을 고농도 p-형 반도체 영역(36)과 바꾸는 것에 의해 형성된다.
[4-2. 장치의 특성]
전술한 바와 같이 구성된 바람직한 상기 제 4 실시예의 IGBT (500)는 바람직한 상기 제2 및 제3실시예의 조합된 장치들의 특성을 갖는다.
바람직한 상기 제2실시예와 동일한 방법으로 상기 고농도 B-형 반도체 영역(36)에 의해 형성하기 위해서 상대적으로 높은 게이트 문턱전압 VGE(th-High)을 갖는 n-형 채널의 채널길이는 바람직한 상기 제1 및 제3실시예의 채널 길이 보다 길어서 바람직한 제4실시예의 장치는 포화전류 ICE(sat)의 감소에 대하여 더욱 효과적이다.
더욱이, 포화전류 ICE(sat)의 감소를 위한 고농도 p-형 반도체 영역(34)과 상기 기생 싸이리스터 효과의 억제를 위한 고농도 p-형 반도체 영역(36)은 바람직한 상기 제3실시예와 동일한 방법에서 독립적으로 최적화하므로, 바람직한 상기 제4실시예의 장치는 양 목적을 위해서 더욱 효과적이다.
[4-3. 장치의 제조공정 스텝]
제37도 및 제38도는 IGBT(500)의 제조공정 스텝에서 제35도의 A4-A4 선에 따른 IGBT 유지트 셀(510)의 단면도이다.
제37도 및 38도를 참조하여, 바람직한 상기 제4실시예의 IGBT(500)을 제조하기 위한 공정 스텝에 대하여 설명한다.
상기 바람직한 제4실시예의 제30도의 스텝에 대한 공정들과 동일한 공정 스텝을 수행한다.
그 다음, 제37도의 공정 스텝을 진행한다.
레지스트층을 상기 게이트 전극(6) 및 실리콘 산화막(71)위에 형성한다.
제35도의 마스크 패턴(56)에 대응하는 패턴을 가지는 상기 마스크(82)를 이용하는 포토리소그라피 공정을 수행하여 상기 레지스트층상에 마스크 패턴(56)에 대응하는 레지스트 패턴(83)을 설치한다.
상기 레지스트 패턴(83)을 마스크로서 사용하여 고농도 p-형 반도체 영역(88), p-형 베이스 영역(3) 및 n-형 에피택셜층(2)에 고에너지로 고농도의 보론이 선택적으로 주입하여 고농도 p-형 반도체 영역(90)을 형성한다.
그 다음, 제38도의 공정 스텝을 진행한다.
상기 레지스트 패턴(83)을 제거하고, 고농도 p-형 반도체 영역(90)의 보론을 드라이브-인 공정으로 확산하여 고농도 p-형 반도체 영역(36)을 형성한다.
이때, 고농도 p형 반도체 영역(88)의 보론이 또한 확산되어 고농도 p형 반도체 영역(34)이 형성된다.
제37도의 공정에서 사용된 마스크 패턴(56)이 제35도의 A4-A4선 둘레에서 넓고 제35도의 B4-B4 선 둘레에서 좁으므로, 고농도 p형 반도체 영역(36)이 A4-A4 선의 주변 게이트 전극(6)의 하부 n형 에피텍셜층의 부분까지 연장된다.
상기 공정후 B4-B4선에 따른 단면은 제34도에 도시된 제3실시예의 B3-B3선에 따른 단면의 고농도 P형 반도체 영역(35)을 고농도 p형 반도체 영역(36)으로 교체하는 것에 의해 형성된다.
고농도 p형 반도체 영역(34,36)은 게이트 전극(6)의 개구부(6a)의 내측에 한정된다.
다음 공정은 제3실시예의 제33도 및 제34도의 공정에 후속하는 공정과 동일하다.
[5. 제 1 내지 제5실시예의 변형]
(1) 상기 실시예에서, 상대적으로 높은 게이트 문턱 전압 VGE(th-High)을 가지는 n형 채널이 형성되는 고농도 p형 반도체 영역(32,33,35,36)은 n형 에미터 영역(4)이 기생 싸이리스터 효과(parasitic thyristor effect)를 억제하는 역할을 하도록 상부에서 보았을 때 상대적으로 넓은 n형 에미터 영역(4)인 영역(R1)에 형성된다.
상대적으로 높은 게이트 문턱 전압 VGE(th-High)을 가지는 n형 채널이 형성되는 고농도 p형 반도체 영역의 부분은 다른 영역에 형성될 수도 있다.
이 경우, 포화 전류 ICE(sat)를 감소시키는 효과를 얻을 수 있다.
(2) 상술한 실시예들의 장치가 N-채널 IGBT 일지라도, 본 발명은 역극성(reverse polarities)의 반도체층을 가지는 P-채널 IGBT에 적용될 수 있다.
제39도는 제1실시예에서 역극성을 가지는 반도체들을 포함하는 장치들을 나타낸다.
제39도는 제2도의 대응하는 부분의 IGBT 유니트 셀의 정 단면도이다.
제39도의 반도체층(1a 내지 4a 및 32a)의 극성은 제2도의 반도체층들(1 내지 4 및 32)과 반대이다.
(3) 상기 실시예서, 게이트 전압 VCE은 게이트 문턱 전압VGE(th - High)보다 더 크다.
고농도 p형 반도체 영역(32,33)의 불순물 농도는 게이트 전압 VGE이 게이트 문턱 전압 VGE(th-High)보다 크지 않도록 증가될 수 있다.
상기 경우에, 콜렉터-에미터 포화 전압 VCE(sat)의 감소 효과는 어느 정도 까지 감소되지만, 포화 전류 ICE(sat)를 감소하기 위한 효과는 향상되어 더 높은 단락 내성이 제공된다.
(4) 높은 게이트 문턱 전압 VGE(th)을 가지는 영역을 전체의 IGBT 유니트 셀에 균일하게 배치할 필요는 없으나 IGBT칩의 특정부분에 배치하는 것이 좋다.
예를들면, 콜렉터 전류 Ic의 농도를 억제하도록 IGBT칩의 패턴상에 영역을 배치하면 동일한 개선 효과가 제공된다.
(5) 본 발명은 IGBT에 한정 되지 않으나 일반적인 게이트 반도에 장치(예를들면, 파워 MOSFETs, ESTs, MCTs등등)에 적용될 수 있다.
[5.제5실시예]
[장치의 특성]
상기한 각 실시예들의 IGBTS (200) 내지 (500) 및 (200a)중에서 동일한 단면구조를 가지는 본 발명의 제5실시예에 따른 IGBT를 이하에서 설명한다.
에미터 바이패스 율(bypass ratio : e), n형 에미터 영역(4)의 시이트 저항등은 제5실시예의 IGBT에서 최적화될 수 있다.
제43도는 광학 파라미터를 검사하기 위하여 측정에 사용된 IGBT(200a)의 구조를 나타낸 평면도이다.
제43도의 IGBT 유니트 셀(210a)과 같이 구성된 다수의 IGBT 유니트 셀이 제1도의 IGBT 유니트 셀(210)의 경우에서 처럼 동일한 모양으로 상호 병렬로 접속될 때 IGBT(200a)를 형성한다.
n형 에미터 영역(4a), 고농도 p형 반도체 영역(32a), 마스크 패턴(53a,54a)은 각각 IGBT 유니트 셀(210)의 n형 에미터 영역(4), 고농도 p형 반도체 영역(32), 마스크 패턴(53,54)에 대응한다.
이것은 IGBT 유니트 셀(210a)은 고농도 p형 반도체 영역(32a)이 넓은 폭(즉, A1a-A1a선의 주변 영역은 제외)을 가지는 것 이외의 다른 영역 이라는 점에서 제4도의 IGBT 유니트 셀(210)과는 다르고, 2개의 스트립이 서로 평행하게 진행하는 것과 같이 배열된 2개의 n형 에미터 영역(4a)은 상호 접속부(즉, 제4도의 C1a- C1a 선의 근처 부분)를 가지지 않는다.
A1a - A1a 선 및 B1a - B1a선에 따른 IGBT 유니트 셀(210a)의 단면 구조는 제5도 및 제3도에 각각 도시되어 있다.
폭 X로서 n형 에미터 영역(4a)의 폭을 참조하고 그 밖의 다른 영역의 폭 예컨대, 제43도에 도시된 n형 에미터 패턴의 폭 Y로서 반도체 몸체(220)의 상부 주 표면에서 p형 베이스 영역(3)의 노출된 부분인 영역의 폭을 참조하면, 에미터 바이패스 율(e)은 상술한 식(4a)에 의해 정의된다.
반도체 몸체(220)의 상부 주 표면에서, 고농도 p형 반도체 영역(32a)이 n형 에미터 영역(4a)과 n형 에페텍셜층(2)사이에 존재하는 경우의 영역은 길이 H 를 가지며, 한편 n형 에미터 영역(4a)이 고농도 p형 반도체 영역(32a)을 개재하지 않은 p형 베이스 영역(3)에 의해 격리되는 경우의 영역은 제43도에 도시된 길이 L을 갖는다.
여기서, 상술한 바와 같이, 높은 게이트 문턱 전압 영역 퍼센티지 (g)는 상기 H 및 L의 길이를 사용한 식(5)에 의해 정의된다.
에미터 바이패스율(e)의 감소는 면적의 크기와 n형 에미터 영역(4a)의 에미터 저항을 작게한다.
이것은 MOSFET 영역에서 서로 등가적으로 직렬로 접속된 소오스 저항의 증가에 등가이고 이에 따라 MOSFET 영역에서 전자 전류의 흐름을 억제한다.
이것은 IGBT의 단락전류를 차례로 감소시켜 단락 내성을 향상시킨다.
한편, 증가된 높은 게이트 문턱 전압 영역율(g)이 상술한 바와 같이 단락 전류를 억제시켜 단락 내성을 향상시킨다.
제43도의 IGBT(200a)에서, 폭 X 대 폭 Y의 비율이 변화되는 경우, 상기 길이 H 대 L의 비율이 대략 동일한 기울기로 변한다.
즉, 에미터 바이패스율(e)이 증가되는 경우, 높은 게이트 문턱 전압 영역율(g)에 따라서 거의 동일한 기울기로 증가한다.
더욱 정확하게, 폭 Y 대 폭 X의 비율과 길이 L 대 길이 H의 비율이 변화하는 동안 IGBT(200a)의 단락 내성을 측정하므로써 감소된 에미터 바이패스율(e) 또는 증가된 높은 게이트 문턱 전압 영역율(g)중서 어느것이 단락 내성을 효과적으로 개선하기 위한 것인지 판정할 수 있다.
제44도는 콜렉터-에미터 포화 전압 VCE(sat), 포화 전류밀도(즉, 부하 단락 전류 밀도) JCE(sat) 및 제43도의 IGBT(200a)의 에미터 바이패스율(e)에 관한 단락내성(tw)의 측정을 나타낸 그래프이다.
제44도에 도시되지 않았지만, 상기한 바와 같이 에미터 바이패스율(e)의 증가 및 감소에 따라서 높은 게이트 문턱 전압 영역율(g)이 증가 및 감소된다.
상기 측정에 사용된 IGBT(200a)의 콜렉터-에미터 전압 VCE및 콜렉터 전류 ICE의 정격치는 각각 600V 및 100A이다.
포화 전류 밀도 JCE(sat)가 에미터 바이패스율(e)이 증가할때 극대치에 근접하는 동안 콜렉터-에미터 포화 전압 VCE는 극소치를 떨어진다.
반면, 에미터 바이패스율(e)의 증가와 함께 단락 내성(tw)은 포화에 이르는 동안 단조적으로 감소한다.
에미터 바이패스율(e)이 높은 영역에서, 에미터 바이패스율(e)의 증가는 포화 전류 밀도 JCE(sat)를 감소시킨다.
다시 말하면, 상기 영역에서 높은 게이트 문턱 전압 영역율(g)은 상기 에미터 바이패스율(e)보다 포화 전류 밀도 JCE(sat)의 제어를 더 크게 한다.
그러나, 여기에서 주지할 사실은 이 면적에 있음에도 불구하고, 단락 내성(tw)은 에미터 바이패스율(e)의 증가에 반하여 감소한다.
이것은 에미터 바이패스율(e)이 높은 게이트 문턱 전압 영역율(g)보다 포화 전류 밀도 JCE(sat)의 제어를 더 크게한다.
따라서, 소망하는 레벨의 단락 내성(tw)을 얻기 위하여 억제된 에미터 바이패스율(e)이 증가된 높은 게이트 문턱 전압 영역율(g)보다 더 효과적이다.
실제 성분의 단락 내성(tw)은 10㎲ 와 같거나 더 크다.
상기 값에 여분의 2㎲을 가산한 12㎲는 단락 내성(tw)의 실제 하한치 이다.
제44도의 그래프에서, tw = 12㎲는 e = 25%와 같다.
단락 내성의 실제로 필요한 값은 에미터 바이패스율(e)이 25% 또는 그 이하인 경우에 얻을 수 있다.
반면, 콜렉터-에미터 포화 전압 VCE(sat)의 실제 바람직한 상한치는 약 2.4V 이다.
제44도의 그래프에서, 콜렉터-에미터 포화 전압 VCE(sat)의 실제적으로 소망하는 상한치에 대응하는 에미터 바이패스율(e)은 약 5%이다.
그러므로, 에미터 바이패스율(e)의 실제적으로 바람직한 하한치는 5% 이다.
에미터 바이패스율(e)이 단락 내성에 강한 영향을 갖는 제44도에 나타난 사실은 에미터 저항이 단락 내성(tw)에 강한 영향을 갖는 일반적인 결론에 이르도록 한다.
제45도는 상기 결론을 증명하는 측정을 나타낸 그래프이다.
간단히 말해서, 제45도에 도시된 측정은 콜렉터-에미터 포화 전압 VCE(sat)이 제44도(즉, 에미터 바이패스율이 16.7%)에서 처럼 극소치인 어떠한 구조를 가지는 IGBT(200a)내의 n형 에미터 영역(4a)의 시이트 저항의 변화에 대한 각 특성값이다.
상술한 바와 같이, 단락 내성(tw)은 시이트 저항치에 강하게 의존한다.
특히, n형 에미터 영역(4a)의 시이트 저항의 증가와 함에 단락 내성(tw)은 비례적으로 증가한다.
포화 전류 밀도 JCE(sat)는 예측한 것 처럼 증가한다.
반면, 콜렉터-에미터 포화 전압 VCE(sat)은 시이트 저항에 거의 의존 하지 않는다.
따라서, n형 에미터 영역(4a)의 시이트 저항을 큰 값으로 설정하므로써 단락 내성(tw)은 정규 장치 동작시 손실에 영향을 미치지 않고 소망하는 량으로 감소 될수 있다.
제45도의 그래프에서, 10㎲의 실제로 바람직한 단락 내성(tw)에 대응하는 에미터 바이패스율(e)은 40Ω/?이다.
2.4V의 실제로 필요한 콜렉터-에미터 포화 전압 VCE(sat)에 대응하는 에미터 바이 패스율(e)은 150Ω/?이다.
따라서, 시이트 저항의 실제로 바람직한 값은 40Ω/?과 150Ω/?사이의 범위에 있다.
더욱 바람직하게는 시이트 저항이 60Ω/?과 120Ω/?사이에 있다.
n형 에미터 영역(4a)에서의 큰 시이트 저항은 장치를 턴-온하고, 턴-오프사이의 천이 주기를 연장하여 장치의 스위칭 동작에서의 손실을 증가시킨다.
상기한 바에 따르면, 천이 주기는 게이트 전극(6)에서 저항치를 감소시키므로써 감소된다.
폴리실리콘으로 만들어진 게이트 전극(6)의 더 작은 저항치는 아세닌과 같은 n형 불순물을 주입하는 것에 의해 얻어질 수 있다.
제46도는 장치의 턴-온에 의한 손실에 대한 폴리실리콘 게이트 전극(6)의 시이트 저항을 나타낸 그래프이다.
제46도에서, 시이트 저항이 감소함으로서 손실이 보다 작아지는 것을 알 수 있다.
손실의 실제 성분 상한치는 5.6mJ/펄스 정도이다.
제46도에서, 상기 상한치에 대응하는 시이트 저항치는 250Ω/?이다.
따라서, 시이트 저항의 실제 성분치는 250Ω/? 또는 그 이하이다.
보다 바람직하게는 시이트 저항이 200Ω/? 또는 그 이하이다.
[IGBT의 제조 방법]
제5실시예의 IGBT 의 제조방법이 제1도의 IGBT(200)와 유사한 단면 구조를 가지는 IGBT(200)로서 설명된다.
[제조방법의 제 1 예]
제47도는 IGBT(200)의 제조방법의 제1예의 단계로써 B1 - B1선에 따른 IGBT 유니트 셀(210)의 단면도이다.
제5실시예의 IGBT(200)의 제조 공정은 제47도에서 설명된다.
우선, 제1실시예의 IGBT(200)에 대하여 제8도 내지 제15도에 도시된 것과 같이 유사한 공정 스텝을 실행하고, 이어서 제47도에 도시한 공정 스텝에서 레지스트층을 폴리실리콘 게이트 전극(6) 및 실리콘 산화막(71)의 전면에 형성한다.
제1도의 마스크 패턴(54)과 유사하게 형성된 마스크 패턴(56)을 포함하는 마스크(82)을 통하여 상기 마스크 패턴(56)에 대응하는 레지스터 패턴(83)을 포토리소그래픽 기술에 의해 형성한다.
더욱이, 소정량의 아세닌(As)을 레지스트 패턴(83)을 통하여 게이트 전극(6)에 선택적으로 주입하여 미리 게이트 전극(6)의 시이트 저항을 억제시킨다.
레지스트 패턴(83)을 제거한후, 제16도 내지 제21도에 도시된 것과 동일한 공정이 실행된다.
제18도 및 제19도에서 도시된 공정에서, 불순물이 반도체 몸체(1)의 상부 주 표면으로 도입되는 동시에, 또한 게이트 전극(6)으로 불순물이 도입된다.
상기 스텝에서 도입된 불순물량은 반도체 몸체(1)의 상부 주 표면에 n형 에미터영역(4)이 소망하는바에 따라 규정되도록 적절히 설정된다.
그러므로, 제47도에 도시된 공정 스텝에서 게이트 전극(6)으로 도입된 불순물량은 모든 공정 스텝이 완료된 후 게이트 전극(6)이 소정의 시이트 저항을 확보하도록 미리 조절된다.
[제조방법의 제 2 예]
제48도는 IGBT(200)의 제조방법의 제2예의 단계와 같이 B1-B1 선에 따른 IGBT 유니트 셀(210)의 단면도이다.
제5실시예의 IGBT(200)의 제조공정은 제48도와 함께 설명된다.
우선, 제1실시예의 IGBT(200)에 대하여 제18도 내지 제19도에 도시된 것과 동일한 공정이 실행된다.
다음, 레지스트층이 폴리실리콘 게이트전극(6) 및 실리콘 산화막(71)(예를 들면, 게이트 절연막(5) 및 중앙영역에 남겨진 산화막 패턴(80))의 전면에 형성하는 제48도에 도시된 공정 스텝을 행한다.
제1도의 마스크 패턴(54)과 동일하게 형성된 마스크 패턴(56)을 포함하는 마스크(82)을 통하여 상기 마스크 패턴(56)에 대응하는 레지스트 패턴(83)이 포토리소그래픽 기술에 의해 인쇄된다.
또한, 소정량의 아세닌(AS)이 레지스트 패턴(83)을 통하여 게이트 전극(6)에 선택적으로 주입되어 게이트 전극(6)의 시이트저항을 억제한다.
레지스트 패턴(83)을 제거한후, 제20도 및 제21도에 도시된 것과 동일한 공정이 실행된다.
제18도 및 제19도에 도시된 공정 스텝에서, 불순물이 반도체 몸체(1)의 상부 주 표면으로 도입되는 동시에, 미리 게이트 전극(6)으로 불순물이 주입된다.
상기 공정 스텝에서 도입된 불순물량은 반도체 몸체(1)의 상부 주 표면에 소망하는 n형 에미터 영역(4)이 형성되도록 적절히 설정된다.
따라서, 제48도에 도시된 공정 스텝에서 다시 게이트 전극(6)으로 도입된 불순물량은 모든 공정 스텝이 완료된 후 소정의 시이트 저항을 갖는 게이트 전극(6)이 보장되도록 조절된다.
[제조방법의 제 3 예]
제49도는 IGBT(200)의 제조방법의 제3예에서와 같은 IGBT 유니트 셀(210)의 단면도이다.
제5실시예의 IGBT(200)의 제조 공정이 제49도에 의해 설명된다.
우선, 제1실시예의 IGBT(200)에 대하여 제8도 및 제9도에 도시된 것과 동일한 공정을 행하고, 이어서 제49도의 공정 스텝에서 폴리실리콘 게이트 전극(6)을 실리콘 산화막(71)의 전면에 배치한다.
다음, 소정량의 아세닌을 게이트 전극(6)의 시이트 저항이 감소되도록 게이트 전극(6)에 주입한다.
상기 공정 스텝에 이어서, 제10도 내지 제21도에 도시된 것과 동일한 공정 스텝을 실시한다.
제18도 및 제19도에 도시된 공정 스텝에서 불순물이 반도체 몸체(1)의 상부 주 표면으로 도입되는 동시에, 다시 게이트 전극(6)으로 불순물이 도입된다.
상기 공정에서 도입된 불순물량은 소망하는 n형 에미터 영역(4)이 반도체 몸체(1)의 상부 주 표면에 형성되도록 적절하게 설정된다.
따라서, 제49도의 공정 스텝에서 게이트 전극(6)으로 도입된 불순물량은 모든 공정 스텝이 완료된 후, 게이트 전극(6)이 소정의 시이트 저항을 갖도록 미리 조절된다.
상기와 다르게 제49도의 공정 스텝에서 행한 것과 같이 게이트 전극에 불순물을 도입하여 형성하는 대신에, 게이트 전극(6)은 인 또는 다른 적당한 불순물(즉, 도프된 폴리실리콘)로 미리 도프된 폴리실리콘에 의해 형성될 수도 있다.
이 경우에 있어서, 불순물 도핑농도는 모든 공정 스텝이 완료된 후, 게이트 전극(6)이 소정의 시이트 저항을 가지도록 미리 조절된다.
본 발명이 도시되고 상세히 설명되었지만, 상기한 설명은 모든 실시 태양이며 제한되지 않는다.
따라서 다양한 변조 및 변형이 본 발명의 범위로부터 이탈하지 않고 고안할 수 있음이 이해될 수 있다.

Claims (24)

  1. (a) (a-1) 반도체 몸체의 상부 주표면에서 노출된 제1도전형의 제1반도체 영역과, (a-2) 상기 제1반도체 영역의 상면 부분에 선택적으로 형성되어, 상기 반도체 몸체의 상부 주표면에서 선택적으로 노출된 제2도전형의 제2반도체 영역과, (a-3) 상기 제2반도체 영역의 상면 부분에 선택적으로 형성되어, 상기 제2반도체 영역의 노출면의 주변 에지부분 내측의 반도체 몸체의 상기 상부 주표면에서 노출되고, 중앙 에리어에 의해 평행하게 격리되어 배열된 한 쌍의 스트림(strip)에리어를 포함하는 패턴을 상기 상부 주표면상에 정의하는 제1도전형의 제3반도체 영역과, (a-4) 상기 제2반도체 영역의 불순물농도보다 높은 불순물농도를 가지며, 상기 제3반도체 영역을 에워싸도록 상기 반도체 몸체의 상부 주표면에 선택적으로 형성되고, 상기 중앙 에리어의 상기 반도체 몸체에서 노출되고 상기 제3반도체 영역의 하부로 연장되는 있는 제1부분과, 상기 한쌍의 스트립 에리어의 외측을 따라 선택된 부분에만 상기 한 쌍의 스트립 에리어의 외측에 선택적으로 정의되어 있는 외측 에리어의 상기 반도체 몸체의 상부 주표면에서 노출되어있는 제2부분을 포함하는 제2도전형의 제4반도체 영역과를 구비하는 반도체 몸체와, (b) 상기 반도체 몸체의 상부 주표면상에 선택적으로 형성되어 상기한 쌍의 스트립 에리어의 일부분과 상기 중앙 에리어의 적어도 일부분을 피복하는 소정의 영역에 개구부를 갖는 절연층과, (c) 상기 절연층에 매입되어 있고 상기 제3반도체 영역의 한 쌍의 스트립 에리어와 상기 제1반도체 영역의 노출면사이의 상기 제2반도체영역의 노출면과 상기 제4반도체 영역의 제2부분에 대향하는 제어 전극층과, (d) 상기 개구부에 형성되어 상기 개구부에서 노출된 상기 반도체 몸체의 상부 주 표면의 일부분에 전기적으로 접속되어 있는 제1 주전극층, 및 (e) 상기 반도체 몸체의 저부 주표면상에 형성되어 상기 반도체 몸체에 전기적으로 접속되는 제2 주전극층을 포함하는 게이트 절연형 반도체 장치.
  2. 제1항에 있어서, 상기 한 쌍의 스트립 에리어는 제1 및 제2스트립 에리어를 구비하며, 상기 패턴은 상기 제1 및 제2스트립 에리어가 상기 중앙 에리어를 향하여 돌출하는 제1 및 제2치상부(齒狀部)를 더욱 구비하는 게이트 절연형 반도체 장치.
  3. 제2항에 있어서, 상기 제1 및 제2치상부가 서로 접속되는 것에 의해 상기 패턴이 사다리형 패턴으로 형성되는 게이트 절연형 반도체 장치.
  4. 제2항에 있어서, 상기 외측 에리어는 상기 제1 및 제2치상부와 함께 정렬되는 게이트 절연형 반도체 장치.
  5. 제4항에 있어서, 상기 외측 에리어는 상기 제1반도체 영역이 상기 반도체 몸체의 상부 주표면으로 노출된 영역으로 연장되어 있는 게이트 절연형 반도체 장치.
  6. 제4항에 있어서, 상기 제4반도체 영역은 (a-4-1) 상기 반도체 몸체의 상부 주표면에서 선택적으로 노출되어 있는 제3부분과, (a-4-2) 상기 제1부분의 저부로부터 상기 제2반도체 영역으로 선택적으로 돌출하는 제4부분을 포함하는 게이트 절연형 반도체 장치.
  7. 제6항에 있어서, 상기 제4부분은 상기 제3부분의 상기 불순물 농도보다 높은 불순물 농도를 갖는 게이트 절연형 반도체 장치.
  8. 제1항에 있어서, 상기 반도체 몸체는 (a-5) 상기 제1반도체 영역하에 형성되어 상기 반도체 몸체의 저면을 노출하는 제2도전형의 제5반도체 영역을 더욱 포함하는 게이트 절연형 반도체 장치.
  9. 제1항에 있어서, 상기 제1주전극은 상기 개구부내의 상기 제3 및 제4반도체 영역의 노출부분과 접촉하고, 상기 제1주전극과 접촉하는 상기 제3반도체 영역의 노출부분은 에리어 A1을 가지며, 상기 제1주전극과 접촉하는 상기 제4반도체 영역의 노출부분은 에리어 A2를 가지되, 비율 A1/(A1+A2)이 50% 이하인 게이트 절연형 반도체 장치.
  10. 제9항에 있어서, 상기 비율 A1/(A1+A2)은 5% 내지 25%인 게이트 절연형 반도체 장치.
  11. 제1항에 있어서, 상기 외측 에리어는 상기 한 쌍의 스트립 에리어의 길이방향에서 소정의 주기(H+L)로 주기적으로 정렬된 복수의 단위 외측 에리어를 구비하고, 상기 주기(H+L) 대 상기 한쌍의 스트립 에리어의 상기 길이 방향에서 각 단위 외측 에리어의 길이(H)의 퍼센티지가 20% 이상인 게이트 절연형 반도체 장치.
  12. 제1항에 있어서, 상기 제3반도체 영역의 시이트 저항은 소정의 단락회로내성에 의해 결정되는 임계 시이트 저항 이상인 게이트 절연형 반도체 장치.
  13. 제12항에 있어서, 상기 시이트 저항은 40Ω/? 내지 150Ω/?의 범위내에 있는 게이트 절연형 반도체 장치.
  14. 제12항에 있어서, 상기 제어 전극층의 시이트 저항은 250Ω/? 이하인 게이트 절연형 반도체 장치.
  15. 제12항에 있어서, 상기 비율 A1/(A1+A2)은 5% 내지 25%인 게이트 절연형 반도체 장치.
  16. (a) 상부 주표면에서 노출되는 제1도전형의 제1반도체 영역을 포함하는 반도체 몸체를 제공하는 공정과, (b) 상기 반도체 몸체의 상부 주 표면상에 산화막을 형성하는 공정과, (c) 상기 산화막상에 실질적으로 스트립 형상의 제1개구부를 갖는 제어전극층을 형성하는 공정과, (d) 상기 제1개구부하에, 상기 제어전극층하의 상기 반도체 몸체의 부분으로 선택적으로 연장하는 제2도전형의 제2반도체 영역을 형성하는 공정과, (e) 상기 산화막과 상기 제어전극층상에, 상기 제1개구부와 부분적으로 중첩되는 제2개구부를 구비하는 마스크 패턴을 선택적으로 형성하는 공정과, (f) 상기 제2개구부하의 상기 반도체 몸체에 상기 제2반도체 영역의 불순물 농도보다 높은 불순물농도를 가지며, 상기 제어전극층하의 상기 반도체 몸체의 일부분으로 선택적으로 연장하는 제2도전형의 제3반도체 영역을 형성하는 공정과, (g) 상기 제1개구부하의 상기 산화막의 일부분을 선택적으로 제거하여 실질적으로 평행하게 배열된 한 쌍의 스트립 윈도우와 상기 한 쌍의 스트립 윈도우사이에 정의된 중앙 에리어상에 잔존하는 산화막영역을 형성하는 공정과, (h) 상기 산화막영역과 상기 제어전극층하의 상기 산화막을 마스크로 사용하여 제1도전형의 제1불순물을 상기 반도체 몸체의 상부 주 표면으로 주입하여, 상기 제3반도체 영역에 상기 상부 주표면상의 한 쌍의 스트립 에리어를 정의하는 상기 상부 주표면에서 선택적으로 노출되는 제1도전형의 제4반도체 영역을 형성하는 것에 의해, 상기 제3반도체 영역이 상기 한쌍의 스트립 영역의 외측을 따라 선택된 부분에만 상기 한쌍의 스트립 영역의 외측에 선택적으로 정의된 외측 영역의 상기 반도체 몸체의 상기 상부 주표면에서 노출된 부분을 포함하도록 하는 공정과, (i) 상기 산화막영역을 제거하는 공정과, (j) 상기 한 쌍의 스트립 에리어의 일부분과 상기 중앙 에리어의 적어도 일부분을 피복하는 상기 반도체 몸체의 상부 주표면의 소정의 영역상에 제3 개구부를 가지며 상기 제어전극층의 측면과 상부면을 피복하는 절연층을 형성하는 공정과, (k) 상기 제3개구부에 상기 반도체 몸체의 상부 주표면에 전기적으로 접속하는 제1주전극층을 형성하는 공정, 및 (l) 상기 반도체 몸체의 저부 주표면상에, 상기 반도체 몸체의 저부 주 표면에 전기적으로 접속되는 제2주전극층을 형성하는 공정을 포함하는 게이트 절연형 반도체 장치의 제조방법.
  17. 제16항에 있어서, 상기 (d) 공정은, (d-1) 제2도전형의 제2불순물을 상기 제1 개구부를 통하여 상기 반도체 몸체의 상부 주표면으로 선택적으로 주입하는 공정과, (d-2) 상기 제2불순물을 상기 제어전극층하의 상기 반도체 몸체의 일부분으로 선택적으로 확산하여 상기 제2반도체 영역을 형성하는 공정을 포함하는 게이트 절연형 반도체 장치의 제조방법.
  18. 제17항에 있어서, 상기 (f) 공정은, (f-1) 제2도전형의 제3불순물을 상기 제2 개구부를 통하여 상기 반도체 몸체의 상부 주표면으로 선택적으로 주입하는 공정과, (f-2) 상기 제3불순물을 상기 제어전극층하의 상기 반도체 몸체의 일부분으로 선택적으로 확산하여 상기 제3반도체 영역을 형성하는 공정을 포함하는 게이트 절연형 반도체 장치의 제조방법.
  19. 제18항에 있어서, 상기 (g) 공정은, (g-1) 상기 한 쌍의 스트립 에리어가 제1 및 제2스트립 에리어와 상기 제1 및 제2스트립 에리어로부터 상기 중앙 에리어를 향하여 돌출하는 제1 및 제2치상(齒狀)윈도우를 각각 포함하도록 상기 산화막의 상기 부분을 선택적으로 제거하는 공정을 포함하는 게이트 절연형 반도체 장치의 제조방법.
  20. 제16항에 있어서, 상기 (h) 공정에서, 상기 불순물은 상기 제4반도체 영역의시이트 저항이 소정의 단락회로내성에 의해 결정된 임계 시이트 저항 이상이 되도록 선택적으로 주입되는 게이트 절연형 반도체 장치의 제조방법.
  21. 제20항에 있어서, 상기 (c) 공정에서, 상기 제어전극층은 실질적으로 반도체로 형성되고, 상기 방법(m)은 상기 제1도전형의 불순물을 상기 제어전극층에 주입하는 공정을 더욱 포함하되, 상기 불순물은 상기 공정(h)와 (m)을 모두 실행한 후, 상기 제어 전극층의 시이트 저항이 250Ω/? 이하가 되도록 상기 공정(m)에서 선택적으로 주입되는 게이트 절연형 반도체 장치의 제조방법.
  22. 제21항에 있어서, 상기 공정(m)은 상기 공정(j) 이전에 수행되고, 상기 공정 (m)은, (m-1) 제1마스크 패턴으로서 상기 마스크 패턴을 사용하여 상기 산화막의 상부 주 표면상의 상기 제1개구부를 피복하여 불순물의 주입을 방지하는 제2마스크 패턴을 형성하는 공정과, (m-2) 상기 제1도전형의 불순물을 상기 제2마스크 패턴을 통하여 상기 제어전극층에 선택적으로 주입하는 공정과, (m-3) 상기 제2마스크 패턴을 제거하는 공정을 포함하는 게이트 절연형 반도체 장치의 제조방법.
  23. 제20항에 있어서, 상기 공정 (c)은, (c-1) 상기 산화막상에 상기 제1도전형의 불순물이 주입된 반도체층을 형성하는 공정, 및 (c-2) 상기 산화막상의 반도체층에 실질적으로 스트립 형상의 제1개구부를 형성하여 상기 반도체층으로 형성되는 상기 제어전극층을 형성하는 공정을 포함하며, 상기 공정(c-1)에서, 상기 불순물은 상기 제어전극층의 시이트 저항이 상기 공정(h)후에 250Ω/? 이하가 되도록 주입되는 게이트 절연형 반도체 장치의 제조방법.
  24. 제23항에 있어서, 상기 공정 (c-1)은, (c-1-1) 상기 산화막상에 반도체층을 형성하는 공정, 및 (c-1-2) 상기 제1도전형의 불순물을 상기 반도체층에 주입하는 공정을 포함하는 게이트 절연형 반도체 장치의 제조방법.
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