KR100249160B1 - 반도체 메모리장치 - Google Patents

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KR100249160B1
KR100249160B1 KR1019970039728A KR19970039728A KR100249160B1 KR 100249160 B1 KR100249160 B1 KR 100249160B1 KR 1019970039728 A KR1019970039728 A KR 1019970039728A KR 19970039728 A KR19970039728 A KR 19970039728A KR 100249160 B1 KR100249160 B1 KR 100249160B1
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Abstract

본 발명은 안정한 센싱동작을 수행하고 소자의 사이즈를 최소화하는데 적당한 반도체 메모리장치에 관한 것으로서 복수개의 비트라인들과 워드라인을 갖는 반도체 메모리장치에 있어서, 각 비트라인과 워드라인이 교차하는 지점에 형성되는 메모리 셀과, 복수개의 비트라인중 일비트라인과 복수개의 워드라인이 교차하는 지점에 형성되는 더미 셀들과, 비트라인에 각각 연결되고 더미 셀에 의한 로우 및 하이레벨의 레퍼런스를 입력하여 메모리 셀의 데이타를 센싱하는 상부 및 하부 센싱앰프들, 그리고 각각의 상부 및 하부 센싱앰프들의 출력단에 연결된 입출력패드를 포함하여 구성된다.

Description

반도체 메모리장치
본 발명은 반도체장치에 관한 것으로 특히, 단일 비트라인 구조를 갖는 반도체 메모리장치에 관한 것이다.
도 1은 일반적인 에스램의 회로적 구성도이다.
일반적인 단일비트라인을 갖는 에스램은 도 1에 도시한 바와같이 일방향으로 형성된 복수개의 비트라인(BL0∼BLN)들과, 상기 비트라인들 각각에 교차하는 방향으로 형성되는 복수개의 워드라인(WL0∼WLN)들과, 각각의 비트라인과 워드라인이 교차하는 지점에 형성되는 메모리 셀(MC : Memory Cell)들과, 각각의 비트라인을 통해 해당 메모리 셀에 저장된 데이타를 센싱하는 복수개의 센싱앰프(SA0∼SAN)들을 포함하여 구성된다.
따라서 임의의 워드라인에 하이신호가 인가되어 그 워드라인과 연결된 메모리 셀이 턴-온되어 저장되어 있던 데이타가 해당 비트라인을 통해 출력된다.
메모리 셀로부터 출력된 데이타는 해당 비트라인과 연결된 센싱앰프에 의해 데이타 0, 또는 1로 센싱된다.
일반적으로 멀티-포트(multi-port)에스램(SRAM : Static RAM)은 한 개의 셀에 다수의 비트라인을 갖는다.
이러한 다수의 비트라인을 갖는 에스램에서 싱글 비트라인만을 사용할 경우 불안정한 데이타센싱이 이루어진다.
이하, 종래기술에 따른 반도체 메모리장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 도 1을 보다 상세히 도시한 반도체 메모리장치의 구성도이다.
도 2에 도시한 바와같이 비트라인(BL) 및 비트바라인(
Figure 1019970039728_B1_M0001
)과, 비트라인 일측에 연결되는 비트라인 풀-업(Pull-up)트랜지스터(21), 비트바라인(
Figure 1019970039728_B1_M0001
) 일측에 연결되는 비트바라인 풀-업 트랜지스터(21a)와, 상기 비트라인에 연결된 메모리 셀(23)과, 비트라인(BL)과 비트바라인(
Figure 1019970039728_B1_M0001
)에 인가되는 데이타를 이퀄라이징(Equalizing)하여 센싱하는 센싱앰프(25)를 포함하여 구성된다.
여기서, 상기 풀-업 트랜지스터(21)(21a)는 게이트와 소오스가 전원전압(VCC)단에 연결되는 제 1 트랜지스터(Q1), 셀 플레이트에서 인가되는 신호가 게이트에 연결되고 상기 제 1 트랜지스터(Q1)의 드레인에 드레인이 연결되는 제 2 트랜지스터(Q2), 상기 게이트가 전원전압단(Vcc)에 연결되고 드레인은 제 2 트랜지스터(Q2)의 드레인에 연결되는 제 3 트랜지스터(Q3)로 구성된다.
그리고 상기 센싱앰프(25)의 전단에는 비트라인과 비트바라인에 인가되는 데이타를 이퀄라이징하는 제 4 트랜지스터(Q4)가 연결된다.
여기서 상기 센싱앰프(25)는 디퍼런스(difference) 센싱앰프로서 그 일측단자는 상기 제 4 트랜지스터의 드레인단에 연결되고 다른 일측단자는 소오스단에 연결된다.
이와같은 종래 반도체 메모리장치는 상기 제 1 트랜지스터(Q1)가 턴-온되면 A점은 VCC-Vth의 레벨로 프리차지(Precharge)된다.
이때 셀 플레이트가 선택되면 제 2 트랜지스터(Q2)가 턴-온되어 비트라인에는 VCC-Vth-ΔV의 레벨로 프리차지 된다. 그리고 비트라인(BL)의 전위와 비트바라인(
Figure 1019970039728_B1_M0001
)의 전위는 상기 제 4 트랜지스터(Q4)에 의해 이퀄라이징되어 실제적인 비트라인(BL)의 프리차지 레벨은 (VCC-Vth-ΔV)/2로 유지된다.
이때 상기 비트라인 프리차지 레벨이 레퍼런스(reference) 레벨이 된다.
여기서 읽고자하는 워드라인이 선택되어 하이신호가 인가되면 비트라인의 프리차지 레벨은 다음과 같이 변화한다.
즉, 도 2에 도시한 워드라인(WL)에 하이신호가 인가되고 이때 상기 메모리 셀(23)의 상태가 하이(high)일 경우 비트라인의 프리차지 레벨은 (VCC-Vth-ΔV)/2+ΔV1으로 유지된다.
그리고 메모리 셀(23)의 상태가 로우(low)이면 비트라인은(VCC-Vth-ΔV)/2-ΔV1으로 유지된다.
이와같은 종래 반도체 메모리장치를 이용하여 데이타를 센싱할 경우, 센싱앰프가 디퍼런스 센싱앰프이므로 비트라인의 하이레벨값이 (VCC-Vth-ΔV)/2+ΔV1이고 레퍼런스 레벨이 (VCC-Vth-ΔV)/2이므로 실제적인 비트라인 전압 스윙(swing)은 ΔV1이 된다.
마찬가지로 비트라인의 로우레벨값이 (VCC-Vth-ΔV)/2-ΔV1이므로 전압 스윙은 역시 ΔV1이 된다.
도 3은 종래 반도체 메모리장치에 따른 비트라인 전압 스윙 폭을 나타낸 그래프이다.
도 3에 도시한 바와같이 셀 플레이트가 선택되고 워드라인(WL)에 하이레벨의 신호가 인가되면 비트라인의 프리차지 레벨은 (VCC-Vth-ΔV)/2가 된다.
이때 메모리 셀(23)의 상태가 하이(high)이면 상기 비트라인의 프리차지 레벨은 (VCC-Vth-ΔV)/2-ΔV1으로 유지된다.
그리고 메모리 셀(23)의 상태가 로우(low)이면 상기 비트라인의 프리차지 레벨은 (VCC-Vth-ΔV)/2-ΔV1으로 유지된다.
따라서 셀 플레이트가 선택되고 워드라인에 하이레벨의 신호가 인가되었을 때의 비트라인의 프리차지 레벨이 레퍼런스 레벨이 되므로 상기 레퍼런스 레벨과 상기 메모리 셀의 상태에 따른 프리차지 레벨과의 전압차는 ΔV1이 된다.
그러나 상기와 같은 종래 반도체 메모리장치는 다음과 같은 문제점이 있었다.
즉, 비트라인이 ΔV1으로 하프(half)셀로 스윙하게 되므로 더블 비트라인의 풀(full)셀 스윙하는 것 보다 매우 불안정하다.
따라서 비트라인이 노이즈에 영향을 받을 경우 잘못된 데이타의 센싱이 이루어진다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서 더미(dummy)셀을 이용하여 더블 비트라인을 사용하는 것과 같이 풀(full)셀 스윙을 하도록 하여 빠른 센싱과 노이즈에 강한 데이타 센싱이 이루어지도록 하는데 적당한 반도체 메모리장치를 제공하는데 그 목적이 있다.
도 1은 일반적인 에스램 셀의 회로구성도
도 2는 도 1에 대한 상세구성도
도 3은 종래 반도체 메모리장치에 따른 비트라인 전압의 스윙 폭을 나타낸 그래프
도 4는 본 발명의 반도체 메모리장치의 회로구성도
도 5는 본 발명의 반도체 메모리장치에 따른 비트라인 전압의 스윙 폭을 나타낸 그래프
도면의 주요부분에 대한 부호의 설명
41 : 메모리 셀 43 : 더미 셀
45 : 상부 센싱앰프 47 : 하부 센싱앰프
49 : 입출력패드
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 복수개의 비트라인들과 워드라인을 갖는 반도체 메모리장치에 있어서, 각 비트라인과 워드라인이 교차하는 지점에 형성되는 메모리 셀과, 복수개의 비트라인중 일비트라인과 복수개의 워드라인이 교차하는 지점에 형성되는 더미 셀들과, 비트라인에 각각 연결되고 더미 셀에 의한 로우 및 하이레벨의 레퍼런스를 입력하여 메모리 셀의 데이타를 센싱하는 상부 및 하부 센싱앰프들, 그리고 각각의 상부 및 하부 센싱앰프들의 입출력단에 연결된 입출력패드를 포함하여 구성된다.
이하, 본 발명의 반도체 메모리장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 반도체 메모리장치의 구성도이다.
도 4에 도시한 바와같이 일방향으로 형성된 복수개의 워드라인(WL0∼WLN)들과, 상기 워드라인들에 교차하는 방향으로 형성된 복수개의 비트라인(BL0∼BLN)들과, 상기 각각의 비트라인과 워드라인이 교차하는 지점에 형성되는 메모리 셀(MC)(41)들과, 상기 비트라인중 N-1번째 비트라인과 N번째 비트라인의 사이에 각각의 워드라인에 연결되어 하이 및 로우 레퍼런스 레벨을 출력하는 더미 셀(DC : Dummy Cell)(43)들과, 해당 비트라인의 전압레벨과 더미 셀로부터 출력되는 로우 레퍼런스 레벨을 트랜지스터Q32의 게이트로 입력하여 해당 메모리 셀의 데이타를 센싱하는 상부 센싱앰프(45)들과, 해당 비트라인의 전압레벨과 더미 셀로부터 출력되는 하이 레퍼런스 레벨을 트랜지스터Q32의 게이트로 입력하여 해당 메모리 셀의 데이타를 센싱하는 하부 센싱앰프(47)들과, 각 센싱앰프(45,47)의 출력단과 연결된 입출력패드(49)를 포함하여 구성된다.
여기서 N번째 비트라인(BLN)과 N-1번째 비트라인(BLN-1)사이에는 각 비트라인의 프리차지 레벨을 이퀄라이징 시키는 트랜지스터 Q11가 구성된다.
그리고 상기 N번째 비트라인(BLN)과 N-1번째 비트라인(BLN-1)을 레퍼런스 비트라인이라 한다.
이와같이 구성된 반도체 메모리장치의 더미 셀은 다음과 같이 구성된다.
일워드라인에 각 게이트가 연결되고 각 소오스는 서로 다른 비트라인에 연결되는 두 개의 트랜지스터Q21,Q22와, 전원전압단(Vcc)에 각 게이트가 연결되고 상기 두 개의 트랜지스터 Q21,Q22의 드레인에 각각 드레인에 연결되는 또다른 두 개의 트랜지스터 Q23,Q24를 포함하여 구성된다.
여기서,상기 트랜지스터 Q21의 소오스는 상기 N-1번째 비트라인에 연결되고 트랜지스터 Q22의 소오스는 N번째 비트라인에 연결된다.
이와같이 구성된 더미 셀(43)은 상기 N-1번째 비트라인(레퍼런스 비트라인)을 통해 로우레벨의 레퍼런스값을 상기 상부 센싱앰프(45)로 제공하고, N번째 비트라인(레퍼런스 비트라인)을 통해 하이레벨의 레퍼런스값을 상기 하부 센싱앰프(47)로 제공한다.
여기서, 상기 상부 및 하부 센싱앰프를 보다 상세히 설명하면 다음과 같다.
먼저, 본 발명에 따른 상부 센싱앰프(45)와 하부 센싱앰프(47)는 동일한 구성을 가지며 상부 센싱앰프(45)는 하이레벨을 출력하고 하부 센싱앰프(47)는 로우레벨을 출력한다.
도 4에 도시한 바와같이 본 발명에 따른 상부 센싱앰프는 해당 비트라인의 프리차지 레벨에 의해 온/오프가 결정되는 트랜지스터 Q31와, 상기 더미 셀(43)로부터 공급되는 로우레벨의 레퍼런스를 게이트입력으로 하는 트랜지스터 Q32와, 상기 트랜지스터 Q31의 드레인에 게이트가 연결되고 상기 트랜지스터 Q32의 드레인에 드레인이 연결되는 트랜지스터 Q33와, 상기 트랜지스터 Q32의 드레인에 게이트가 연결되고 상기 트랜지스터 Q31의 드레인에 드레인이 연결되는 트랜지스터 Q34와, 상기 트랜지스터 Q31의 드레인과 트랜지스터 Q32의 드레인 사이에 병렬적으로 연결되는 제 1 트랜스퍼 게이트(49a)와, 상기 트랜지스터 Q31의 게이트와 트랜지스터 Q32의 게이트 사이에 병렬적으로 연결되는 제 2 트랜스퍼 게이트(49b)와, 상기 트랜지스터 Q31의 소오스와 연결된 트랜지스터 Q32의 소오스로부터 분기접속되는 트랜지스터 Q35와, 상기 전원전압단에 소오스가 연결되고 상기 트랜지스터 Q33의 게이트에 드레인이 연결되는 트랜지스터 Q36와, 전원전압단에 소오스가 연결되고 상기 트랜지스터 Q34의 게이트에 드레인이 연결되는 트랜지스터 Q37을 포함하여 구성된다.
여기서, 상기 상기 트랜지스터 Q33,Q34,Q36,Q37은 P형 트랜지스터이다.
이때 상기 상부 센싱앰프(45)의 출력단은 트랜지스터 Q32의 소오스와 상기 트랜지스터 Q33의 드레인 사이에 구성된다.
그리고 하부 센싱앰프는 전술한 바와같이 상기 상부 센싱앰프의 구성과 동일하다.
이와같은 상부 센싱앰프는 상기 트랜지스터 Q31과 Q32에 의해 충분한 전압차를 가질 때 즉, 디퍼런스(Difference)전압이 충분히 되었을 때 센싱동작을 수행하게 된다.
즉, 상부 센싱앰프(45)는 해당 비트라인의 프리차지 레벨과 더미 셀(43)에서 출력하는 레퍼런스 로우레벨를 입력으로 하여 ΔV의 전압차가 발생되면 "high" 데이타를 출력한다.
이때 상기 해당 비트라인의 프리차지 레벨이 상기 더미 셀(43)에서 출력하는 레퍼런스 로우레벨과 동일할 경우에는 전압차가 발생하지 않으므로 상부 센싱앰프(45)는 센싱을 하지 못한다.
한편 하부 센싱앰프(47)는 해당 비트라인의 프리차지 레벨과 더미 셀(43)에서 출력하는 레퍼런스 하이레벨을 입력으로 하여 "low" 데이타를 출력한다.
이때 상기 해당 비트라인의 프리차지 레벨이 상기 더미 셀(43)에서 출력하는 레퍼런스 하이레벨과 동일할 경우에는 상부 센싱앰프(45)와 마찬가지로 전압차가 발생되지 않으므로 센싱을 하지 못한다.
이와같이 구성된 본 발명의 반도체 메모리장치의 동작설명은 상세히 설명하면 다음과 같다.
도 4에 도시한 바와같이 워드라인이 선택되기 이전에 각각의 비트라인은 풀-업 트랜지스터 Q12에 의해 Vcc-Vth로 프리차지 되어있다.
이때 더미 셀(43)과 연결되어 하이 및 로우레벨의 레퍼런스를 공급하는 레퍼런스 비트라인(N-1번째 비트라인과 N번째 비트라인)도 Vcc-Vth로 프리차지 되어있다.
여기서 워드라인을 선택하게 되면 트랜지스터 Q11에 의해 비트라인과 레퍼런스 비트라인이 이퀄라이징된다.
따라서 비트라인과 레퍼런스 비트라인은 Vcc-Vth-ΔV로 유지된다.
이러한 상황에서 메모리 셀(41)의 데이타가 "high" 또는 "low"인 경우에 대해서 비트라인과 레퍼런스 비트라인의 전위레벨을 살펴보면 다음과 같다.
첫 번째로 상기 메모리 셀(41)의 데이타가 "high"인 경우, 비트라인의 전위레벨은 Vcc-Vth-ΔV+ΔV가 되어 결국 Vcc-Vth를 유지하게 된다.
이때 상부 센싱앰프(45)의 트랜지스터 Q31의 게이트에는 비트라인의 전위레벨인 Vcc-Vth가 인가되고 트랜지스터 Q32의 게이트에는 레퍼런스 비트라인(N-1번째 비트라인)을 통해 로우레벨의 레퍼런스 즉, Vcc-Vth-ΔV-ΔV = Vcc-Vth-2ΔV가 인가된다.
따라서 상기 상부 센싱앰프(45)는 2ΔV의 디퍼런스 전압(전압차)가 발생되어 출력단자를 통해 "high"데이타를 출력한다.
이때 하부 센싱앰프(47)는 비트라인을 통해 Vcc-Vth-ΔV가 인가되고 레퍼런스 비트라인(N번째 비트라인)을 통해 하이레벨의 레퍼런스 즉, Vcc-Vth-ΔV+ΔV = Vcc-Vth가 인가된다.
하지만 실제적으로는 전압차가 발생되지 않으므로 센싱동작을 할 수가 없고 단지 중간레벨(middle level)이 출력된다.
이와같은 상부 센싱앰프(45)와 하부 센싱앰프(47)의 출력은 각각 입출력패드로 인가되어 최종적으로 "high" 데이타만을 출력하게 된다.
지금까지는 메모리 셀(41)의 데이타가 "high"일 경우에 대해서 설명하였고 이제 "low"일 경우에 대해서 설명하기로 한다.
즉, 메모리 셀(41)의 데이타가 "low"일 경우, 비트라인의 프리차지 레벨은 Vcc-Vth-ΔV-ΔV = Vcc-Vth-2ΔV를 유지하게 된다.
이때 상부 센싱앰프(45)에는 비트라인을 통해 Vcc-Vth-2ΔV가 인가되고 동시에 레퍼런스 비트라인을 통해 Vcc-Vth-2ΔV가 인가된다.
따라서 상부 센싱앰프(45)는 전압차가 발생되지 않아 센싱동작을 하지 못하게 되고 상기 트랜지스터 Q36과 트랜지스터 Q37에 의해 중간레벨이 출력된다.
그러나 하부 센싱앰프(47)는 비트라인을 통해 Vcc-Vth-2ΔV가 인가되고 동시에 레퍼런스 비트라인을 통해 Vcc-Vth-ΔV+ΔV = Vcc-Vth가 인가된다.
따라서 하부 센싱앰프(47)의 입력전압은 2ΔV의 전압차가 발생되어 출력단자를 통해 "low" 데이타를 출력한다.
이때 상기 상부 센싱앰프(45)의 출력단자와 하부 센싱앰프(47)의 출력단자는 입출력패드와 연결되어 있으므로 "low" 데이타만을 출력하게 된다.
여기서, 미설명부호 50은 트랜스퍼 게이트로써 상기 N-1번째 비트라인에 연결된 풀업 트랜지스터(Q12)와 N번째 비트라인에 연결된 풀업 트랜지스터(Q12)의 문턱전압이 차이가 있을 경우, 각 비트라인에 걸리는 문턱전압이 서로 동일해지도록 조절해주는 역할을 한다.
도 5는 본 발명의 반도체 메모리장치에 따른 비트라인 전압의 스윙 폭을 나타낸 그래프이다.
도 5에 도시한 바와같이 워드라인이 선택될 경우에 메모리 셀의 상태가 "low" 또는 "high"일 경우에 해당 비트라인 전압의 스윙 폭은 2ΔV가 되는 것을 볼 수 있다.
이는 단일 비트라인을 사용하더라도 더블 비트라인을 사용하는 것과 마찬가지로 안정한 센싱동작을 할 수 있다.
즉, 본 발명의 반도체 메모리장치는 더미 셀(43)의 로우 레퍼런스 레벨과 하이 레퍼런스 레벨을 이용하여 단일비트라인을 사용하더라고 더블 비트라인을 사용하는 것과 같이 데이타의 센싱을 수행한다.
이상 상술한 바와같이 본 발명의 반도체 메모리장치는 다음과 같은 효과가 있다.
첫째, 멀티-포트 에스램에서 단일 비트라인을 사용함으로써 칩 사이즈를 대폭 줄일 수 있다.
둘째, 단일 비트라인을 사용하더라도 더블 비트라인을 사용하는 것처럼 빠른 센싱동작을 수행하고 노이즈에 대한 오동작을 방지할 수 있다.

Claims (3)

  1. 일방향으로 형성되는 N개의 비트라인들;
    상기 비트라인들과 교차하는 방향으로 형성되는 복수개의 워드라인들;
    상기 각각의 비트라인과 워드라인이 교차하는 지점에 형성되는 메모리 셀들;
    상기 비트라인들중 N-1번째 비트라인과 N번째 비트라인 사이에서 워드라인과 연결되는 형성되는 더미 셀들;
    상기 N-1번째 비트라인을 통해 인가되는 로우레벨의 레퍼런스전압과 해당 비트라인을 통해 인가되는 전압을 입력하여 메모리 셀의 데이타를 센싱하는 상부 센싱앰프들;
    상기 N번째 비트라인을 통해 인가되는 하이레벨의 레퍼런스전압과 해당 비트라인을 통해 인가되는 전압을 입력하여 메모리 셀의 데이타를 센싱하는 하부 센싱앰프들; 그리고
    상기 상부 및 하부센싱앰프의 출력단과 연결되는 입출력패드를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 하이 및 로우레벨의 레퍼런스전압은 상기 더미 셀에 의해 결정되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1 항에 있어서,
    상기 N번째 비트라인(BLN)과 N-1번째 비트라인(BLN-1)사이에는 비트라인과 상기 N-1번째 및 N번째 비트라인간의 프리차지 레벨을 이퀄라이징 시키는 트랜지스터 가 구성되는 것을 특징으로 하는 반도체 메모리장치.
KR1019970039728A 1997-08-20 1997-08-20 반도체 메모리장치 KR100249160B1 (ko)

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