KR0165326B1 - 전하전송소자 및 그 제조방법 - Google Patents

전하전송소자 및 그 제조방법 Download PDF

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Abstract

전하전송소자 및 그 제조방법에 대해 기재되어 있다. 이는, 제1 게이트전극, 제1 게이트전극의 일단과 그 일단이 부분적으로 중첩되는 제2 게이트전극 및 제1 게이트 전극의 타단과 그 일단이 부분적으로 중첩되고 제2 게이트전극의 타단과 그 타단이 부분적으로 중첩되는 제3 게이트전극으로 구성되는 전송전극부, 제2 게이트전극 하부의 반도체기판에 형성된 제1 전위장벽 영역과 제3 게이트전극 하부의 반도체기판에 형성된 제2 전위장벽 영역으로 구성되는 전하전송부 및 제1 게이트전극과 제3 게이트전극에 동시에 연결되어 있는 제1 클럭단 및 제2 게이트전극에 연결되어 있는 제2 클럭단으로 구성되는 클럭부를 포함하는 것을 특징으로 한다. 따라서, 정렬오차에 의해 발생하는 불필요한 국소 전위 장벽 또는 국소 전위우물 생성을 방지할 수 있어, 전하전송 효율을 개선한다.

Description

전하전송소자 및 그 제조방법
제1도는 종래 일 방법에 의한 전하전송소자를 설명하기 위해 도시한 단면도이다.
제2도는 상기 제1도의 전하전송소자의 전위우물의 이동을 설명하기 위해 도시한 전위분포도이다.
제3도는 종래 다른 방법에 의한 전하전송소자 설명하기 위해 도시한 단면도이다.
제4도는 본 발명의 방법에 의해 제조된 전하전송소자를 도시한 단면도이다.
제5a도 내지 제5g도는 본 발명에 의한 전하전송소자의 제조방법을 설명하기 위해 도시한 단면도이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 전하의 이동을 가능하게 하는 전하전송소자 및 그 제조방법에 관한 것이다.
전하결합소자(Charge Coupled Device; 이하 CCD라 칭함)는 전하전송소자(Charge Transfer Device)로 알려진 광범위한 부류 중의 일부로서, 게이트전극에 가해지는 클럭펄스에 의하여 전하가 정해진 길을 따라 전송되는 동적인 소자이다. 상기한 전하결합소자는, 통상 모오스(Mteal-Oxide-Semiconducor; MOS) 트랜지스터의 게이트전극이 맞닿아 연이어진 형태로 구성된다.
전하가 정해진 길을 따라 전송되는 특성을 갖는 CCD는 이 CCD에 대해 병렬로 배열된 광다이오드 집단과 결합하여 광신호를 감지하는 촬영소자로서 폭넓게 이용되고 있으며, 전하의 축적 및 이동이 가능한 특성을 활용하여 아나로그 혹은 디지탈 신호 처리분야에도 다양하게 사용되고 있다.
1969년 벨(Bell)과 스미스(Smith)에 의해 최초로 제안된 CCD의 시초의 구조는 반도체 상에 MOS 커패시터를 구성하는 절연막과 게이트전극들의 배열로 이루어져 있었다. 이러한 단순한 수평적인 게이트전극의 배열은 게이트전극 하부의 전위모양의 조절이 어렵다는 단점이 있었다. 따라서, 게이트전극과 게이트전극 사이를 절연시켜 부분적으로 중첩시키는 구조가 제안되었으며, 현재 가장 많이 알려진 구조는 게이트 절연막을 개재하여 반도체기판 상에 형성된 복수층의 게이트전극과 이 게이트전극 하부의 반도체기판에 형성된 전위장병영역으로 구성된다.
CCD는 그 구동방법에 의하여 의사 2상(Pseudo 2-Phase) CCD, 3상 CCD, 4상 CCD 등으로 분류되는데, 각 구동방법에 적합하도록 CCD의 구조적인 형태도 변하게 된다. 특히, 의사 2상 CCD의 경우, 다른 형태에 비하여 전하전송용량은 떨어지나 구동클럭이 단순하여 고속동작이 요구되는 CCD형 촬영소자의 수평 전하 전송소자로 널리 사용되고 있다.
제1도는 종래 일 방법에 의한 전하전송소자를 설명하기 위해 도시한 단면도이다.
종래 일 방법에 의한 전하전송소자는 일정간격을 갖도록 형성된 제1 게이트전극(16)들, 제1 게이트전극들 사이에 형성된 제2 게이트전극(18)들 및, 상기 제2 게이트전극(18)들 하부 반도체기판에 형성된 전위장벽 영역(14)로 구성되어 있다. 제1 클럭단(φ1)은 하나의 단위 전송단을 이루는 제1 게이트전극 및 제2 게이트전극에 연결되어 있고, 제2 클럭단(φ2)은 다른 하나의 단위 전송단을 이루는 제1 게이트전극 및 제2 게이트전극에 연결되어 있다.
상기 전위장벽 영역(14)는 제1 게이트전극(16)을 이온주입에 대한 마스크로 이용하여 형성되므로, 상기 제1 게이트전극(16)에 자기정렬되는 모양이다. 또한, 상기 전위장벽 영역(14)은 전하가 전송되는 방향으로 전위장벽(Potential Barrier)을 형성한다.
상기 제1 클럭단(φ1)과 제2 클럭단(φ12)에는 서로 반대되는 클럭신호가 인가된다.
제1도에 있어서, 미설명된 도면부호 10은 반도체기판을, 12는 매몰채널형 전하결합소자를 위한 매몰채널을 그리고 20은 층간절연막을 나타낸다.
제2도는 상기 제1도의 전하전송소자의 전위우물의 이동을 설명하기 위해 도시한 전위분포도이다.
제2도의 좌측의 전위우물에 저장되어 있던 전하는 제1 및 제2 클럭단(φ1 및 φ2)에 가해지는 클럭펄스에 의해 우측의 전위우물로 이동된다. 제2도에 있어서 화살표는 전하의 이동방향을 나타낸 것이다.
상술한 제1도의 의사 2상의 CCD상에 의하면, 하나의 클럭펄스가 두 개의 게이트전극에 인가되기 때문에 전하 전송을 위한 길이를 줄이는데 한계가 있다. 즉, 사진공정에 있어서, 해상도 등의 한계에 의해 단위 게이트전극의 길이를 줄이는데에는 한계가 있기 때문이다.
CCD형 촬영소자의 수평전하 전송소자처럼 일정길이에 가능한 한 많은 개수의 전송단이 필요한 경우 이러한 제한은 심각한 문제로 대두된다. 이를 피하기 위하여, 제3도 처럼 전위방벽 영역을 각 게이트전극의 절반에 해당하는 영역에 형성하여 하나의 게이트전극을 단위 전송단으로 사용하는 방법이 제안되었다.
제3도는 종래 다른 방법에 의한 전하전송소자를 설명하기 위해 도시한 단면도이다.
제3도의 전하전송소자는 제1 및 제2 게이트전극(16 및 18)의 배열모양에 있어서는 상기 제2도의 전하전송소자와 동일하나, 상기 제2도의 전하전송소자와는 달리, 제1 및 제2 게이트전극(16 및 18)의 각 하부마다 전위장벽 영역(14)이 형성되어 있다. 또한, 각 클럭단(φ1 및 φ2)은 각각의 하나의 게이트전극들과 연결되어 있다.
따라서, 상술한 제3도의 전하전송소자에 의하면, 제1도에 전하전송소자 보다 최소 1/2의 면적 축소가 가능하다. 즉, 전하전송을 위해 동일한 길이가 주어졌을 경우, 제1도의 전하전송소자 보다 두배의 전송단을 확보할 수 있다.
한편, 제3도의 전하전송소자의 경우, 전위장벽 영역(14)을 형성하기 위해서는, 임의적인 사진공정에 의해 이온주입 마스크를 형성한 후 이를 마스크로하여 불순물이온을 주입해야 한다. 이러한 경우, 각 전위장벽 영역(14)을 각 게이트전극(16 및 18)에 자기정렬되도록 형성할 수 없어서, 게이트전극 경계부분에서, 전위장벽 영역과 게이트전극의 정렬오차(Misalignment)에 의하여 불필요한 국소 전위 장벽(Potential Hump) 또는 국소 전위우물(Potential Notch)이 형성될 가능성이 있고, 이에 의하여 전하전송 효율이 저하되는 문제점이 발생한다.
본 발명의 목적은 게이트전극과 전위장벽 영역을 자기정렬되도록 형성하면서도 단위 전송단이 차지하는 면적을 줄일 수 있는 전하전송소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 전하전송소자를 제조하는데 있어서 그 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 전하전송소자는, 제1 게이트전극, 상기 제1 게이트전극의 일단과 그 일단이 부분적으로 중첩되는 제2 게이트전극 및 상기 제1 게이트 전극의 타단과 그 일단이 부분적으로 중첩되고 상기 제2 게이트전극의 타단과 그 타단이 부분적으로 중첩되는 제3 게이트전극으로 구성되는 전송전극부; 상기 제2 게이트전극 하부의 반도체기판에 형성된 제1 전위장벽 영역과 상기 제3 게이트전극 하부의 반도체기판에 형성된 제2 전위장벽 영역으로 구성되는 전하전송부; 및 상기 제1 게이트전극과 제3 게이트전극에 동시에 연결되어 있는 제1 클럭단 및 상기 제2 게이트전극에 연결되어 있는 제2 클럭단으로 구성되는 클럭부를 포함하는 것을 특징으로 한다.
본 발명에 의한 전하전송소자에 있어서, 상기 제2 게이트전극은 제1 게이트전극과 제3 게이트전극의 길이를 합한 것과 동일한 길이로 형성되어 있는 것이 바람직하다.
본 발명에 의한 전하전송소자에 있어서, 상기 제1 전위장벽 영역은 상기 전위장벽 영역과 동일한 크기로 형성되어 있는 것이 바람직하다.
본 발명에 의한 전하전송소자에 있어서, 상기 제1 전위장벽 영역의 일단은 상기 제1 게이트전극에 자기정렬되는 모양으로 형성되어 있고, 상기 제2 전위장벽 영역은 제1 및 제2 게이트전극에 자기정렬되는 모양으로 형성되어 있는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 전하전송소자의 제조방법은, 반도체기판 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성되어 있는 결과물 기판 상에 제1 게이트전극을 형성하는 단계; 상기 제1 게이트전극의 표면을 제1 절연막으로 피복하는 단계; 상기 제1 절연막이 피복되어 있는 결과물 상에 상기 제1 게이트전극의 일부 및 제2 게이트전극이 형성될 영역 일부를 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 이온주입 마스크로하여 불순물이온을 주입함으로써 제1 전위장벽 영역을 형성하는 단계; 상기 제2 게이트전극이 형성될 영역의 반도체기판 상에, 그 일단이 상기 제1 게이트전극의 일단과 중첩되는, 상기 제2 전위장벽 영역을 완전히 덮는 모양으로 제2 게이트전극을 형성하는 단계; 상기 제2 게이트전극의 표면을 제2 절연막으로 피복하는 단계; 상기 제1 및 제2 게이트전극을 이온주입 마스크로하여 불순물이온을 주입함으로써, 제3 게이트전극이 형성될 영역의 반도체기판에 제2 전위장벽 영역을 형성하는 단계; 상기 제3 게이트전극이 형성될 영역의 반도체기판 상에, 상기 제2 게이트전극의 타단과 그 일단이 부분적으로 중첩되고 제1 게이트전극의 타단과 그 타단이 부분적으로 중첩되는 모양의 제3 게이트전극을 형성하는 단계; 및 상기 제1 게이트전극 및 제3 게이트전극을 제1 클럭단에 연결시키고, 상기 제3 게이트전극을 제2 클럭단에 연결시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의한 전하전송소자의 제조방법에 있어서, 상기 제2 게이트전극은, 상기 제1 게이트전극과 상기 제3 게이트전극 길이의 합과 같은 길이로 형성되는 것이 바람직하다.
본 발명에 의한 전하전송소자의 제조방법에 있어서, 상기 제1 전위장벽 영역과 상기 제2 전위장벽 영역은 같은 크기로 형성되는 것이 바람직하다.
본 발명에 의한 전하전송소자의 제조방법에 있어서, 상기 제2 전위장벽 영역은 상기 제1 전위장벽 영역을 구성하는 불순물이온과 같은 종류 및 농도로 형성되는 것이 바람직하다.
따라서, 본 발명에 의한 전하전송소자 및 그 제조방법에 의하면, 단위 전송단이 차지하는 면적을 줄일 수 있으면서도 전위장벽 영역을 게이트전극에 자기정렬되도록 형성할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
제4도는 본 발명의 방법에 의해 제조된 전하전송소자를 도시한 단면도이다.
본 발명에 의한 전하전송소자는, 크게, 전송전극부, 전하전송부 및 클럭부로 구성된다.
[전송전극부]
제1 게이트전극(36), 상기 제1 게이트전극(36)의 일단과 그 일단이 부분적으로 중첩되는 제2 게이트전극(46) 및 상기 제1 게이트전극(36)의 타단과 그 일단이 부분적으로 중첩되고 상기 제2 게이트전극(46)의 타단과 그 타단이 부분적으로 중첩되는 제3 게이트전극(54)으로 구성된다.
[전하전송부]
상기 제2 게이트전극(46) 하부의 반도체기판에 형성된 제1 전위장벽 영역(44)과 상기 제3 게이트전극(54) 하부의 반도체기판에 형성된 제2 전위장벽 영역(52)으로 구성된다.
[클럭부]
상기 제1 게이트전극(36)과 제3 게이트전극(54)에 동시에 연결되어 있는 제1 클럭단(φ1) 및 상기 제2 게이트전극(46)에 연결되어 있는 제2 클럭단(φ2)으로 구성된다.
상기 제2 게이트전극(46)은 제1 게이트전극(36)과 제3 게이트전극(54)의 길이를 합한 것과 동일한 길이로 형성되어 있고, 상기 제1 전위장벽 영역(44)가 상기 제2 전위장벽 영역(52)은 동일한 모양 및 크기로 형성되어 있다.
또한, 상기 제1 전위장벽 영역(44)의 일단은 상기 제1 게이트전극(36)에 자기정렬되는 모양으로 형성되어 있고, 상기 제2 전위장벽 영역(52)은 제1 및 제2 게이트전극(36 및 46)에 자기정렬되는 모양으로 형성되어 있다.
상기 제1 및 제2 전위장벽 영역(44 및 52)은 전하가 전송되는 방향으로 전위장벽(Potential Barrier)을 형성하고, 상기 제1 클럭단(φ1)과 제2 클럭단(φ2)에는 서로 반대되는 클럭신호가 인가된다.
본 발명에 의한 전하전송소자에 의하면, 전위장벽 영역이 게이트전극에 자기정렬되도록 형성되어 있으므로, 정렬오차(Misalignment)에 의하여, 불필요한 국소 전위 장벽(Potential Hump) 또는 국소 전위우물(Potential Notch)이 형성되어 전하전송 효율이 저하되는 문제점을 해결할 수 있다.
제4도에서 미설명된 도면부호들은 계속해서 소개되는 제5a도 내지 제5g도에서 설명하고자 한다.
제5a도 내지 제5g도는 본 발명에 의한 전하전송소자의 제조방법을 설명하기 위해 도시한 단면도이다.
먼저, 제5a도는 반도체기판(30)에 매몰채널층(32)을 형성하는 단계를 도시한 것으로서, 이는 제1 도전형, 예컨대 P형 반도체기판(30) 전면에 제2 도전형, 예컨대 N형의 불순물이온을 주입함으로써 상기 매몰채널층(32)을 형성하는 공정으로 진행된다.
상기 매몰채널층(32)은 전위장벽 영역 형성을 위한 전위우물을 제공하기 위해 형성되는 것이다. 제5a도와 같이 반도체기판(30)의 표면근방에 매몰채널층(32)을 형성한 경우의 전하전송소자를 매몰채널형 CCD(Buried-Channel CCD; BCCD)라 하고, 이러한 매몰채널층을 형성하지 않은 경우를 표면채널형 CCD(Surface-Chaannel CCd; SCCD)라 한다.
본 발명에서는 매몰채널층(32)을 형성한 경우를 도시하였으나, 상기 매몰채널층(32)을 형성하지 않는다고 해서 본 발명의 기술적 사상이 변화되는 것은 아니다.
제5b도는 제1 게이트전극(36)들을 형성하는 단계를 도시한 것으로서, 이는 상기 매몰채널층(32)이 형성되어 있는 반도체기판(30) 전면에, 예컨대 이산화실리콘을 성장시킴으로써 게이트 절연막(34)을 형성하는 제1 공정, 상기 게이트 절연막(34) 전면에, 예컨대 다결정실리콘과 같은 제1 도전물질층(이후의 공정에 의해 제1 게이트전극(36)이 됨)을 형성하는 제2 공정 및 상기 도전물질층을 사진식각함으로써 일정간격으로 이격된 제1 게이트전극(36)들을 형성하는 제3 공정으로 진행된다.
제5c도는 제1 게이트 절연막(38)을 형성하는 단계를 도시한 것으로서, 이는 상기 제1 게이트전극(36) 표면을 산소분위기에 노출시킴으로써 이산화실리콘으로 된 상기 제1 절연막(38)을 형성하는 공정으로 진행된다. 이때, 상기 제1 절연막(38)은 상기 제1 게이트전극(36)을 완전히 덮은 모양으로 형성된다.
제5d 도는 제1 전위장벽 영역(44)을 형성하는 단계를 도시한 것으로서, 이는 상기 제1 절연막(38)이 형성되어 있는 반도체기판 전면에 감광막을 도포/현상함으로써 상기 제1 게이트전극(36)의 일부 및 제2 게이트전극이 형성될 영역의 일부 영역을 노출시키는 감광막패턴(40)을 형성하는 제1 공정 및 상기 감광막패턴을 이온주입 마스크로하여 불순물이온(42)을 주입함으로써 상기 제2 게이트전극이 형성될 영역의 일부에 상기 제1 전위장벽 영역(44)을 형성하는 제2 공정으로 진행된다.
이때, 상기 감광막패턴(40)은 제1 게이트전극(36)의 일단 (상기 제5c도를 기준으로 하였을 때, 우측단)을 노출시키고, 제2 게이트전극이 형성될 영역의 일단 (상기 제5c도를 기준으로 하였을 때, 좌측단)을 노출시키는 모양으로 형성된다. 따라서, 상기 제1 전위장벽 영역(44)의 좌측단은 상기 제1 게이트전극(36)의 일단에 자기정렬되도록 형성되고, 우측단은 상기 감광막패턴(40)에 자기정렬되도록 형성된다.
또한, 상기 불순물이온(42)의 도전형은, 매몰채널층(32)이 N형으로 형성되어 있을 경우, P형이다.
제5e도는 제2 게이트전극(46)을 형성하는 단계를 도시한 것으로서, 이는 제1 전위장벽 영역(44)이 형성되어 있는 반도체기판 전면에, 예컨대 다결정실리콘과 같은 제2 도전물질층 (이후의 공정에 의해 제2 게이트전극(46)이 됨)을 형성하는 제1 공정, 상기 제2 도전물질층을 패터닝함으로써 상기 제2 게이트전극 형성 영역에 제2 게이트전극(46)을 형성하는 제2 공정 및 상기 제2 게이트전극(46) 표면에 제2 절연막(48)을 형성하는 제3 공정으로 진행된다.
상기 제2 게이트전극(46)은 그 일단 (제5e도를 기준으로 하였을 때, 좌측단)은 상기 제1 게이트전극(36)의 일단과 부분적으로 중첩되도록 형성되고, 그 타단(제5e도를 기준으로 하였을 때, 우측단)은 제3 게이트전극이 형성될 인접한 위치에 배치되도록 형성된다.
상기 제2 절연막(48)은, 상기 제1 절연막(38)과 동일한 공정으로 형성된다.
제5f도는 제2 전위장벽 영역(52)을 형성하는 단계를 도시한 것으로서, 이는 제1 및 제2 게이트전극(36 및 46)이 형성되어 있는 반도체기판 전면에, 예컨대 P형의 불순물이온(50)을 주입함으로써 상기 제3 게이트전극이 형성될 영역의 반도체기판에 상기 제2 전위장벽 영역(52)을 형성하는 공정으로 진행된다.
이때, 상기 제2 전위장벽 영역(52)은 상기 제1 전위장벽 영역(44)과 같은 모양 및 같은 크기로 형성되어야 하고, 상기 제1 전위장벽 영역(44)에 주입되어 있는 불순물이온과 같은 종류의 불순물이온으로 같은 농도를 갖도록 형성되어야 한다.
또한, 상기 제2 전위장벽 영역(52)는 그 일단(제5e도를 기준으로 했을 때, 우측단)은 상기 제1 게이트전극(36)의 타단(제5e도를 기준으로 했을 때, 좌측단)에 자기정렬되도록 형성되고, 그 타단(제5e도를 기준으로 했을 때, 좌측단)은 상기 제2 게이트전극(46)의 타단(제5e도를 기준으로 했을 때, 우측단)에 자기정렬되도록 형성된다.
제5g도는 제3 게이트전극(54)을 형성하는 단계를 도시한 것으로서, 이는 제2 전위장벽 영역(52)이 형성되어 있는 반도체기판 전면에, 예컨대 다결정실리콘과 같은 제3 도전물질층(이후의 공정에 의해 제3 게이트전극(54)이 됨)을 형성하는 제1 공정, 상기 제3 도전물질층을 패터닝함으로써 상기 제3 게이트전극이 형성될 영역의 반도체기판 상에 제3 게이트전극(54)을 형성하는 제2 공정, 상기 제3 게이트전극(54)의 표면에 제3 절연막(도시되지 않음)을 형성하는 제3 공정 및 상기 제3 절연막이 형성되어 있는 결과물 기판 전면에 층간절연층(60)을 형성하는 제4공정으로 진행된다.
제3 게이트전극(54)의 일단은 (제5f도를 기준으로 했을 때, 우측단)은 상기 제1 게이트전극(36)의 타단 (제5f를 기준으로 했을 때, 좌측단)과 부분적으로 중첩되도록 형성되고, 그 타단은 (제5f도를 기준으로 했을 때, 좌측단)은 상기 제2 게이트전극(46)의 타단 (제5f도를 기준으로 했을 때, 우측단)가 부분적으로 중첩되도록 형성된다.
제3 절연막 (도시되지 않음) 상기 제1 및 제2 절연막 (제5e도의 도면부호 38 및 48)을 형성하는 공정과 동일한 공정으로 형성된다.
제1 게이트전극(36) 및 제3 게이트전극(54)은 제1 클럭단(φ1)에 연결되어 하나의 단위 전송단을 구성하고, 제2 게이트전극(46)은 제2 클럭단(φ2)에 연결되어 다른 하나의 단위 전송단을 구성한다. 게이트전극들(36, 46 및 54) 하부의 매몰채널층(32)에 축적된 전하는 제1 및 제2 클럭단(φ1 및 φ2)에 인가된 클럭펄스에 의해 일정한 방향으로 전송된다.
상기 제5a도 내지 제5g도에서는 전자를 신호전하로 사용하는 경우의 바람직한 실시예를 도시하였으나 (예컨대, 제1 도전형을 P형, 제2 도전형을 N형으로하여 나타내었다). 정공을 신호전하로 사용하는 경우는 상기 제5a도 내지 제5g도의 설명한 도전형과 반대의 도전형 불순물을 사용하면 된다는 것은 이 분야에서 통상의 지식을 가진 사람이면 누구나 쉽게 알 수 있다. 또한, 각 게이트 절연막 형성 공정과 연속되는 전위장벽 영역 형성을 불순물이온 주입공정은 필요에 따라 공정순서를 바꿀 수 있으며, 그러한 경우라도 상기의 발명효과는 그대로이다.
따라서, 본 발명에 의한 전하전송소자 및 그 제조방법에 의하면, 단위 전송단이 차지하는 면적을 줄일 수 있으면서도 전위장벽 영역을 게이트전극에 자기정렬되도록 형성함으로써, 정렬오차에 의해 발생하는 불필요한 국소 전위 장벽 또는 국소 전위우물 생성을 방지할 수 있어, 전하전송 효율을 개선한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (8)

  1. 제1 게이트전극, 상기 제1 게이트전극의 일단과 그 일단이 부분적으로 중첩되는 제2 게이트전극 및 상기 제1 게이트 전극의 타단과 그 일단이 부분적으로 중첩되고 상기 제2 게이트전극의 타단과 그 타단이 부분적으로 중첩되는 제3 게이트전극으로 구성되는 전송전극부; 상기 제2 게이트전극 하부의 반도체기판에 형상된 제1 전위장벽 영역과 상기 제3 게이트전극 하부의 반도체기판에 형성된 제2 전위장벽 영역으로 구성되는 전하전송부; 및 상기 제1 게이트전극과 제3 게이트전극에 동시에 연결되어 있는 제1 클럭단 및 상기 제2 게이트전극에 연결되어 있는 제2 클럭단으로 구성되는 클럭부를 포함하는 것을 특징으로 하는 전하전송소자.
  2. 제1항에 있어서, 상기 제2 게이트전극은 제1 게이트전극과 제3 게이트전극의 길이를 합한 것과 동일한 길이로 형성되어 있는 것을 특징으로 하는 전하전송소자.
  3. 제1항에 있어서, 상기 제1 전위장벽 영역은 상기 제2 전위장벽 영역과 동일한 크기로 형성되어 있는 것을 특징으로 하는 전하전송소자.
  4. 제3항에 있어서, 상기 제1 전위장벽 영역의 일단은 상기 제1 게이트전극에 자기정렬되는 모양으로 형성되어 있고, 상기 제2 전위장벽영역은 제1 및 제2 게이트전극에 자기정렬되는 모양으로 형성되어 있는 것을 특징으로 하는 전하전송소자.
  5. 반도체기판 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성되어 있는 결과물 기판 상에 제1 게이트전극을 형성하는 단계; 상기 제1 게이트전극의 표면을 제1 절연막으로 피복하는 단계; 상기 제1 절연막이 피복되어 있는 결과물 상에 상기 제1 게이트전극의 일부 및 제2 게이트전극이 형성될 영역 일부를 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 이온주입 마스크로하여 불순물이온을 주입함으로써 제1 전위장벽 영역을 형성하는 단계; 상기 제2 게이트전극이 형성될 영역의 반도체기판 상에, 그 일단이 상기 제1 게이트전극의 일단과 중첩되는, 상기 제2 전위장벽 영역을 완전히 덮는 모양으로 제2 게이트전극을 형성하는 단계; 상기 제2 게이트전극의 표면을 제2 절연막으로 피복하는 단계; 상기 제1 및 제2 게이트전극을 이온주입 마스크로하여 불순물이온을 주입함으로써, 제3 게이트전극이 형성될 영역의 반도체기판에 제2 전위장벽 영역을 형성하는 단계; 상기 제3 게이트전극이 형성될 영역의 반도체기판 상에, 상기 제2 게이트전극의 타단과 그 일단이 부분적으로 중첩되고 제1 게이트전극의 타단과 그 타단이 부분적으로 중첩되는 모양의 제3 게이트전극을 형성하는 단계; 및 상기 제1 게이트전극 및 제3 게이트전극을 제1 클럭단에 연결시키고, 상기 제3 게이트전극을 제2 클럭단에 연결시키는 단계를 포함하는 것을 특징으로 하는 전하전송소자의 제조방법.
  6. 제5항에 있어서, 상기 제2 게이트전극은, 상기 제1 게이트전극과 상기 제3 게이트전극 길이의 합과 같은 길이로 형성되는 것을 특징으로 하는 전하전송소자의 제조방법.
  7. 제5항에 있어서, 상기 제1 전위장벽 영역과 상기 제2 전위장벽 영역은 같은 크기로 형성되는 것을 특징을 하는 전하전송소자의 제조방법.
  8. 제5항에 있어서, 상기 제2 전위장벽 영역은 상기 제1 전위장벽 영역을 구성하는 불순물이온과 같은 종류 및 같은 농도로 형성되는 것을 특징으로 하는 전하전송소자의 제조방법.
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