KR0163088B1 - Method of fabricating npn transistor - Google Patents
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Abstract
본 발명은 NPN 바이폴라 트랜지스터를 백엔드 공정에서 형성하여 종래와 같은 매몰층, 싱크영역 및 에피택셜층을 위한 별도의 공정이 완전히 배재함으로써, 이를 바이-씨모스 트랜지스터에 적용시 모스 트랜지스터의 특성을 최적화할 수 있으며, 생산성을 향상시킬 수 있는 바이폴라 트랜지스터의 제조방법에 관한 것이다.According to the present invention, NPN bipolar transistors are formed in a back-end process to completely exclude separate processes for a buried layer, a sink region, and an epitaxial layer, thereby optimizing characteristics of a MOS transistor when applied to a bi-MOS transistor. The present invention relates to a method for manufacturing a bipolar transistor that can improve productivity.
본 발명의 NPN 트랜지스터의 제조방법은 P형 실리콘 기판상에 형성된 제1절연막과, 상기 절연막에 형성된N+폴리실리콘막과, 상기 N+폴리실리콘막상에 형성된 N-폴리실리콘막과, N-폴리실리콘막에 형성된 P-형 진성 베이스 영역과 P-형 진성 베이스 영역양측에 인접하여 형성된 P+형 외인성 베이스 영역으로 된 베이스 영역과, 상기 진성 베이스 영역내에 형성된 P+형 에미터 영역과, 베이스 영역 및 콜렉터 콘택을 제외한 N+폴리실리콘막상에 형성된 제2절연막과, 상기 절연막상에 형성된 P+폴리실리콘막과, P+폴리실리콘막을 포함한 제2절연막상에 형성된 에미터 식각창 및 콜렉터 콘택을 갖는 제3절연막과, 에미터 식각창의 측벽에 형성된 스페이서와, 에미터 식각창에서 에미터 영역과 콘택되는 N+폴리실리콘막과 콜렉터 콘택에서 N-폴리실리콘막과 콘택되는 N+폴리실리콘막을 포함한다.Production method of the NPN transistor of the present invention includes a first insulating film formed on the P-type silicon substrate, N + polysilicon film formed on the insulating film and, N is formed on the N + polysilicon film - and a polysilicon film, N-poly A base region comprising a P - type intrinsic base region formed in the silicon film and a P + type exogenous base region formed adjacent to both sides of the P - type intrinsic base region, a P + type emitter region formed in the intrinsic base region, and a base region And a second insulating film formed on the N + polysilicon film excluding the collector contact, a P + polysilicon film formed on the insulating film, and an emitter etching window and the collector contact formed on the second insulating film including P + polysilicon film. polyester yarn - the N in the third insulating film, the emitter and the spacer formed on the sidewall of the window etching, an emitter contact region and a N + polysilicon layer and the collector contact is the emitter etch window It includes konmak and contacts N + polysilicon film is.
Description
제1도는 종래의 NPN 트랜지스터의의 단면 구조도.1 is a cross-sectional structure diagram of a conventional NPN transistor.
제2도(a)-(f)는 제1도의 NPN 트랜지스터의 제조공정 단면도.2A to 2F are cross-sectional views of the manufacturing process of the NPN transistor of FIG.
제3도는 본 발명의 실시예에 따른 NPN 트랜지스터의 단면 구조도.3 is a cross-sectional structure diagram of an NPN transistor according to an embodiment of the present invention.
제4도(a)-(e)는 제3도의 NPN 트랜지스터의 제조공정 단면도.4A to 4E are sectional views of the manufacturing process of the NPN transistor shown in FIG.
제5도는 제3도의 본 발명의 NPN 트랜지스터를 바이-씨모스 트랜지스터에 적용한 경우의 단면 구조도.5 is a cross-sectional structure diagram when the NPN transistor of the present invention of FIG. 3 is applied to a bi-MOS transistor.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
30 : P형 기판 31, 34, 36, 43 : 산화막30: P type substrate 31, 34, 36, 43: oxide film
32, 42 : N+폴리실리콘막 33 : N-폴리실리콘막32, 42: N + polysilicon film 33: N - polysilicon film
35 : P+폴리실리콘막 37 : 베이스 영역35: P + polysilicon film 37: base region
38 : 에미터 식각창 39 : P형 불순물38 emitter etching window 39 P-type impurities
40 : 산화막 스페이서 41 : 콜렉터 콘택40 oxide film spacer 41 collector contact
44 : 에미터 영역 45 : 금속 콘택44 emitter area 45 metal contact
46 : 금속 전극46: metal electrode
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 백엔드(back end)공정에서 형성하여 바이-씨모스(Bi-CMOS) 제조공정에 적용시 모스 트랜지스터의 특성을 최적화할 뿐만 아니라 우수한 생산성(throughput)을 얻을 수 있는 NPN 트랜지스터를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, the present invention not only optimizes the characteristics of a MOS transistor when formed in a back end process and applied to a bi-CMOS manufacturing process, but also has excellent productivity. The present invention relates to a method of manufacturing an NPN transistor.
종래의 NPN 바이폴라 소자는 대부분의 공정에서 주요 공정조건을 결정짓는 소자이므로, NPN 바이폴라 트랜지스터와 모스 트랜지스터 등의 소자를 동시에 집적시킬 때, NPN 바이폴라 트랜지스터를 제외한 다른 소자의 최적화를 이룰 수 없었다.Since conventional NPN bipolar devices determine the main process conditions in most processes, optimization of other devices except NPN bipolar transistors cannot be achieved when integrating NPN bipolar transistors and MOS transistors simultaneously.
특히, 바이-씨모스 공정에서 NPN 트랜지스터에 의해 공정조건이 결정되어 모스 트랜지스터를 최적화시킬 수 없었다.In particular, the process conditions were determined by the NPN transistor in the bi-MOS process, and the MOS transistor could not be optimized.
제1도는 종래의 NPN 트랜지스터의 단면 구조를 도시한 것이다.1 shows a cross-sectional structure of a conventional NPN transistor.
제1도를 참조하면, 종래의 NPN 트랜지스터는 P형 실리콘 기판(10)내에 N+매몰층(11)이 형성되고, 그 위에는 N형 에피택셜층(12)이 형성되며, N형 에피택셜층(12)에는 콜렉터용 N+싱크(13)가 형성되고, 기판상에는 소자 분리용 필드산화막(14)이 형성된다.Referring to FIG. 1, in the conventional NPN transistor, an N + buried layer 11 is formed in a P-type silicon substrate 10, an N-type epitaxial layer 12 is formed thereon, and an N-type epitaxial layer. A collector N + sink 13 is formed at 12, and a field oxide film 14 for element isolation is formed on the substrate.
그리고, N형 에피택셜층(12)내에는 P-형 진성 베이스 영역(17-2)과 진성베이스 영역(17-2)양측에 인접하여 형성된 P+형 외인성 베이스 영역(17-1)으로 된 베이스 영역(17)이 형성되고, 이 진성 베이스 영역(17-2)내에는 N+형 에미터 영역(24)이 형성된다.And, N-type epitaxial layer 12 in a P-type in the intrinsic base region (17-2) and the intrinsic base region (17-2) P + type extrinsic base region (17-1) formed adjacent to both sides A base region 17 is formed, and an N + type emitter region 24 is formed in this intrinsic base region 17-2.
또한, 외인성 베이스 영역(17-1) 상부의 기판상에는 P+형 폴리실리콘막(15)이 형성되고, 그위에는 에미터 식각창(18) 및 콜렉터 콘택(21)을 갖는 저온 산화막(16)이 형성되고, 에미터 식각창(18)내의 측벽에는 산화막 스페이서(20)가 형성된다.In addition, a P + type polysilicon film 15 is formed on the substrate on the exogenous base region 17-1, and a low temperature oxide film 16 having an emitter etching window 18 and a collector contact 21 is formed thereon. The oxide film spacer 20 is formed on the sidewalls of the emitter etching window 18.
에미터 식각창(18)에 에미터 영역(24)과 콘택되는 N+폴리실리콘막(22-1)과 콜랙터 콘택(21)에 N+형 싱크(13)과 콘택되는 N+폴리실리콘막(22-2)이 형성되며, 각 콘택(25)을 갖는 저온 산화막(23)이 기판 전면에 걸쳐 형성되고, 저온 산화막(23)상에는 각 콘택(25)을 통해 각각의 P+형 폴리실리콘막(15)과 N+폴리실리콘막(22-1), (22-2)과 콘택되는 금속 전극(26)이 형성된 구조를 갖는다.Etching an emitter window 18, emitter region 24 and N + contact the polysilicon film (22-1) and the collector N + polysilicon film which contacts with the N + type sink 13 to the contact 21 which is (22-2) is formed, a low temperature oxide film 23 having each contact 25 is formed over the entire substrate, and each P + type polysilicon film is formed on the low temperature oxide film 23 through each contact 25. It has a structure in which the metal electrode 26 in contact with (15) and the N + polysilicon films 22-1 and 22-2 is formed.
제2도(a)-(f)는 종래의 NPN 트랜지스터의 제조공정 단면도를 도시한 것이다.2 (a)-(f) show cross-sectional views of a conventional NPN transistor manufacturing process.
제2도(a)를 참조하면, 통상의 공정으로 P형 기판(10)상에 N+매몰층(11)을 형성하고, 그위에 에피택셜층(13)을 형성한다. 이어서, 에피택셜층(13)에 콜렉터용 N+싱크(13)을 형성한다.Referring to FIG. 2A, an N + buried layer 11 is formed on a P-type substrate 10 in a conventional process, and an epitaxial layer 13 is formed thereon. Next, the collector N + sink 13 is formed in the epitaxial layer 13.
N+싱크 영역(13)을 형성한 후 액티브 영역을 한정한 후 통상의 로코스 공정을 수행하여 소자 분리용 필드 산화막(14)을 형성한다.After forming the N + sink region 13, the active region is defined, and then a conventional LOCOS process is performed to form the field oxide layer 14 for device isolation.
제2도(b)를 참조하면, 기판 전면에 P+폴리실리콘막(15)을 형성한 후, 패터닝하여 외인성(extrinsic) 베이스 영역이 형성된 부분에만 남겨둔다. 이어서, P+폴리실리콘막(15)을 포함한 기판 전면에 걸쳐 저온산화막(LTO)(16)를 증착한다.Referring to FIG. 2B, after forming the P + polysilicon film 15 on the entire surface of the substrate, the patterned pattern is left only in a portion where an extrinsic base region is formed. Subsequently, a low temperature oxide film (LTO) 16 is deposited over the entire substrate including the P + polysilicon film 15.
제2도(c)와 같이, 저온산하막(16)을 기판 전면에 증착한 후, 확산공정을 수행하면 P+폴리실리콘막(15)으로부터 P+형 불순물이 확산되어 에피택셜층(12)내에 P+형 외인성 베이스 영역(17-1)이 형성된다.FIG. 2 (c), depositing a low temperature under the film 16 over the entire surface of the substrate, performing a diffusion process is a P + type impurity diffusion from the P + polysilicon film 15, epitaxial layer 12 as shown in The P + type exogenous base region 17-1 is formed therein.
저온 산화막(16)을 식각하여 에미터 영역이 형성될 부분에 에미터용 시각창(window)(18)을 형성하고, 이 식각층(18)을 통해 BF2(19)를 이온주입하여 P+형 외인성 베이스 영역(17-1)사이에 P-형 진성(intrinsic) 베이스 영역(17-2)을 형성한다. 이로써, 진성 베이스 영역(17-2)과 진성 베이스 영역(17-2)의 양측에 인접하여 형성된 외인성 베이스 영역(17-1)으로 된 베이스 영역(17)이 형성된다.The low-temperature oxide film 16 is etched to form an emitter window 18 at the part where the emitter region is to be formed, and ion implanted BF 2 19 through the etch layer 18 to form a P + type. P - type intrinsic base regions 17-2 are formed between the exogenous base regions 17-1. As a result, a base region 17 made of the intrinsic base region 17-2 and the exogenous base region 17-1 formed adjacent to both sides of the intrinsic base region 17-2 is formed.
제2도(d)와 같이, 산화막을 기판 전면에 증착하고, 드라이 에칭하여 식각창(18)내의 측벽에 산화막 스페이서(20)를 형성한다. 제2도(e)와 같이, N+싱크(13) 상부의 저온 산화막(16)을 식각하여 콜렉터용 콘택(21)을 형성한다. N+폴리실리콘막을 증착한 후, 패터닝하여 상기 식각창(18)과 콜렉터 콘택(21)에만 각각 N+폴리실리콘막(22-1), (22-2)을 남겨 둔다.As shown in FIG. 2D, an oxide film is deposited on the entire surface of the substrate and dry-etched to form the oxide spacer 20 on the sidewall of the etching window 18. As illustrated in FIG. 2E, the low-temperature oxide film 16 on the N + sink 13 is etched to form the collector contact 21. After the N + polysilicon film is deposited, the N + polysilicon films 22-1 and 22-2 are left in the etching window 18 and the collector contact 21, respectively.
제2도(f)와 같이, 기판전면에 걸쳐 저온 산화막(23)을 증착한 후 확산 공정을 수행하면, N+폴리실리콘막(22)으로부터 N+형 불순물이 이온주입되어 셀프 얼라인 형태로 N+형 에미터 영역(24)이 진성 베이스 영역(17-2)내에 형성된다.FIG. 2 as (f), if performing the diffusion process after the deposition of low temperature oxide layer 23 over the entire surface of the substrate, N + poly is a N + type impurity ion-implanted from a silicon film 22 in a self-alignment type An N + type emitter region 24 is formed in the intrinsic base region 17-2.
최종적으로, 상기 저온 산화막(23)을 식각하여 각 영역에 콘택(25)을 형성한 후 메탈을 이용한 각 금속전극(26)을 형성하면 종래의 NPN 트랜지스터가 완료된다.Finally, the low temperature oxide film 23 is etched to form the contacts 25 in each region, and then the metal electrodes 26 using metal are formed to complete the conventional NPN transistor.
상기한 바와같은 종래의 방법으로 제작되는 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터에 적용하였을 경우, 상기 바이폴라 트랜지스터와 씨모스 트랜지스터가 동일한 단결정 기판상에 집적되기 때문에, 바이폴라 트랜지스터의 공정에 의해 씨모스 트랜지스터의 공정조건이 좌우되어 모스 트랜지스터를 최적화할 수 없는 문제점이 있었다.When the NPN transistor fabrication method manufactured by the conventional method as described above is applied to a bi-MOS transistor, the bipolar transistor and the CMOS transistor are integrated on the same single crystal substrate. The process conditions of the MOS transistor are dependent, there is a problem that can not optimize the MOS transistor.
즉, 씨모스 트랜지스터의 소오스/드레인 영역을 형성하기 위한 N+형 또는 P+형 불순물의 이온주입량등이 바이폴라 트랜지스터의 베이스 영역을 형성하기 위한 불순물의 이온 주입량에 의해 좌우되므로, 씨모스 트랜지스터의 소오스/드레인 영역을 위한 최적화된 불순물을 이온주입할 수 없게 된다.That is, since the ion implantation amount of N + type or P + type impurity for forming the source / drain region of the CMOS transistor depends on the ion implantation amount of the impurity for forming the base region of the bipolar transistor, the source of the CMOS transistor is Ion implantation of optimized impurities for the / drain region becomes impossible.
또한, 모스 트랜지스터의 제조공정과는 관계없이 바이폴라 트랜지스터만을 위한 N+형 매몰층과 싱크 영역 및 에피택셜층의 형성공정이 요구되므로, 이를 바이-씨모스 트랜지스터에 적용시 생산성이 저하되는 문제점이 있었다.In addition, since a process of forming an N + type buried layer, a sink region, and an epitaxial layer for a bipolar transistor is required regardless of the manufacturing process of the MOS transistor, there is a problem that productivity is lowered when it is applied to a bi-MOS transistor. .
본 발명은 상기한 바와같은 문제점을 해결하기 위항 것으로서, NPN 바이폴라 트랜지스터를 백엔드 공정에서 형성하여 종래와 같은 매몰층, 싱트영역 및 에피택셜층을 위한 별도의 공정을 완전히 배재함으로써, 이를 바이-씨모스 트랜지스터에 적용시 모스 트랜지스터의 특성을 최적화할 수 있으며, 생산성을 향상시킬 수 있는 바이폴라 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.The present invention is to solve the problems as described above, by forming the NPN bipolar transistor in the back-end process to completely eliminate the separate processes for the buried layer, sink region and epitaxial layer as in the prior art, bi- CMOS It is an object of the present invention to provide a method for manufacturing a bipolar transistor that can optimize the characteristics of the MOS transistor when applied to the transistor, and improve the productivity.
상기 목적을 달성하기 위하여 본 발명의 NPN 트랜지스터는 P형 실리콘 기판상에 형성된 제1절연막과, 상기 절연막상에 형성된 N+폴리실리콘막과, 상기 N+폴리실리콘막상에 형성된 N-폴리실리콘막과, N-폴리실리콘막에 형성된 P-형 진성 베이스 영역과 P-형 진성 베이스 영역양측에 인접하여 형성된 P+형 외인성 베이스 영역으로 된 베이스 영역과, 상기 진성 베이스 영역내에 형성된 P+형 에미터 영역과, 베이스 영역 및 콜랙터 콘택을 제외한 N+폴리실리콘막상에 형성된 제2절연막과, 상기 제2절연막상에 형성된 P+폴리실리콘막과, P+폴리실리콘막을 포함한 제2절연막상에 형성된 에미터 식각창 및 콜렉터 콘택을 갖는 제3절연막과, 에미터 식각창의 측벽에 형성된 스페이서와, 에미터 식각창에서 에미터 영여과 콘택되는 N+형 폴리실리콘막과 콜렉터 콘택에서 N-형 폴리실리콘막과 콘택되는 N+형 폴리실리콘막을 포함하는 것을 특징으로 한다.In order to achieve the above object, the NPN transistor of the present invention includes a first insulating film formed on a P-type silicon substrate and an N formed on the insulating film.+Polysilicon film, said N+N formed on the polysilicon film-Polysilicon film, N-P formed on polysilicon film-Intrinsic base region and P-P formed adjacent to both sides of the intrinsic base region+A base region of a type exogenous base region and P formed in the intrinsic base region+N except type emitter area, base area and collector contact+A second insulating film formed on the polysilicon film and P formed on the second insulating film+Polysilicon film, P+A third insulating film having an emitter etch window and a collector contact formed on the second insulating film including the polysilicon film, a spacer formed on the sidewall of the emitter etch window, and an N-emitter contact with the emitter etch window+brother N in polysilicon film and collector contacts-N contacted with mold polysilicon film+brother It is characterized by including a polysilicon film.
또한, 본 발명의 NPN 트랜지스터의 제조방법은 P형 기판상에 제1절연막을 형성하는 공정과, 제1절연막상에 N+폴리실리콘막과 N-폴리실리콘막를 순차 형성하는 공정과, 액티브 베이스 영역이 될 부분을 제외한 N-폴리실리콘막상에 제2절연막을 형성하는 공정과, 제2절연막상에 P+폴리실리콘막을 형성하는 공정과, P+폴리실리콘막을 포함한 제2절연막상에 제3절연막을 형성하는 공정과, 확산공정을 수행하여 N-폴리실리콘막내에 P+형 외인성 베이스 영역을 형성하는 공정과, 제3절연막을 식각하여 에미터 영역이 형성될 부분에 에미터용 식각창을 형성하는 공정과, 상기 식각창을 통해 P형 불순물을 이온주입하여 P+형 외인성 베이스 영역사이에 P-형 진성 베이스 영역을 형성하는 공정과, 식각창내의 측벽에 스페이서를 형성하는 공정과, 제3산화막을 식각하여 콜렉터용 콘택을 형성하는 공정과, 상기 식각창과 콜렉터 콘택에만 N+폴리실리콘막을 형성하는 공정과, 기판 전면에 걸쳐 제4절연막을 형성하는 공정과, 확산공정을 수행하여 진성 베이스 영역내에 N+형 에미터 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.In addition, the NPN transistor manufacturing method of the present invention comprises the steps of forming a first insulating film on a P-type substrate, sequentially forming an N + polysilicon film and an N - polysilicon film on the first insulating film, and an active base region. Forming a second insulating film on the N - polysilicon film except for the portion to be formed, forming a P + polysilicon film on the second insulating film, and forming a third insulating film on the second insulating film including the P + polysilicon film. Forming a P + -type exogenous base region in the N - polysilicon film by performing a diffusion process, and forming an emitter etching window in a portion where the emitter region is to be formed by etching the third insulating film. And forming a P - type intrinsic base region between the P + type exogenous base regions by ion implanting P type impurities through the etching window, forming a spacer on the sidewall of the etching window, and a third oxide film. Etching to form a contact for the collector, forming an N + polysilicon film only on the etching window and the collector contact, forming a fourth insulating film over the entire surface of the substrate, and performing a diffusion process into the intrinsic base region. And forming a N + type emitter region.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명의 실시예에 따른 NPN 트랜지스터의 단면 구조를 도시한 것이다.3 shows a cross-sectional structure of an NPN transistor according to an embodiment of the present invention.
제3도를 참조하면, 본 발명의 실시예에 따른 NPN 트랜지스터는 P형 실리콘 기판(30)내에 산화막 또는 필드 산화막으로 된 절연막(31)이 형성되고, 절연막(31)상에는 매몰층으로 사용되는 N+폴리실리콘막(32)이 형성되고, 그위에는 에피택셜층 대신에 N-폴리실리콘막(33)이 형성된다.Referring to FIG. 3, in the NPN transistor according to the embodiment of the present invention, an insulating film 31 made of an oxide film or a field oxide film is formed in the P-type silicon substrate 30, and N used as a buried layer is formed on the insulating film 31. + Polysilicon film 32 is formed thereon, and N - polysilicon film 33 is formed on top of the epitaxial layer.
그리고, N-폴리실리콘막(33)에는 P-형 진성 베이스 영역(37-2)과 P-형 진성 베이스 영역(37-2)양측에 인접하여 형성된 P+형 외인성 베이스 영역(37-1)으로 된 베이스 영역(37)이 형성되고, 이 진성 베이스 영역(37-2)내에는 P+형 에미터 영역(44)이 형성된다.In addition, the N − polysilicon film 33 has a P + type intrinsic base region 37-2 and a P + type exogenous base region 37-1 formed adjacent to both sides of the P − type intrinsic base region 37-2. A base region 37 is formed, and a P + type emitter region 44 is formed in this intrinsic base region 37-2.
또한, 베이스 영역(37) 및 콜렉터 콘택(41)을 제외한 N-폴리실리콘막(33)상에는 산화막으로 된 절연막(34)이 형성되고, 상기 절연막(34)상에는 P+폴리실리콘막(35)이 형성되며, 그위에는 에미터 식각창(38) 및 콜렉터 콘택(41)을 갖는 저온 산화막(36)이 형성되고, 에미터 식각창(38)내의 측벽에는 산화막 스페이서(40)가 형성된다.In addition, an insulating film 34 made of an oxide film is formed on the N − polysilicon film 33 except for the base region 37 and the collector contact 41, and a P + polysilicon film 35 is formed on the insulating film 34. A low temperature oxide film 36 having an emitter etch window 38 and a collector contact 41 is formed thereon, and an oxide spacer 40 is formed on the sidewalls of the emitter etch window 38.
에미터 식각창(38)에서 에미터 영역(44)과 콘택되는 N+폴리실리콘막(42-1)과 콜렉터 콘택(41)에서 N-폴리실리콘막(33)과 콘택되는 N+폴리실리콘막(42-2)이 형성되며, 각 콘택(45)을 갖는 산화막(43)이 기판 전면에 걸쳐 형성되고 산화막(43)상에는 각 콘택(45)을 통해 각각의 P+폴리실리콘막(35)과 N+폴리실리콘막(42-1), (42-2)과 콘택되는 금속 전극(46)이 형성된 구조를 갖는다.Etching the emitter window 38, emitter region 44 and N + contact the polysilicon film (42-1) and the collector contact (41) in which N in-polysilicon film 33 and the contact N + polysilicon film is 42-2 is formed, an oxide film 43 having respective contacts 45 is formed over the entire surface of the substrate, and each P + polysilicon film 35 is formed on the oxide film 43 through each contact 45. The metal electrode 46 in contact with the N + polysilicon films 42-1 and 42-2 is formed.
제4도(a)-(e)는 본 발명의 실시예에 따른 NPN 트랜지스터의 제조공정 단면도를 도시한 것이다.4A to 4E illustrate cross-sectional views of a manufacturing process of an NPN transistor according to an exemplary embodiment of the present invention.
제4도(a)를 참조하면, P형 기판(30)상에 산화막을 형성하거나 또는 로코스 공정을 수행하여 필드 산화막을 형성하여 절연막(31)을 형성한다. 절연막(31)상에 매몰층으로서의 역할을 하는 N+폴리실리콘막(32)과 에피택셜층으로서의 역할을 하는 N-폴리실리콘막(33)을 형성한다.Referring to FIG. 4A, an oxide film is formed on the P-type substrate 30 or a field oxide film is formed by performing a LOCOS process to form an insulating film 31. An N + polysilicon film 32 serving as a buried layer and an N − polysilicon film 33 serving as an epitaxial layer are formed on the insulating film 31.
제4도(b)를 참조하면, N-폴리실리콘막(33)상에 산화막(34)을 증착하고, 패터닝하여 액티브 베이스 영역의 산화막(34)을 제거한다. 기판 전면에 P+폴리실리콘막(35)을 증착하고, 패터닝한다.Referring to FIG. 4B, an oxide film 34 is deposited on the N − polysilicon film 33 and patterned to remove the oxide film 34 in the active base region. A P + polysilicon film 35 is deposited on the entire surface of the substrate and patterned.
P+폴리실리콘막(35)을 포함한 기판 전면에 걸쳐 열산화막(36)을 형성하고, 확산공정을 수행하면, P+폴리실리콘막(35)으로부터 P+형 불순물이 확산되어 N-폴리실리콘막(33)내에 P+형 외인성 베이스 영역(37-1)이 형성된다.P + polysilicon when forming the film 35, the thermal oxide film 36 over the entire surface of the substrate, including, performs the diffusion process, P + polysilicon layer 35 is a P + type impurity diffused from the N - polysilicon film P + type exogenous base region 37-1 is formed in 33.
제4도(c)를 참조하면, 산화막(36)을 식각하여 에미터 영역이 형성될 부분에 에미터용 식각창(38)을 형성하고, 이 식각창(38)을 통해 BF2(39)를 이온주입하여 P+형 외인성 베이스 영역(37-1)사이에 P-형 진성 베이스 영역(37-2)을 형성한다. 이로써, 진성 베이스 영역(37-2)과 진성 베이스 영역(37-2)의 양측에 인접하여 형성된 외인성 베이스 영역(37-1)으로 된 베이스 영역(37)이 형성된다.Referring to FIG. 4C, the oxide layer 36 is etched to form an emitter etching window 38 at a portion where the emitter region is to be formed, and the BF 2 39 is formed through the etching window 38. Ion implantation forms a P − type intrinsic base region 37-2 between the P + type exogenous base regions 37-1. As a result, a base region 37 made of the intrinsic base region 37-2 and the exogenous base region 37-1 formed adjacent to both sides of the intrinsic base region 37-2 is formed.
제4도(d)와 같이, 산화막을 기판 전면에 증착하고, 반응성 이온 에칭하여 식각창(38)내의 측벽에 산화막 스페이서(40)를 형성한다. 산화막 스페이서(40)를 형성한 다음, 산화막(36)을 식각하여 콜렉터용 콘택(41)을 형성한다.As shown in FIG. 4D, an oxide film is deposited on the entire surface of the substrate, and reactive ion etching is performed to form the oxide spacer 40 on the sidewall of the etching window 38. After forming the oxide film spacer 40, the oxide film 36 is etched to form a collector contact 41.
제4도(e)와 같이, N+폴리실리콘막을 증착한 후, 패터닝하여 상기 식각창(38)과 콜렉터 콘택(41)에만 각각 N+폴리실리콘막(42-1), (42-2)을 남겨둔다. 폴리실리콘막을 패터닝한 후 확산공정을 수행하면 식각창(38)에 형성된 N+폴리실리콘막(42)으로부터 N+형 불순물이 이온주입되어 셀프얼라인 형태로 N+형 에미터 영역(44)이 진성 베이스 영역(37-2)내에 형성된다.As shown in FIG. 4 (e), after depositing an N + polysilicon film, patterning and patterning the N + polysilicon films 42-1 and 42-2 only to the etching window 38 and the collector contact 41 are performed. Leave it. When performing the diffusion process after the patterned polysilicon film N + poly is a N + type impurity ion-implanted from a silicon film (42), the N + type emitter region 44 in a self-alignment type formed in the etching window (38) It is formed in the intrinsic base region 37-2.
최종적으로, 상기 저온 산화막(43), (36)을 식각하여 P+폴리실리콘막(35), N+폴리실리콘막(42-1), (42-2)상에 각각 콘택(45)을 형성한 후 금속전극(46)을 형성하면 본 발명의 실시예에 따른 NPN 트랜지스터가 완료된다.Finally, the low temperature oxide films 43 and 36 are etched to form contacts 45 on the P + polysilicon film 35, the N + polysilicon films 42-1, and 42-2, respectively. After forming the metal electrode 46, the NPN transistor according to the embodiment of the present invention is completed.
제5도는 본 발명의 NPN 트랜지스터를 적용한 바이-씨모스 트랜지스터의 단면 구조를 개략적으로 도시한 것이다.5 is a schematic cross-sectional view of a bi-MOS transistor to which the NPN transistor of the present invention is applied.
본 발명의 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터에 적용하면, 제5도에 도시된 바와같이 씨모스 트랜지스터를 단결정 실리콘 기판(30)상에 형성하는 공정을 완료한 후, 백 엔드 공정에서 제4도에 도시된 바와같은 방법으로, 소자 분리용 필드 산화막(31)상에 N+형 폴리실리콘막(32)과 N-형 폴리실리콘막(33)을 순차 형성하여 본 발명의 NPN 트랜지스터를 제조한다.When the NPN transistor fabrication method of the present invention is applied to a bi-MOS transistor, the process of forming the CMOS transistor on the single crystal silicon substrate 30 is completed as shown in FIG. In the method as shown in FIG. 4, the NPN transistor of the present invention is formed by sequentially forming the N + type polysilicon film 32 and the N − type polysilicon film 33 on the field oxide film 31 for element isolation. Manufacture.
따라서, 본 발명에서는 씨모스 트랜지스터 공정이 완료된 후 상기 NPN 트랜지스터를 제조하므로, 바이폴라 트랜지스터의 공정조건과 관계없이 씨모스 트랜지스터 자체의 공정조건에 따라 제조가 가능하다. 이로써, 본 발명의 NPN 트랜지스터를 이용하여 씨모스 트랜지스터를 제조하면, 씨모스 트랜지스터의 공정을 최적화할 수 있다.Therefore, in the present invention, since the NPN transistor is manufactured after the CMOS transistor process is completed, the NPN transistor may be manufactured according to the process conditions of the CMOS transistor itself regardless of the process conditions of the bipolar transistor. Thus, when the CMOS transistor is manufactured using the NPN transistor of the present invention, the process of the CMOS transistor can be optimized.
상기한 바와같은 본 발명에 따르면, 바이 씨모스 트랜지스터의 제조공정에 적용시 씨모스 트랜지스터 공정이 완료된 후 백 엔드공정에서 상기 NPN 트랜지스터를 제조함으로써 바이폴라 트랜지스터의 공정조건에 관계없이 씨모스 트랜지스터 자체의 공정조건에 따라 제조가 가능하여 모스 트랜지스터의 공정을 최적화 할 수 있을 뿐만 아니라 고성능의 NPN 트랜지스터를 용이하게 형성할 수 있는 이점이 있다.According to the present invention as described above, by applying the NPN transistor in the back-end process after the CMOS transistor process is completed when applied to the manufacturing process of the bi-MOS transistor process of the CMOS transistor itself regardless of the process conditions of the bipolar transistor It can be manufactured according to the conditions, it is possible not only to optimize the process of the MOS transistor, but also to easily form a high performance NPN transistor.
또한, 본 발명의 NPN 트랜지스터는 종래에서와 같은 매몰층 및 싱크 형성공정 및 에피택셜층 형성공정이 배제되므로, 생산성이 우수한 NPN 바이폴라 트랜지스터를 제조할 수 있는 이점이 있다.In addition, since the NPN transistor of the present invention excludes the buried layer and the sink forming process and the epitaxial layer forming process as in the prior art, there is an advantage that an NPN bipolar transistor having excellent productivity can be manufactured.
Claims (8)
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| KR1019950067573A KR0163088B1 (en) | 1995-12-29 | 1995-12-29 | Method of fabricating npn transistor |
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1995
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